JPS6142794A

JPS6142794A - 半導体記憶装置のセンスアンプ系

Info

Publication number: JPS6142794A
Application number: JP59163508A
Authority: JP
Inventors: Takayasu Sakurai; 貴康桜井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-08-03
Filing date: 1984-08-03
Publication date: 1986-03-01
Also published as: KR860002156A; JPH041434B2; KR890004475B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は半導体記憶装置のセンスアンプ系に関する。

〔発明の技術的背景〕

＠４図は従来のダイナミックＲＡＭ　（ランダムアクセ
スメモリ）の代表的な構成例の一部を示している。即ち
、１はアドレス信号が入力する入力アドレスバッファ、
２はリフレッシュアドレス信号を発生するリフレッシュ
アドレス発生器、３はアドレスマルチブレフサ、ＬＲは
行デコーダ線、ＲＤＩ　　Ｉ　ＲＤｚ　　ｒ　ＲＤｓ　
　ｒ　ＲＤ４　”・は行デコーダ、Ｗ　Ｌ　１　　＊　
Ｗ　Ｌ　ｚ　　ｒ　Ｗ　Ｌ　３ｒ　Ｗ　Ｌ　４・・・は
ワード線、ＭＣ１　　、ＭＣｚ　　＋　ＭＣ３＋　ＭＣ
４・・・はメモリセル、ＢＬ　、ＢＬはピッＦ　線、Ｄ
　Ｍ　Ｃ　１＋ＤＭＣ，はダミーメモリセル、ＤＷＬＩ
　、ＤＷＬｚはダミーワード線、ＳＡはセンスアンプ、
ＬＳｉｌ：センスラッチ制御信号線、ＳＥはセンス信号
、ＱＢＱＢはカラムデコーダ（ＣＤ）出力により匍制御
されるビット線選択用トランジスタ、ＤＬ、ＤＬはデー
タ線、４は出力回路、ＣＢはビット線の容量、ＣＲｄ行
デコーダ線の容量である。

前記メモリセルＭＣ１・・・は、それぞれ１つのキャノ
４シタＣ６と１つのトランスファダートＱとからなフ、
上記キャノ々シタＣ８に電荷を蓄積しているか否かによ
って情報１０＃、′１”を記憶するものである。然るに
、上記キャノ臂シタＣ８に蓄積された電荷はリーク等に
よって時間と共に減少するのが常である。そのため、蓄
積電荷が完全に消失しないうちに１度読み出して再び書
き込むととくよりてもう一度電荷を蓄積し直す動作が必
要となシ、この動作をリフレッシ−と称しておシ、一般
にダイナミックＲＡＭでは上記リフレッシュ動作が必要
となシ、たとえば２５６にビットのダイナミックＲＡＭ
では４　ｍｓに一回必らず全てのメモリセルをリフレッ
シュしなければならないという制約が伴なう。

第５図は上記リフレッシュを定期的に行なうように構成
されたメモリにおける動作順序を示しておシ、リフレッ
シュ期間には通常のリード・ライト動作はできない。何
故なら、たとえばあるメモリセルＭＣ，ｆｔす７し、シ
ュしているとき、このＭＣＩの動作に使用されているビ
ット線ＢＬ、ＢＬＩＣ接続されている他のメモリセルの
データを読み出すことはできないからである。したがっ
て、ＲＡＭ’ｉ用いたコンピュータシステムにおいて、
ＲＡＭのリフレッシユヲ行なっている期間にＲＡＭ　ｇ
アクセスしたいときでもＲＡＭは使えないので、リフレ
ッシュ期間はＲＡＭへのアクセスを待たなければならず
、等制約にＲＡＭのアクセス時間が長くなり、このこと
は高速化を図る上で支障をきたすので問題である・ここ
で、ダイナミ、りＲＡＭの動作について第６図に示すタ
イミング波形を参照して簡単に述べる。アドレス信号入
力が変化するか又はチツグイネーブル信号（図示せず）
が入力するとメモリ動作の１サイクルが始まる。先ず、
ビット線ＢＬ　、ＢＬがプリチャージされ、次に上記ア
ドレス信号入力によりたとえばワード線ＷＬ。

が選択されると、このワード線ＷＬＩおよびダミーワー
ド線ＤＷＬ、がそれぞれハイレベルになシ、それらに接
続されているメモリセルＭＣ１゜およびダミーセルＤＭ
Ｃ１の各トランスファｒ　−トＱが開き、それぞれの蓄
積情報がビット線ＢＬ　、ＢＬに現われてビット線ＢＬ
　、ＢＬ間に微少な電位差が発生する。次に、センス信
号ＳＥが活性化するとセンスアンプＳＡが動作し、ビッ
ト線Ｂ　Ｌ　’、　Ｂ　Ｌの電位差をセンスして増幅す
る。この時点で前記メモリセルＭＣＩはワード線Ｗ　Ｌ
　、により選択されたままになっているので、上記セン
ス動作後にビット線ＤＩ、電位によってメモリセルＭＣ
Ｉの蓄積情報はリフレッシュされる。同時に、ビット線
ＢＬ、ＢＬの情報はビット線選択トランジスタＱＢ、　
ＱＢを経てデータ線ＤＬ、ＤＬに伝えられる。このデー
タ線ＤＬ　、ＤＬに読み出された情報は出力回路４で波
形整形等が行なわれ、前記センス動作からかなシ遅れて
出力データＤ。ｕｔが得られることになる。

上述したようなリフレッシュ動作を伴なうダイナミ、り
ＲＡＭは、システム製品への適用に際して常にリフレッ
シュのタイミングを意識して設計しなければならないと
いう負担をユーザに与えることＫなシ、使用し難いとい
う欠点がある。一方、ダイナミ、りＲＡＭは、リフレッ
シュ動作を伴なわないスタティックＲＡＭに比べてメモ
リセルの面積が通常し′４で済むので、高密度化に好適
であると共に安価に実現できるという利点がある。

そこで、上記り７し、シュ動作を伴なうけれどもそれを
ユーザが意識しないで済むように、つま）ユーザがスタ
ティックＲＡＭと見做して使用し得るように、通常動作
とりフレッシュ動作とを時分割で行なうよう建した擬似
的なスタティックＲＡＭが提案されている。この擬似ス
タテイックＲＡＭにおける動作の概要全第７図を参照し
て説明する。この動作が第６図を参照して前述した動作
と異なる点は、（１）選択されたワード線（たとえばＷ
ＬＩ）および所定のダミーワード線（たとえばＤＷＬ、
）が・９ルス的に駆動されること、（２）センスアンｆ
ｓＡはビット線ＢＬ。

ＢＬ間に生じた電位差をセンスするためセンス信号ＳＥ
によって・９ルス的に駆動されること、（３）センスア
ンプＳＡにょシセンスされたデータが出力回路４から完
全に出力されるまでの期間内にビット線ＢＬ　、ＢＬが
１度元の状態にプリチャージされ、少し遅れて前記選択
ワード線ＷＬＩ　とは別のワードｍ（たとえばＷＬ３　
）および所定のワード線（たとえばＤｗＬ＊　）が・苛
ルス的に選択、駆動されて前記ワード線Ｗ　Ｌ　ｓ　Ｉ
Ｃ接続されたメモリセルＭＬ、のデータが読み出され、
前記センスアンｆｓｋが再びＳＥ倍信号よｈ−母ルス的
に駆動されてビット線電位差をセンスすることによって
上記メモリセルＭＣ３への再書き込み（リフレッシュ゛
）が行なわれることである。なお、このリフレッシュが
行なわれるメモリセルＭＣ３のデータは出力回路４から
出力させる必要がないので、このリフレッシュ動作は比
較的速く行なわれる。即ち、第７図に示す動作は、通常
のアクセス動作と時間的に並列に別のメモリセルのリフ
レッシュ動作が完了する。なお、上記動作例では、リフ
レッシュ動作のためのセル選択を通常のアクセス動作の
ためのセル選択よυ後で行なっているが、逆に時間的に
前に行なうようにしても通常動作に余シ悪影響は生じな
い。また、上記動作例では通常のアクセス動作による読
み出しデータが出力回路４から出力する前Ｋ　ＩＪフレ
ッシュ動作は完全に終っているが、若しリフレッシュ動
作時間が多少条目にかかることＫよって通常のアクセス
時間を悪化させることになっても、ユーザにとってリフ
レッシュ動作が見えない（気にしないで済む）擬似スタ
ティック方式のメリットが大きいと判断される場合には
この方式を採用できる。また、上記リフレッシュ動作の
ために選択されたワード線が非選択状態に戻るまでの時
間は、通常のアクセス動作におりて選択されたワード線
が非選択状態に戻るまでの時間に比べて長くてもよい。

また、上記動作例では１つのメモリサイクル内でワード
線選択を２度行なってリフレッシュを行なったが、必ら
ずしも各サイクル毎にリフレッシュを行なわなくてもよ
い。

とｂうのは、す７レツシユはかなシ長い期間内で各メモ
リセルに対して１回行なえばよく、上記動作例はリフレ
ッシュしようとしたメモリセルＭＣ，とビット線ＢＬ　
、　ＢＩ、全たまたま共用しているメモリセルＭＣＩを
アクセスした場合であるので°ｌサイクル内で２度のワ
ード線選択を行なったものである。そうでない場合、即
ち、リフレッシュしようとしたときにＲＡＭがアクセス
されてｂない場合は単にリフレッシュだけを行なえばよ
い。

〔背景技術の問題点〕

ところで、前記データ線ＤＬ　、ＤＬには大きな浮遊容
量ＣＤに伴なう遅延が存在するので、こｈ　ｆ　センス
アン７’ＳＡにょシ駆動するのにかなり長い時間がかか
勺、このデータ線ＤＬ、ＤＬを駆動している間はセンス
アンプｓＡは次の仕事（上記例ではりフレッシー動作）
に移れない。

このようにセンスアンプＳＡの動作が遅いと、前述した
ようにセンスアンプ５Ａｉｌサイクル中に２口取上動作
させようとすると、サイクルタイムが遅いものになって
しまう。

〔発明の目的〕

本発明ｈ」二記の゛事情に鑑みてなされたもので、セン
スアンプによるピノ）ｔＷＥ位センス動作の高速化をス
フ、サイクルタイムが短かぐでも１サイクル中に、２度
以上センスアンプ全駆動させることが可能になる半導体
記憶装置のセンスアンプ系を提供するものである。

〔発明の概要〕

即ち、本発明の半導体記憶装置のセンスアンプ系は、セ
ンスアンプの出方をラッチするラッチ回路を設け、この
ラッチ回路の複数個全それぞれスイッチ回路を介してデ
ータ線に接続し、前記センスアンプとラッチ回路との間
にセンスアンプ出力側のスイッチ回路を設けてなること
を特徴とするものである。したがって、センスアンプに
よフ感知された第１の情報全ラッチ回路でラッチしたの
ち、センスアンプ出力側のスイッチ回路をオフ状態に制
御してセンスアンプで第２の情報を感知させることが可
能になる。

〔発明の実施例〕

以下、図面を参照して本発明の一実施例を詳細に説明す
る。第１図は半導体メモリ集積回路の一部全簡略的に示
しておシ、ＳＡ’ｌｌ　−ＳＡ　１４１・・・およびＳ
Ａ　２１−　ＳＡ　ｚａ　ｒ・・・は゛センスアンプで
あって、それぞれ同方向に延びるｆｏ４ｄｅｄ　ｂｉｔ
　１ｉｎｅ構成の第１のビット線対（ＢＬ、しＢＬｔｔ
）〜（Ｂ　Ｌ１２　＋　Ｂ　Ｌｘｚ　）　＃　・・・お
よび（Ｂ　Ｌ２１１　ＢＬｚｘ）　”’（Ｂ］４４　＋
ＢＬｚ４）　ｒ・・・に接続されておシ、これらの各ビ
ット線には第４図に示したビット線ＢＬ。

ＢＬと同様にメモリセルブロックの複数のメモリセルと
１個のダミーセルとが接続されている。

ＬＡＩ、はう、子回路であって前記センスアンプＳＡ、
！。

ＳＡＩ！の相互間に配置されておシ、そのラッチ入力端
と上記センスアンｆＳ　Ａｌｌ　＋　Ｓ　Ａ１２の各出
力端との間の接続をスイッチ制御するためのスイッチ回
路５１１１３１２が設けられている。上記と同様の要領
で、センスアン７″Ｓ　Ａ　１３　＋　Ｓ　Ａ　１４に
対応してラッチ回路ＬＡ１．およびスイッチ回路Ｓ１３
゜Ｓ１４が設けられ、センスアンプ５Ａ２１　＊　５Ａ
ｚｚに対応してう、子回路ＬＡ２１およびスイッチ回路
Ｓ２１＊８２２が設けられ、センスアンプ５Ａ２３　ｒ
ＳＡｘａに対応してラッチ回路ＬＡ２２およびスイッチ
回路Ｓｘｓ＊Ｓｚａが設けられている。

一方、２　Ｂ　Ｔｒ　１　　＃　ｊ　Ｂ　Ｌ　１は前記
ビット線（Ｂ　Ｌｌｌ　＊　ｎ　Ｌｌ　１　）〜（ＢＬ
目、　ＢＬ１４）　、・・・の両側に平行に設けられた
第２のビット線対（一種のデータ線対）であり、２ＢＬ
ｚ、２ＢＬｚは前記ピッ　ト線（ＢＬｚｘ　ｒ　　ＢＬ
ｚｔ）〜（ＢＬ２４　ｒ　　ＢＬ２４）１・・・の両側
に平行に設けられた第２のビット線対である。上記ビッ
ト線対２ＢＬ１．２ＢＬＩとその内側に位置する前記ラ
ッチ回路Ｌ　Ａ４１　＊　Ｌ　Ａｘ　ｚ　＋・・・の各
う、チ出力端との間の接続金力ラムデコーダ出力により
制御さｊ、てスイッチ制御するためのスイッチ回路２５
ｉｌｌ　２８１ｇ＋・・・が設けられてお）、前記ビッ
ト線対、２ＢＬ、、２ＢＬ。

とその内側に位装置する前記ラッチ回路Ｌ　Ａ２１　ｒ
”　Ａ　２２　ｒ・・・の各ラッチ出力端との間の接続
をカラムデコーダ出力により制御されてスイッチ制御す
るためのスイッチ回路２　Ｓ’　２１１２　Ｓ２２　＋
・・・が設けられている。

２Ｓ　Ａ、は前記第２のビット線対２　Ｂ　Ｌ、ｌ、　
２ＢＬ１に接続された第２のセンスアンプであって、ス
イッチ回路２Ｓ１ｆ介してデータ線対ＤＬ、ＤＬに接続
されている。同様に１．？ＳＡ２は前記第２のビット線
対２ＢＬ２　．２ＢＬｓに接続された第２のセンスアン
プであって、スイッチ回路２Ｓ、”ｚ介してデータ線対
ＤＬ　、ＤＬに接続されている。４は上記データ線対Ｄ
Ｌ、ＤＬに接続された出力回路、ＣＢ　＋　Ｃ２Ｂ　＋
　ＣＤはそれぞれ配線容量である。

次Ｋ、上記メモリの動作例を説明する。通常の読み出し
動作に際して、たとえばビット線対Ｂ　Ｌ　１　　ｒ　
１３　Ｌ　１の情報全センスする場合には、先ず上記情
報をセンスアンプＳ　Ａｌ　１で感知増幅する。このと
き、上記センスアンプＳＡ１．とラッチ回路ＬＡＩＩと
の間のスイッチ回路Ｓｌｌは閉じていても開いていても
よいが、ラッチ回路ＬＡ１１に接続されているその他の
スイッチ回路Ｓ１２＋２８１１は開いており、遅くとも
センスアンプ５ＡＩＩのセンス動作が終ったどきにはス
イッチ回路Ｓｌｌが閉じてセンスアンプＳＡｉ、のデー
タ全う、子回路ＬＡＩＩに移してラッチさせる。

この後、スイッチ回路５ＡＩＩが開いてもラッチ回路Ｌ
Ａ１ｔはデータをラッチしている。そして、スイッチ回
路２ＳＩｌｂよび２Ｓ１が閉じて上記ラッチ回路ＬＡ口
により前記第２のビット線対２ＢＬ１＊２ＢＬｘおよび
データ線ＤＬ、ＤＬが駆動され、このビット線２ＢＩ、
、、２ＢＬ、の情報は第２のセンスアン；ｙ’２ｓＡｔ
により感知増幅される。このセンスアンプ２ＳＡＩの出
力は、スイッチ回路２Ｓｌｋ経てデータ線対ＤＬ。

ＤＬを経て出力回路４に読み出される。

上記動作において、ラッチ回路ＣＡｌ１が第２のビット
線２ＢＬ１　、、ＹＢＬｔ　を駆動するには、それらの
大きな配線容量ＣＢ、　ＣＤを充放電しなければならず
、所要時間が長くなる。しかし、このラッチ回路ＬＡ１
．が第２のビット線２　Ｂ　Ｌｌ　＋２ＢＬｌやデータ
線ＤＬ　、ＤＬを駆動している時でも、このう、子回路
ＬＡｌ、とセンスアンプＳＡｌ、との間のスイッチ回路
Ｓｌｌを開いておけば、上記センスアンプ５ＡＩＩはデ
ータ線ＤＬ。

ＤＬに悪影響を与えることなく自由に動作させることが
できる。そのため、先ず通常の読み出しデータをセンス
アンｆｓＡ、、でセンスシタのちラッチ回路ｃＡ１１に
ラッチしたら、このラッチ回路ＬＡｘｘｔｌ”スイッチ
回路ｓｔｉによってセンス７ンｆｓＡｒｘから切シ離す
と、センスアンプ５ＡＩＩはビット線ＢＬ１ｔまたはＢ
Ｌ３ｓに接続されて込るメモリセルに対する次のリフレ
ッシュのための動作をすることができる。即ち、ラッチ
回路ＬＡＩｌが重い負荷である第２のビット線２ＢＬｌ
　、２ＢＬｘおよびデータ悸ＤＬ、丁τを駆動している
間に、上記リフレッシュ動作を十分に組み入れることが
できる。

なお、上述したような動作にょ）、１サイクルの間知セ
ンスアンプ５ＡＩＩを１回は通常の読み出し動作のため
に使用し、他の１回はリフレッシュ動作のために使用す
ることができる。この場合、リフレッシュ動作のときは
、センスアンプ５ＡＩＩに読み出したデータを出力回路
４に読み出す必要はないので、センスアンプＳＡ！。

のデータ全ラッチ回路ＣＡＩＩへ引き渡す必要はない。

また、出力回路４は通常はラッチ機能を有しておシ、上
記通常動作の読み出しデータのみラッチする。

第２図は上記ビット線群、センス７７７群、う、チ回路
群、スイッチ回路群のうちの一部を代表的に取シ出して
具体例を示している。ここで、センスアンプ５ＡＩＩは
一対のセンス信号ＳＥ　、ＳＥによ多制御される駆動ト
ランジスタ金倉む０ＭＯ８型センスアンプがらなｐ１同
様にラッチ回路ＬＡＩＩも一対のラッチ信号ＬＥ　、　
Ｌ、Ｅにより制御される駆動トランジスタｔ　含ｔｒ　
ＣＭＯ８型Ｏ８チ回路からなシ、スイッチ回路Ｓｌｌは
スイッチ信号φ１によ多制御されるＮチャネルトランジ
スタからなシ、スイッチ回路２８目はスイッチ信号φ２
により制御されるＮチャネルトランジスタからなる。

上記実施例はｆｏｌｄｅｄ　ｈｉｔ　１ｉｎｅ型構成の
メモリを示したが、ｏｐｅｎ　ｂｉｔ　１ｉｎｅ型構成
のメモリに本発明全適用した場合の一部を第３図に示し
ている。ここで、ラッチ回路ＬＡＩＩ’は、ラッチ入力
端がスイッチ回路Ｓ目を介してセンスアンプ５ＡＩＩの
出力端に接続され、ラッチ出力端がスイッチ回”ｄｌｒ
　２　Ｓ　ｔｌ”ｅ介して１本の第２のビット線２ＢＬ
１に接続されている。同様に、ラッチ回路ＣＡ１．’は
スイッチ回路ＳｔＸを介してセンスアン７’５ＡＩＺに
接続されると共にスイッチ回路２８１ｚ”ｅ介して上記
第２のビット線２　Ｂ　Ｉ、】に接続されてお）、その
他のラッチ回路Ｌ　Ａ２　（’　。

ＬＡ２．’・・・も上記と同様に対応するセンスアンプ
５Ａｚｔ、５Ａｚｚ＋・・・との間にスイッチ回路Ｓ２
１゜Ｓ２２．・・・が接続され、スイッチ回路２Ｓ　２
１’　１２Ｓ２ｊ・・・を介して第２のビット線、？Ｂ
Ｌ２に接続されている。

上記メモリにおいては、たとえばセンスアン７’５Ａ１
１のセンス動作後にセンスデータに９ッチ回路ＬＡ１１
’にラッチしてスイッチ回路Ｓｌｌを開くことによって
、ラッチ回路ＣＡ、１’が第２のビットｌ１ｌｌｉ１２
ＢＬ！およびこれにスイッチ回路２Ｓｌｆ介して接続さ
れているデータ線ＤＬを！Ｊ１動している間に前記セン
スアン７’５Ａｘｔｉ”ｌ−自由に次のリフレッシュ動
作を行なうことができる。なお、上記ラッチ回路ＣＡＩ
、’でラッチしたデータは＠１＃または０＃の信号であ
るので、箒２のビット線やｒ−夕線はそれぞれ一対でな
くても上記例のように１本用いるだけでもよい。

なお、本発明は前述したように１サイクルの間に通常読
み出し動作とリフレッシュ動作とを行なうメモリに限ら
ず、一般にセンスアンプを高速化する目的でメモリに適
用することもできる。１己１ち、この場合には、１サイ
クルの間で第１回目のセンス動作は第１回目のアドレス
のアクセスによるデータ読み出しに用い、この第１回目
の読み出しデータをラッチしたのちデータ線から出力回
路へと伝えている間にセンスアンｆｆラッチ回路から切
シ離して自由にしておき、次の第２回目のアドレスのア
クセスによるデータ読み出しに使用してもよい。このよ
うにすれば、データ線での信号遅延の間に後続のデータ
のセンスが完了してしまうので、パイプライン的おるい
は並列的な制御が可能であジ、第２回目の読み出しデー
タに対してはあたかもセンス時間が零であるかのように
見える。換言すれば、幾つかの連続したデータの読み出
しに際して高速動作が可能になる。

〔発明の効果〕

上述したように本発明の半導体記憶装置のセンスアンプ
系は、センスアンプとデータ線との間にラッチ回路を設
け、ラッチ回路とセンスアンプとの接続およびラッチ回
路とデータ線との接続のタイミング関係を適切に設定す
ることによって、センスアンプを高速化でき、サイクル
タイムが短かい場合でも１サイクル中に２回以上のセン
ス動作が可能となる。したがって、特に通常動作とリフ
レッシュ動作とを１サイクル内で時分割で行なうような
擬似スタティックメモリなどに好適である。

【図面の簡単な説明】第１図は本発明の一実施例に係る半導体メモリの一部を
示す構成図、第２図は第１図の回路の一部を取シ出して
具体例を示す回路図、第３図は本発明の他の実施例に係
る半導体メモリの一部を示す構成図、第４図は従来の半
導体メモリの一部金示す構成図、第５図は第４図のメモ
リにおける通常動作とリフレッシュ動作との時間関係を
示す図、第６図は第４図のメモリにおける動作例を示す
図、第７図は通常動作とりフレッシュ動作とを１サイク
ル内で時分割で行なうメモリにおける動作例金示すタイ
ミング図である。Ｂ　　Ｉ１１！−Ｂ　　Ｌ１４　　＊　　　Ｂ　　Ｌｔ
ｌ−Ｂ　　Ｌ１４　　、　　　、Ｂ　　Ｌｚｌ　〜Ｂ　
Ｌ２４　ｒ　Ｂ　Ｌ２１−Ｂ　Ｌｚｉ−ビット線、２Ｂ
Ｌ１＋２Ｂ　Ｌ　Ｉ　　Ｔ　２　Ｂ　Ｌ　２　　ｅ　２
　Ｂ　Ｌ鵞・・・第２ビツト線（７Ｊ−夕線）、ＤＬ　
、ＤＬ・・・データ線、Ｓ　Ａｌｌ　。Ｓ　Ａ　１２　ｒ　Ｓ　Ａ　２１１　Ｓ　Ａ２２−セン
スアンプ、ＬＡ１１＋Ｌ　Ａ　１２　＋　Ｌ　Ａ　２！
　＋　Ｌ　Ａ　２２・ＬＡ１ｔ’＋　ＬＡｔｚ’＋Ｌ　
Ａ２ｉ’＋　Ｌ　Ａｚｚ’・・・ラッチ回路、Ｓｘｔ”
Ｓｔ４＋Ｓ２１〜５２４１　２５ｉｌｌ　　２　　Ｓｔ
ｚν　２Ｓｚｌｒ２Ｓｚｚｒ２８１、　２　Ｓ２．２　
Ｓ１１’＋　２８１２’＋　２　Ｓ２ｉ’＋　２８’ｚ
冨′・・・スイッチ回路。出願人代理人　　弁理士　鈴　江　武　彦第２図第３図第　４　図ｉｓ図第６図Ｏｕｔ第７図ＤＷＬ２＠植１゜１６−〇、矛・２９Ｆ１特３′ト庁長官　　志　賀　　　　学　　殿１、事件の
表示特願昭５９−１６３５０８号２、発明の名称半導体記憶装置のセンスアンプ系３、補正をする渚事件との関係　特許出願人（３０７）　　株式会社　東芝４、代理人　。７、　ｎｌｒ正の内容＋１１　　明イ］ｌ曹の第１２頁第２０行目ないし第１
３頁第１杓１にわたって［カラムデコーダ出力コとある
を「ロウ系のデコーダ出力」と訂正する。（２）　　明細層１″の第１３頁第５行目ないし第６行
目にわたって「カラムデコーダ出力」とあるを「ロウ糸
のデコーダ出力」と訂正する。

Claims

【特許請求の範囲】

（１）メモリセルアレイのビット線の情報を感知増幅す
るセンスアンプと、このセンスアンプの出力をラッチす
るラッチ回路と、このラッチ回路の複数個とデータ線と
の間にそれぞれ接続されカラムデコーダ出力により制御
されるスイッチ回路と、前記センスアンプと前記ラッチ
回路との間に接続されたセンスアンプ出力側スイッチ回
路とを具備し、前記センスアンプにより感知された第１
の情報をラッチ回路がラッチしたのち、前記センスアン
プ出力側のスイッチ回路がオフ状態に制御されてセンス
アンプが第２の情報を感知し得るようになることを特徴
とする半導体記憶装置のセンスアンプ系。
（２）前記第１の情報は通常の読み出し動作によるもの
であり、第２の情報はリフレッシュ動作によるものであ
ることを特徴とする前記特許請求の範囲第１項記載の半
導体記憶装置のセンスアンプ系。
（３）前記ビット線が多数に分割されたことを特徴とす
る前記特許請求の範囲第１項記載の半導体記憶装置のセ
ンスアンプ系。