JPH01178196A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH01178196A JPH01178196A JP63001653A JP165388A JPH01178196A JP H01178196 A JPH01178196 A JP H01178196A JP 63001653 A JP63001653 A JP 63001653A JP 165388 A JP165388 A JP 165388A JP H01178196 A JPH01178196 A JP H01178196A
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- JP
- Japan
- Prior art keywords
- data
- bit line
- circuit
- semiconductor memory
- transistor
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- Granted
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 230000006870 function Effects 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 108010038083 amyloid fibril protein AS-SAM Proteins 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、半導体メモリに関するもので、特に高速デ
ータの書き換えを行なう必要のある画像用メモリに使用
されるものである。
ータの書き換えを行なう必要のある画像用メモリに使用
されるものである。
（従来の技術）
従来、任意の番地のデータをアクセスできるランダムア
クセスメモリ（以下ＲＡＭと略す）と、シリアルにメモ
リのデータをアクセスできるシリアルボートメモリ（以
下ＳＡＭと略す）の両方を備えたデュアルポートメモリ
（マルチボートメモリ）が画像用メモリとしてよく用い
られている。
クセスメモリ（以下ＲＡＭと略す）と、シリアルにメモ
リのデータをアクセスできるシリアルボートメモリ（以
下ＳＡＭと略す）の両方を備えたデュアルポートメモリ
（マルチボートメモリ）が画像用メモリとしてよく用い
られている。
−収約な使い方は、ＲＡＭのある行に書かれたデータを
ＳＡＭに転送し、その転送されたデータをシリアルにＳ
ＡＭから出力して画面に表示するというものである。と
ころで画像を短い時間に一斉にクリアしようとする場合
、ＲＡＭからＳＡＭへ転送されるデータは同一（すべて
１″かすべて“’Ｏ”）であることが必要である。すな
わち１″と０″がバラバラに言かれていたある行データ
を短時間ですべて“１゛かすべで“０”にしなければな
らない（以下これをフラッシュライト機能と呼ぶ）。
ＳＡＭに転送し、その転送されたデータをシリアルにＳ
ＡＭから出力して画面に表示するというものである。と
ころで画像を短い時間に一斉にクリアしようとする場合
、ＲＡＭからＳＡＭへ転送されるデータは同一（すべて
１″かすべて“’Ｏ”）であることが必要である。すな
わち１″と０″がバラバラに言かれていたある行データ
を短時間ですべて“１゛かすべで“０”にしなければな
らない（以下これをフラッシュライト機能と呼ぶ）。
第３図は１力ラム分のメモリセルアレイ付近の回路図で
ある。この図においてＣｒ 、Ｃ２はメモリセルのスト
レージキャパシタ、Ｇｈ 、Ｃ２は同スイッチングトラ
ンジスタ、ＢＬ、ＢＬはビット線、１はセンスアンプ、
Ｃ８Ｌは列選択線、Ｃ５。
ある。この図においてＣｒ 、Ｃ２はメモリセルのスト
レージキャパシタ、Ｇｈ 、Ｃ２は同スイッチングトラ
ンジスタ、ＢＬ、ＢＬはビット線、１はセンスアンプ、
Ｃ８Ｌは列選択線、Ｃ５。
Ｃ６は列選択用トランジスタ、Ｉｌｏ、Ｉｌｏは入出力
線である。第３図に示す様に、メモリセルを有するビッ
ト線ＢＬ、ＢＬにフラッシュライト機能を達成するため
のＷＬＸ、ＷＬＹという異るゲートを持ち、ソース側が
接地Ｖｓｓに固定されたＣ３ 、Ｃ４というデータ書き
込み用のＮチャンネルＭＯＳトランジスタがそれぞれド
レイン側で接続されている。ビット線は１／ ２ Ｖ
ｃ ｃプリチャージとする。ここでワード線ＷＬＯにぶ
らさがっている全てのセルに“０”データを書き込む場
合の動作を１カラム中の１セルにおいて説明する。
線である。第３図に示す様に、メモリセルを有するビッ
ト線ＢＬ、ＢＬにフラッシュライト機能を達成するため
のＷＬＸ、ＷＬＹという異るゲートを持ち、ソース側が
接地Ｖｓｓに固定されたＣ３ 、Ｃ４というデータ書き
込み用のＮチャンネルＭＯＳトランジスタがそれぞれド
レイン側で接続されている。ビット線は１／ ２ Ｖ
ｃ ｃプリチャージとする。ここでワード線ＷＬＯにぶ
らさがっている全てのセルに“０”データを書き込む場
合の動作を１カラム中の１セルにおいて説明する。
行選択がなされ、選択ワード線ＷＬｏが選択される。そ
して同時に固定データ書き込み専用ワード線ＷＬＸを選
択する様にする。するとビット線ＢＬの電位は接地電位
となり、センスアンプ１駆動の後、列選択をせずワード
線ＷＬｏでトランジスタＱ１を閉じれば、セルＣ１には
“０”データが書き込まれる。次にＷ Ｌ ａにぶらさ
がっている全てのセルに゛１″データを書き込む場合の
動作を１カラムの中の１セルにおいて説明する。この時
、００′′データを書き込む時と違うのは、ＷＬＸのか
わりに固定データ書き込み専用ワードＮＥＷＬＹが選択
されることである。これにより、ビット線ＢＬの電位は
接地電位Ｖｓｓとなり、センスアンプ１を駆動する事で
ビットＩ！ＢＬが電源電位■。。妻なることにより、セ
ルＣｔには“１″データが書き込まれる。この様な原理
によって任意の選択ワード線ＷＬｉにぶらさがっている
すべてのセルデータが同一のデータに書き換えられるし
かしこの従来技術には、以下の様な問題がある。即ち現
在の様な高集積のメモリセルアレイの場合、どうしても
第３図に示す様なパターン構成となってしまい、通常モ
ードにおけるビット線対（ＢＬ、８ｍ）の容量のアンバ
ランスが生じ、センスマージンを悪化させてしまう。つ
まり第３図における回路構成だと、ビット線ＢＬ側にＬ
区間弁だけ余計な容量が寄生することになる。つまり通
常モードにおいてワード線が開いた時のセンス動作に入
る前のビット線ＢＬとＢＬの電位差が小さくなってしま
いセンスマージンが悪くなる。
して同時に固定データ書き込み専用ワード線ＷＬＸを選
択する様にする。するとビット線ＢＬの電位は接地電位
となり、センスアンプ１駆動の後、列選択をせずワード
線ＷＬｏでトランジスタＱ１を閉じれば、セルＣ１には
“０”データが書き込まれる。次にＷ Ｌ ａにぶらさ
がっている全てのセルに゛１″データを書き込む場合の
動作を１カラムの中の１セルにおいて説明する。この時
、００′′データを書き込む時と違うのは、ＷＬＸのか
わりに固定データ書き込み専用ワードＮＥＷＬＹが選択
されることである。これにより、ビット線ＢＬの電位は
接地電位Ｖｓｓとなり、センスアンプ１を駆動する事で
ビットＩ！ＢＬが電源電位■。。妻なることにより、セ
ルＣｔには“１″データが書き込まれる。この様な原理
によって任意の選択ワード線ＷＬｉにぶらさがっている
すべてのセルデータが同一のデータに書き換えられるし
かしこの従来技術には、以下の様な問題がある。即ち現
在の様な高集積のメモリセルアレイの場合、どうしても
第３図に示す様なパターン構成となってしまい、通常モ
ードにおけるビット線対（ＢＬ、８ｍ）の容量のアンバ
ランスが生じ、センスマージンを悪化させてしまう。つ
まり第３図における回路構成だと、ビット線ＢＬ側にＬ
区間弁だけ余計な容量が寄生することになる。つまり通
常モードにおいてワード線が開いた時のセンス動作に入
る前のビット線ＢＬとＢＬの電位差が小さくなってしま
いセンスマージンが悪くなる。
このことを実際に式に使って説明する。今、セルの容量
をＣ５、ビット線の容量をＯｓ、Ｌ区間に寄生する容量
をΔＣ８、セルはＶｃｅ書き込み、ビット線は１／ ２
Ｖ ｃ ｃプリチャージ読み出しとする。第４図にフ
ラッシュライト機能を持たない従来回路を示す。この回
路におけるビット線対のアンバランスは当然ない。この
場合の通常モードを考える。
をＣ５、ビット線の容量をＯｓ、Ｌ区間に寄生する容量
をΔＣ８、セルはＶｃｅ書き込み、ビット線は１／ ２
Ｖ ｃ ｃプリチャージ読み出しとする。第４図にフ
ラッシュライト機能を持たない従来回路を示す。この回
路におけるビット線対のアンバランスは当然ない。この
場合の通常モードを考える。
ＢＬに１′′読み出しをする場合のセンスアンプ１が駆
動する直前のＢＬ、ＢＬの電位Ｖｔ。
動する直前のＢＬ、ＢＬの電位Ｖｔ。
Ｖａは
ＢＬに“０”読み出しをする場合のセンスアンプ１が駆
動する直前のＢＬ、ＢＬの電位Ｖｏ−。
動する直前のＢＬ、ＢＬの電位Ｖｏ−。
Ｖｒ ′は
Ｖｏ −−Ｖｔ 、 Ｖｔ −−Ｖａ
センス動作に入る前のＢＬとＢＬの電位差ΔＶは、次に
第３図に示すフラッシュライト機能を持つ従来回路につ
いて考える。即ちＢＬに１″読み出しをする場合のセン
スアンプ１が駆動する直前のＢＬ、８ｍの電位Ｖ１”、
ＶＯ“は センス動作に入る前のＢＬとＢＬの電位差Δ■ＢＬに“
０″読み出しをする場合のセンスアンプ１が駆動する直
前のＢＬ、ＢＬの電位Ｖｏ〜。
第３図に示すフラッシュライト機能を持つ従来回路につ
いて考える。即ちＢＬに１″読み出しをする場合のセン
スアンプ１が駆動する直前のＢＬ、８ｍの電位Ｖ１”、
ＶＯ“は センス動作に入る前のＢＬとＢＬの電位差Δ■ＢＬに“
０″読み出しをする場合のセンスアンプ１が駆動する直
前のＢＬ、ＢＬの電位Ｖｏ〜。
Ｖｌ ”は
センス動作に入る前のＢＬとＢＬの電位差ΔＶ“は、
通常モードにおけるフラッシュライト機能を持つ従来回
路と、持たない回路のセンス動作に入る前のビット線の
電位差を比べると Δ■〉Δ■−−Δ■”となる。
路と、持たない回路のセンス動作に入る前のビット線の
電位差を比べると Δ■〉Δ■−−Δ■”となる。
つまり、フラッシュライト機能を持った第３図の従来回
路だと、通常モードにおけるセンスマージンが悪化して
いることがわかる。
路だと、通常モードにおけるセンスマージンが悪化して
いることがわかる。
上記のように従来のフラッシュライト機能を持たせた回
路では、通常モードを行なう場合にビット線対の容量ア
ンバランスが生じ、センスマージンを悪化させてしまう
。本発明においては、この問題点を改善した半導体メモ
リを提供するものである。
路では、通常モードを行なう場合にビット線対の容量ア
ンバランスが生じ、センスマージンを悪化させてしまう
。本発明においては、この問題点を改善した半導体メモ
リを提供するものである。
この発明は、フラッシュライト機能をもつ半導体メモリ
において、メモリセルが接続されるビット線対を、デー
タ書き込み時のオン、その他でオフ制御されるスイッチ
ングＭｏＳトランジスタを介して書き込みデータ供給端
に接続したことを特徴とする。即ちこの発明においては
、上記の目的を達成するために前記ビット線対に同一ゲ
ートのスイッチングＭＯＳトランジスタを、フラッシュ
ライトを行なう時のスイッチとして、通常モードにおい
ては、これを閉じ、ビット線対のアンバランスをなくし
、センスマージンの悪化を改善するものである。
において、メモリセルが接続されるビット線対を、デー
タ書き込み時のオン、その他でオフ制御されるスイッチ
ングＭｏＳトランジスタを介して書き込みデータ供給端
に接続したことを特徴とする。即ちこの発明においては
、上記の目的を達成するために前記ビット線対に同一ゲ
ートのスイッチングＭＯＳトランジスタを、フラッシュ
ライトを行なう時のスイッチとして、通常モードにおい
ては、これを閉じ、ビット線対のアンバランスをなくし
、センスマージンの悪化を改善するものである。
（実施例）
以下図面を参照してこの発明の一実施例を説明する。第
１図は同実施例の回路図であるが、これは前記従来例の
ものと対応させた場合の例であるから、同一個所には同
一符号を付して説明を省略し、特徴とする個所の説明を
行なう。即ちこの回路の特徴は、メモリセルＣ１、Ｑｓ
とＣ２゜Ｃ２をそれぞれ有するビット線ＢＬとＢＬに同
一ゲートのＮチャンネルＭＯＳトランジスタＱ９゜ＱＩ
Ｏのドレインをそれぞれ接続し、ソース側が接地Ｖｓｓ
に固定されていて、書き込み専用ワード線ＷＬＸがゲー
ト入力のＮチャンネルトランジスタＱ３のドレインをト
ランジスタＱ１１のソースに接続し、ソース側がトラン
ジスタＱ３同様に接地ＶＳＳに固定され書き込み専用ワ
ード線ＷＬＹがゲート入力のＮチャンネルＭＯ８ｔ−ラ
ンジスタＱ４のドレインをトランジスタＱｔａのソース
に接続することからなるメモリセルアレイ構成をもつ回
路である。
１図は同実施例の回路図であるが、これは前記従来例の
ものと対応させた場合の例であるから、同一個所には同
一符号を付して説明を省略し、特徴とする個所の説明を
行なう。即ちこの回路の特徴は、メモリセルＣ１、Ｑｓ
とＣ２゜Ｃ２をそれぞれ有するビット線ＢＬとＢＬに同
一ゲートのＮチャンネルＭＯＳトランジスタＱ９゜ＱＩ
Ｏのドレインをそれぞれ接続し、ソース側が接地Ｖｓｓ
に固定されていて、書き込み専用ワード線ＷＬＸがゲー
ト入力のＮチャンネルトランジスタＱ３のドレインをト
ランジスタＱ１１のソースに接続し、ソース側がトラン
ジスタＱ３同様に接地ＶＳＳに固定され書き込み専用ワ
ード線ＷＬＹがゲート入力のＮチャンネルＭＯ８ｔ−ラ
ンジスタＱ４のドレインをトランジスタＱｔａのソース
に接続することからなるメモリセルアレイ構成をもつ回
路である。
この回路動作については、従来のフラッシュライト機能
を有する回路とほぼ同様であるが、この従来の回路動作
と違う点は、メモリセルアレイとフラッシュライトを行
なう回路の間にスイッチングＭＯＳトランジスタＱｓ
、Ｑｔ ｏが設けられ、フラッシュライトモードに入っ
た時のみオンする様にしであることである。こうするこ
とにより通常モードにおいては、ビット線対ＢＬ、ＢＬ
の容量アンバランスが無くなり、センスマージンは改善
されるのである。
を有する回路とほぼ同様であるが、この従来の回路動作
と違う点は、メモリセルアレイとフラッシュライトを行
なう回路の間にスイッチングＭＯＳトランジスタＱｓ
、Ｑｔ ｏが設けられ、フラッシュライトモードに入っ
た時のみオンする様にしであることである。こうするこ
とにより通常モードにおいては、ビット線対ＢＬ、ＢＬ
の容量アンバランスが無くなり、センスマージンは改善
されるのである。
第２図は本発明の他の実施例である。この回路は、前実
施例と同様にフラッシュライト時のスイッチとして、ド
レイン側をビットＩＢＬ、ＢＬにそれぞれ接続したＮチ
ャンネルＭＯＳトランジスタＱｅ 、Ｑｌ ａを設ける
。第１図の実施例と違う所は、トランジスタＱ９のソー
スに、フラッシュライト時データ決定用人力Ｆ／ＷＤ＋
＋−を入力とするインバータ回路Ａ１を接続し、トラン
ジスタＱｒｏのソースを７０−ティングとした回路構成
を持つ半導体メモリである。ＮチャンネルＭｏＳトラン
ジスタＱＢ 、Ｑｌｏのゲートに接続される共通の信号
線Ｆ／ＷＧを、フラッシュライト時ゲート入力とし、フ
ラッシュライトモードに入った時、ワード線が選択され
た直後に選択されて、データを転送するスイッチの駆動
信号とする。さらにインバータＡ！の入力信号線をデー
タ人力Ｆ／ＷＤＩＮの入力線とし、この信号によりセル
に書き込まれるデータを決定するものとする。
施例と同様にフラッシュライト時のスイッチとして、ド
レイン側をビットＩＢＬ、ＢＬにそれぞれ接続したＮチ
ャンネルＭＯＳトランジスタＱｅ 、Ｑｌ ａを設ける
。第１図の実施例と違う所は、トランジスタＱ９のソー
スに、フラッシュライト時データ決定用人力Ｆ／ＷＤ＋
＋−を入力とするインバータ回路Ａ１を接続し、トラン
ジスタＱｒｏのソースを７０−ティングとした回路構成
を持つ半導体メモリである。ＮチャンネルＭｏＳトラン
ジスタＱＢ 、Ｑｌｏのゲートに接続される共通の信号
線Ｆ／ＷＧを、フラッシュライト時ゲート入力とし、フ
ラッシュライトモードに入った時、ワード線が選択され
た直後に選択されて、データを転送するスイッチの駆動
信号とする。さらにインバータＡ！の入力信号線をデー
タ人力Ｆ／ＷＤＩＮの入力線とし、この信号によりセル
に書き込まれるデータを決定するものとする。
次に第２図の回路動作について説明する。まずワード線
ＷＬａにぶらさがっている全てのセルに゛１″データを
書き込む場所について説明する。
ＷＬａにぶらさがっている全てのセルに゛１″データを
書き込む場所について説明する。
書き込まれるデータはサイクルに入る以前に決定されて
いる。この場合に“１”データを書き込むので、インバ
ータ入力信号Ｆ／ＷＤＩＮは低レベルとなっている。行
選択がなされ、選択ワード線ＷＬａが選択される。そし
て、センスアンプ１が駆動するより前に信号Ｆ／ＷＧが
高レベルとなることにより、インバータＡ１の駆動能力
でビット線ＢＬを高電位に持ち上げる。その後でセンス
アンプ１が駆動し、ビット線電位に決着がつき、当然ビ
ット線ＢＬが電源電位となり、選択ワード線ＷＬａが非
選択となる事でセルＣ１に”１″データが書き込まれる
。又、ＷＬＯにぶらさがっている全てのセルに“Ｏ”デ
ータを書き込む場合には、インバータＡ１の入力信＠Ｆ
／ＷＤ＋Ｎを高レベルにする事で達成される。この様に
前記実施例とは動作方法が違うが、転送スイッチＱＢ
、 Ｑｌ ａを受けるということで、通常モードにおけ
るビット線対の容量アンバランスはなくなるものである
。
いる。この場合に“１”データを書き込むので、インバ
ータ入力信号Ｆ／ＷＤＩＮは低レベルとなっている。行
選択がなされ、選択ワード線ＷＬａが選択される。そし
て、センスアンプ１が駆動するより前に信号Ｆ／ＷＧが
高レベルとなることにより、インバータＡ１の駆動能力
でビット線ＢＬを高電位に持ち上げる。その後でセンス
アンプ１が駆動し、ビット線電位に決着がつき、当然ビ
ット線ＢＬが電源電位となり、選択ワード線ＷＬａが非
選択となる事でセルＣ１に”１″データが書き込まれる
。又、ＷＬＯにぶらさがっている全てのセルに“Ｏ”デ
ータを書き込む場合には、インバータＡ１の入力信＠Ｆ
／ＷＤ＋Ｎを高レベルにする事で達成される。この様に
前記実施例とは動作方法が違うが、転送スイッチＱＢ
、 Ｑｌ ａを受けるということで、通常モードにおけ
るビット線対の容量アンバランスはなくなるものである
。
［発明の効果］
以上説明した様にこの発明によれば、通常モードにおい
て、ビット線対の容量アンバランスをなくし、フラッシ
ュライト機能を持つ半導体メモリのセンスマージンの向
上が可能となるものである。
て、ビット線対の容量アンバランスをなくし、フラッシ
ュライト機能を持つ半導体メモリのセンスマージンの向
上が可能となるものである。
第１図、第２図は本発明の各実施例を示す回路図、第３
図はフラッシュライト回路をもった従来のダイナミック
ＲＡＭのメモリセルアレイの回路図、第４図はフラッシ
ュライト回路をもたない従来のダイナミックＲＡＭのメ
モリセルアレイの回路図である。 １・・・センスアンプ、Ｃｓ 、Ｃ２・・・メモリセル
のストレージキャパシタ、Ｑｌ 、Ｑ２・・・メモリセ
ルのイツチングトランジスタ、Ｑ３ 、Ｑｌ・・・書き
込みデータ書き込み専用トランジスタ、Ｑｓ 、 Ｑｓ
・・・列選択トランジスタ、Ｑｓ 、Ｑｌａ・・・スイ
ッチングＭＯＳトランジスタ、ＷＬＯ，ＷＬｔ・・・ワ
ード線、Ｆ／ＷＧ・・・フラッシュライト時固定データ
転送ゲート入力、ＷＸＬ、ＷＸＬ＝・・・固定データ書
き込み専用ワード線、８ｍ、ＢＬ・・・ビット線対、Ｖ
ｓｓ・・・接地、Ａ１・・・データ入力用インバータ。
図はフラッシュライト回路をもった従来のダイナミック
ＲＡＭのメモリセルアレイの回路図、第４図はフラッシ
ュライト回路をもたない従来のダイナミックＲＡＭのメ
モリセルアレイの回路図である。 １・・・センスアンプ、Ｃｓ 、Ｃ２・・・メモリセル
のストレージキャパシタ、Ｑｌ 、Ｑ２・・・メモリセ
ルのイツチングトランジスタ、Ｑ３ 、Ｑｌ・・・書き
込みデータ書き込み専用トランジスタ、Ｑｓ 、 Ｑｓ
・・・列選択トランジスタ、Ｑｓ 、Ｑｌａ・・・スイ
ッチングＭＯＳトランジスタ、ＷＬＯ，ＷＬｔ・・・ワ
ード線、Ｆ／ＷＧ・・・フラッシュライト時固定データ
転送ゲート入力、ＷＸＬ、ＷＸＬ＝・・・固定データ書
き込み専用ワード線、８ｍ、ＢＬ・・・ビット線対、Ｖ
ｓｓ・・・接地、Ａ１・・・データ入力用インバータ。
Claims (3)
- （１）フラッシュライト機能をもつ半導体メモリにおい
て、メモリセルが接続されるビット線対を、データ書き
込み時にオン、その他でオフ制御されるスイッチングＭ
ＯＳトランジスタを介して書き込みデータ供給端に接続
したことを特徴とする半導体メモリ。 - （２）前記書き込みデータ供給端は接地であることを特
徴とする特許請求の範囲第１項に記載の半導体メモリ。 - （３）前記書き込みデータ供給端の一方は、書き込みデ
ータを入力とするインバータの出力とし、他方はフロー
ティングとしてことを特徴とする特許請求の範囲第１項
に記載の半導体メモリ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63001653A JPH0752577B2 (ja) | 1988-01-07 | 1988-01-07 | 半導体メモリ |
| EP88120924A EP0321847B1 (en) | 1987-12-21 | 1988-12-14 | Semiconductor memory capable of improving data rewrite speed |
| DE3850483T DE3850483T2 (de) | 1987-12-21 | 1988-12-14 | Halbleiterspeicher, der fähig zur Verbesserung der Datenwiedereinschreibgeschwindigkeit ist. |
| MYPI88001459A MY103940A (en) | 1987-12-21 | 1988-12-15 | Semiconductor memory capable of improving data rewrite speed |
| KR1019880017146A KR920007444B1 (ko) | 1987-12-21 | 1988-12-21 | 반도체기억장치 |
| US07/647,202 US5075887A (en) | 1987-12-21 | 1991-01-28 | Semiconductor memory capable of improving data rewrite speed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63001653A JPH0752577B2 (ja) | 1988-01-07 | 1988-01-07 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01178196A true JPH01178196A (ja) | 1989-07-14 |
| JPH0752577B2 JPH0752577B2 (ja) | 1995-06-05 |
Family
ID=11507480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63001653A Expired - Lifetime JPH0752577B2 (ja) | 1987-12-21 | 1988-01-07 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752577B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0359875A (ja) * | 1989-07-27 | 1991-03-14 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
| JPH03120694A (ja) * | 1989-10-04 | 1991-05-22 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
| JPH03165397A (ja) * | 1989-11-24 | 1991-07-17 | Sharp Corp | 半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6148192A (ja) * | 1984-08-11 | 1986-03-08 | Fujitsu Ltd | 半導体記憶装置 |
| JPS62279597A (ja) * | 1986-05-28 | 1987-12-04 | Fujitsu Ltd | 半導体記憶装置 |
-
1988
- 1988-01-07 JP JP63001653A patent/JPH0752577B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6148192A (ja) * | 1984-08-11 | 1986-03-08 | Fujitsu Ltd | 半導体記憶装置 |
| JPS62279597A (ja) * | 1986-05-28 | 1987-12-04 | Fujitsu Ltd | 半導体記憶装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0359875A (ja) * | 1989-07-27 | 1991-03-14 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
| JPH03120694A (ja) * | 1989-10-04 | 1991-05-22 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
| JPH03165397A (ja) * | 1989-11-24 | 1991-07-17 | Sharp Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0752577B2 (ja) | 1995-06-05 |
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