JP3231310B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3231310B2 JP3231310B2 JP01876590A JP1876590A JP3231310B2 JP 3231310 B2 JP3231310 B2 JP 3231310B2 JP 01876590 A JP01876590 A JP 01876590A JP 1876590 A JP1876590 A JP 1876590A JP 3231310 B2 JP3231310 B2 JP 3231310B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体記憶装置に関し、特に、プリチャージ
動作を高速に行いうるようにした半導体記憶装置に関す
る。
動作を高速に行いうるようにした半導体記憶装置に関す
る。
［従来の技術］ 第４図を参照して従来の半導体記憶装置について説明
する。
する。
第４図において、41は従来のビット線プリチャージ回
路、42はデータバス線プリチャージ回路、43はカラムス
イッチ回路、44はメモリセル、45はデータアンプ回路で
ある。また、W1〜Wlはワード線、D1、▲▼〜Dn、▲
▼はｎ組のビット線対、DB、▲▼はデータバス
線対である。
路、42はデータバス線プリチャージ回路、43はカラムス
イッチ回路、44はメモリセル、45はデータアンプ回路で
ある。また、W1〜Wlはワード線、D1、▲▼〜Dn、▲
▼はｎ組のビット線対、DB、▲▼はデータバス
線対である。
ここで、Y1〜Ynは、カラムスイッチ回路43を制御する
カラム選択信号であり、また、φｊは、プリチャージ回
路41、42の動を制御するプリチャージ信号である。プリ
チャージ信号φｊは、第３図に示すように、アドレス入
力が変化する度に発せられる負方向に立上がるパルスで
ある。
カラム選択信号であり、また、φｊは、プリチャージ回
路41、42の動を制御するプリチャージ信号である。プリ
チャージ信号φｊは、第３図に示すように、アドレス入
力が変化する度に発せられる負方向に立上がるパルスで
ある。
アドレス入力が変化すると、アドレス入力変化検知回
路は、この変化を検出して負方向に立上がるプリチャー
ジ信号φｊを発生する。このプリチャージ信号φｊが
“L"レベルの期間中、ビット線プリチャージ回路41とデ
ータバス線プリチャージ回路42の、プリチャージ信号φ
ｊをゲート入力とするｐチャネルMOSトランジスタがON
し、ビット線およびデータバス線をVCCレベルにプリチ
ャージする。ビット線およびデータバス線がプリチャー
ジされプリチャージ信号φｊが“H"レベルとなり、プリ
チャージ回路41、42のｐチャネルMOSトランジスタがOFF
した後、選択ワード線が“H"レベル、カラム選択信号Yi
が“L"レベルとなり、選択されたメモリセル44の上方が
ビット線対Di、▲▼、カラム選択信号Yiが“L"レベ
ルとなっているカラムスイッチ回路43を介してデータバ
ス線対DB、▲▼に伝達される。データバス線対DB、
▲▼上の情報はデータアンプ回路45で増幅され出力
回路へ伝達され出力される。
路は、この変化を検出して負方向に立上がるプリチャー
ジ信号φｊを発生する。このプリチャージ信号φｊが
“L"レベルの期間中、ビット線プリチャージ回路41とデ
ータバス線プリチャージ回路42の、プリチャージ信号φ
ｊをゲート入力とするｐチャネルMOSトランジスタがON
し、ビット線およびデータバス線をVCCレベルにプリチ
ャージする。ビット線およびデータバス線がプリチャー
ジされプリチャージ信号φｊが“H"レベルとなり、プリ
チャージ回路41、42のｐチャネルMOSトランジスタがOFF
した後、選択ワード線が“H"レベル、カラム選択信号Yi
が“L"レベルとなり、選択されたメモリセル44の上方が
ビット線対Di、▲▼、カラム選択信号Yiが“L"レベ
ルとなっているカラムスイッチ回路43を介してデータバ
ス線対DB、▲▼に伝達される。データバス線対DB、
▲▼上の情報はデータアンプ回路45で増幅され出力
回路へ伝達され出力される。
［発明が解決しようとする課題］ 上述した従来の回路では、プリチャージ信号φｊによ
りビット線プリチャージ回路およびデータバス線プリチ
ャージ回路を制御している。したがって、プリチャージ
信号φｊの駆動すべき負荷容量は、配線容量（CL）とビ
ット線プリチャージ回路とデータバス線プリチャージ回
路のｐチャネルMOSトランジスタのゲート容量（CG）と
なる。ここで、メモリがｍビット系であって、ビット線
プリチャージ回路とデータバス線プリチャージ回路のｐ
チャネルMOSトランジスタのゲート長をＬ、ゲート幅を
Ｗ、単位面積当たりのゲート容量をC0とすると、ゲート
容量CGは、 CG＝３×Ｌ×Ｗ×C0×（ｎ＋１）×ｍ となる。ワード線分割方式の採用により、プリチャージ
信号φｊによって制御されるビット線プリチャージ回路
の数ｎ×ｍは、256K〜1MのSRAMで128前後であり、128K
×８ビットの1MSRAMでCGは約7pFとなる。
りビット線プリチャージ回路およびデータバス線プリチ
ャージ回路を制御している。したがって、プリチャージ
信号φｊの駆動すべき負荷容量は、配線容量（CL）とビ
ット線プリチャージ回路とデータバス線プリチャージ回
路のｐチャネルMOSトランジスタのゲート容量（CG）と
なる。ここで、メモリがｍビット系であって、ビット線
プリチャージ回路とデータバス線プリチャージ回路のｐ
チャネルMOSトランジスタのゲート長をＬ、ゲート幅を
Ｗ、単位面積当たりのゲート容量をC0とすると、ゲート
容量CGは、 CG＝３×Ｌ×Ｗ×C0×（ｎ＋１）×ｍ となる。ワード線分割方式の採用により、プリチャージ
信号φｊによって制御されるビット線プリチャージ回路
の数ｎ×ｍは、256K〜1MのSRAMで128前後であり、128K
×８ビットの1MSRAMでCGは約7pFとなる。
このように、従来の回路ではプリチャージ信号φｊの
負うべき負荷容量のうちプリチャージ回路のトランジス
タによるゲート容量が非常に大きいため、アドレス入力
の変化からプリチャージ動作が完了するまでの時間の遅
れやプリチャージ信号φｊの波形なまりが起き、アクセ
ス遅れの原因となっていた。
負うべき負荷容量のうちプリチャージ回路のトランジス
タによるゲート容量が非常に大きいため、アドレス入力
の変化からプリチャージ動作が完了するまでの時間の遅
れやプリチャージ信号φｊの波形なまりが起き、アクセ
ス遅れの原因となっていた。
［課題を解決するための手段］ 上述の問題点を解決するため、本発明では、アドレス
変化検知回路から発生されるプリチャージ信号で制御す
るプリチャージ回路を、データバス線プリチャージ回路
のみとし、数の多いビット線プリチャージ回路は、その
プリチャージ回路が接続されているビット線に接続され
ているカラムスイッチ回路を制御するカラム選択信号Yi
によって制御する。
変化検知回路から発生されるプリチャージ信号で制御す
るプリチャージ回路を、データバス線プリチャージ回路
のみとし、数の多いビット線プリチャージ回路は、その
プリチャージ回路が接続されているビット線に接続され
ているカラムスイッチ回路を制御するカラム選択信号Yi
によって制御する。
［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は、本発明の一実施例を示す回路図である。同
図において、11はビット線プリチャージ回路、12はデー
タバス線プリチャージ回路、13はカラムスイッチ回路、
14はメモリセル、15はデータアンプ回路、W1〜Wlはワー
ド線、D1、▲▼〜Dn、▲▼はｎ組のビット線
対、DB、▲▼はデータバス線対である。また、Y1〜
Ynはカラム選択信号、φｊはアドレス変化時に負の方向
に立上がるプリチャージ信号である。
図において、11はビット線プリチャージ回路、12はデー
タバス線プリチャージ回路、13はカラムスイッチ回路、
14はメモリセル、15はデータアンプ回路、W1〜Wlはワー
ド線、D1、▲▼〜Dn、▲▼はｎ組のビット線
対、DB、▲▼はデータバス線対である。また、Y1〜
Ynはカラム選択信号、φｊはアドレス変化時に負の方向
に立上がるプリチャージ信号である。
データバス線プリチャージ回路12およびカラムスイッ
チ回路13は、従来例と同様に、それぞれ、アドレス変化
検知回路から発せられるプリチャージ信号φｊ、カラム
選択信号Y1〜Ynによって制御される。プリチャージ信号
φｊが“L"レベルの期間、データバス線プリチャージ回
路12の、プリチャージ信号φｊをゲート入力とするｐチ
ャネルMOSトランジスタがONし、データバス線対DB、▲
▼をVCCレベルにプリチャージする。プリチャージ
信号φｊが“H"レベルとなった後、選択アドレスに対応
するワード線が“H"レベル、カラム信号Yiが“L"レベル
となって、選択されたメモリセルの情報が、ビット線、
カラムスイッチ回路13を介してデータバス線、データア
ンプ回路15、出力回路を経て出力される。
チ回路13は、従来例と同様に、それぞれ、アドレス変化
検知回路から発せられるプリチャージ信号φｊ、カラム
選択信号Y1〜Ynによって制御される。プリチャージ信号
φｊが“L"レベルの期間、データバス線プリチャージ回
路12の、プリチャージ信号φｊをゲート入力とするｐチ
ャネルMOSトランジスタがONし、データバス線対DB、▲
▼をVCCレベルにプリチャージする。プリチャージ
信号φｊが“H"レベルとなった後、選択アドレスに対応
するワード線が“H"レベル、カラム信号Yiが“L"レベル
となって、選択されたメモリセルの情報が、ビット線、
カラムスイッチ回路13を介してデータバス線、データア
ンプ回路15、出力回路を経て出力される。
次に、ビット線プリチャージ回路11の動作について説
明する。
明する。
カラム選択信号Yiが“H"レベルのときビット線プリチ
ャージ回路11のｐチャネルMOSトランジスタがONし、ビ
ット線対Di、▲▼をVCCレベルまでプリチャージす
る。カラム選択信号が“L"レベルのときはビット線プリ
チャージ回路11のｐチャネルMOSトランジスタはOFFす
る。非選択カラムのカラム選択信号は“H"レベル、選択
カラムのカラム選択信号は“L"レベルであるから、各ビ
ット線はビット線プリチャージ回路11により非選択サイ
クル中にプリチャージされる。
ャージ回路11のｐチャネルMOSトランジスタがONし、ビ
ット線対Di、▲▼をVCCレベルまでプリチャージす
る。カラム選択信号が“L"レベルのときはビット線プリ
チャージ回路11のｐチャネルMOSトランジスタはOFFす
る。非選択カラムのカラム選択信号は“H"レベル、選択
カラムのカラム選択信号は“L"レベルであるから、各ビ
ット線はビット線プリチャージ回路11により非選択サイ
クル中にプリチャージされる。
第３図の波形図を用いて各アドレス変化時のビット線
プリチャージ動作について説明する。第３図に図示した
場合においては、サイクル１の選択カラムはカラム１、
サイクル２、３の選択カラムはカラムｎである。サイク
ル０からサイクル１へのアドレス変化およびサイクル１
からサイクル２へのアドレス変化は、カラムアドレスの
みの変化又はロウアドレス、カラムアドレスの同時変化
であり、また、サイクル２からサイクル３へのアドレス
変化はロウアドレスのみの変化である。
プリチャージ動作について説明する。第３図に図示した
場合においては、サイクル１の選択カラムはカラム１、
サイクル２、３の選択カラムはカラムｎである。サイク
ル０からサイクル１へのアドレス変化およびサイクル１
からサイクル２へのアドレス変化は、カラムアドレスの
みの変化又はロウアドレス、カラムアドレスの同時変化
であり、また、サイクル２からサイクル３へのアドレス
変化はロウアドレスのみの変化である。
サイクル１あるいはサイクル２へ至るようなカラムア
ドレス変化を含むアドレス変化時の選択カラムのビット
線対は、前サイクル中の非選択状態であった時に既にプ
リチャージは完了しているので、カラム選択信号Yiが
“L"レベルとなり、ビット線プリチャージ回路11のｐチ
ャネルMOSトランジスタがOFFしても問題はない。
ドレス変化を含むアドレス変化時の選択カラムのビット
線対は、前サイクル中の非選択状態であった時に既にプ
リチャージは完了しているので、カラム選択信号Yiが
“L"レベルとなり、ビット線プリチャージ回路11のｐチ
ャネルMOSトランジスタがOFFしても問題はない。
サイクル２からサイクル３へと移る場合のように、ロ
ウアドレスのみが変化するときは、選択されているカラ
ムのビット線対Dn、▲▼に接続されているビット線
プリチャージ回路11のｐチャネルMOSトランジスタは、O
FFしたままであるが、カラムスイッチ回路13のトランス
ファゲートはON状態のままであり、ビット線対Dn、▲
▼はデータバス線対DB、▲▼と導通状態にあるの
で、プリチャージ信号φｊによりデータバス線プリチャ
ージ回路12のｐチャネルMOSトランジスタがONしデータ
バス線対DB、▲▼をVCCレベルまでプリチャージす
る際に、ビット線対Dn、▲▼も同時にVCCレベルま
でプリチャージする。
ウアドレスのみが変化するときは、選択されているカラ
ムのビット線対Dn、▲▼に接続されているビット線
プリチャージ回路11のｐチャネルMOSトランジスタは、O
FFしたままであるが、カラムスイッチ回路13のトランス
ファゲートはON状態のままであり、ビット線対Dn、▲
▼はデータバス線対DB、▲▼と導通状態にあるの
で、プリチャージ信号φｊによりデータバス線プリチャ
ージ回路12のｐチャネルMOSトランジスタがONしデータ
バス線対DB、▲▼をVCCレベルまでプリチャージす
る際に、ビット線対Dn、▲▼も同時にVCCレベルま
でプリチャージする。
以上要約すると、カラムアドレス変化を含むアドレス
変化時においては、選択ビット線対はビット線プリチャ
ージ回路11により前サイクル中非選択状態のときに予め
プリチャージされ、また、ロウアドレスのみが変化する
時には、選択ビット線対は前サイクルからON状態のまま
のカラムスイッチ回路13を介してデータバス線プリチャ
ージ回路12によりデータ線対とともにプリチャージされ
るということである。
変化時においては、選択ビット線対はビット線プリチャ
ージ回路11により前サイクル中非選択状態のときに予め
プリチャージされ、また、ロウアドレスのみが変化する
時には、選択ビット線対は前サイクルからON状態のまま
のカラムスイッチ回路13を介してデータバス線プリチャ
ージ回路12によりデータ線対とともにプリチャージされ
るということである。
以上説明したように、第１図の回路によれば、プリチ
ャージ信号φｊによって駆動されるプリチャージ回路は
データバス線プリチャージ回路のみであるので、プリチ
ャージ信号φｊが負うべき負荷容量は格段に軽減され
る。例えば、128K×８ビット構成の1MSRAMの場合、従来
の回路では容量は約7pFであったのに対し、実施例の回
路では、データバス線プリチャージ回路のトランジスタ
サイズをこのトランジスタがデータバス線とビット線と
を同時にプリチャージする場合に備えて、従来回路の２
倍としたとしても、 CG＝３×Ｌ×Ｗ×C0×２×ｍ≒0.8pF となる。
ャージ信号φｊによって駆動されるプリチャージ回路は
データバス線プリチャージ回路のみであるので、プリチ
ャージ信号φｊが負うべき負荷容量は格段に軽減され
る。例えば、128K×８ビット構成の1MSRAMの場合、従来
の回路では容量は約7pFであったのに対し、実施例の回
路では、データバス線プリチャージ回路のトランジスタ
サイズをこのトランジスタがデータバス線とビット線と
を同時にプリチャージする場合に備えて、従来回路の２
倍としたとしても、 CG＝３×Ｌ×Ｗ×C0×２×ｍ≒0.8pF となる。
さらに、実施例の回路では、プリチャージ信号のため
の配線が、データバス線プリチャージ回路分のみで済む
ため配線による容量CLも大幅に削減される。
の配線が、データバス線プリチャージ回路分のみで済む
ため配線による容量CLも大幅に削減される。
その結果、アドレス変化からプリチャージ完了までの
時間を短縮することが可能となり、アクセスの高速化を
図ることができる。
時間を短縮することが可能となり、アクセスの高速化を
図ることができる。
第２図は、本発明の他の実施例を示す回路図である。
同図において、21はビット線プリチャージ回路、24はメ
モリセル、Wlはワード線、Di、▲▼はビット線対、
Yiはカラム選択信号である。ビット線プリチャージ回路
21ではカラム選択信号Yiで制御され、ビット線対をプリ
チャージするトランジスタがｎチャネルMOSトランジス
タで構成されている。回路動作は先の実施例の場合と同
様である。ビット線対がプリチャージされるレベルはV
CC−VT（VTはｎチャネルMOSトランジスタのスレッショ
ルド電圧）となるが、先の実施例と同様の効果をあげる
ことができる。
同図において、21はビット線プリチャージ回路、24はメ
モリセル、Wlはワード線、Di、▲▼はビット線対、
Yiはカラム選択信号である。ビット線プリチャージ回路
21ではカラム選択信号Yiで制御され、ビット線対をプリ
チャージするトランジスタがｎチャネルMOSトランジス
タで構成されている。回路動作は先の実施例の場合と同
様である。ビット線対がプリチャージされるレベルはV
CC−VT（VTはｎチャネルMOSトランジスタのスレッショ
ルド電圧）となるが、先の実施例と同様の効果をあげる
ことができる。
［発明の効果］ 以上説明したように、本発明によるプリチャージ回路
においては、ビット線プリチャージ回路はカラム選択信
号で制御され、データバス線プリチャージ回路のみがア
ドレス変化検知回路から発生されるプリチャージ信号に
より制御されているので、本発明によれば、プリチャー
ジ信号が駆動すべき負荷容量に関しては、プリチャージ
回路のMOSトランジスタのゲート容量（CG）およびプリ
チャージ信号配線の配線容量（CL）のいずれをも大幅に
削減することができる。したがって、本発明によれば、
アドレス変化からプリチャージ完了までの動作の高速化
を図ることができ、アクセスの高速化を図ることができ
る。また、従来の回路ではプリチャージ信号がビット線
プリチャージ回路とデータバス線プリチャージ回路を制
御しているため、プリチャージ信号配線はセルアレイを
はさんで２箇所に配線されるため、配線のための面積も
必要であったが、本発明ではプリチャージ信号はデータ
バス線プリチャージ回路のみを制御するものであるた
め、配線のための面積も縮少することができる。
においては、ビット線プリチャージ回路はカラム選択信
号で制御され、データバス線プリチャージ回路のみがア
ドレス変化検知回路から発生されるプリチャージ信号に
より制御されているので、本発明によれば、プリチャー
ジ信号が駆動すべき負荷容量に関しては、プリチャージ
回路のMOSトランジスタのゲート容量（CG）およびプリ
チャージ信号配線の配線容量（CL）のいずれをも大幅に
削減することができる。したがって、本発明によれば、
アドレス変化からプリチャージ完了までの動作の高速化
を図ることができ、アクセスの高速化を図ることができ
る。また、従来の回路ではプリチャージ信号がビット線
プリチャージ回路とデータバス線プリチャージ回路を制
御しているため、プリチャージ信号配線はセルアレイを
はさんで２箇所に配線されるため、配線のための面積も
必要であったが、本発明ではプリチャージ信号はデータ
バス線プリチャージ回路のみを制御するものであるた
め、配線のための面積も縮少することができる。
第１図、第２図は、それぞれ本発明の実施例を示す回路
図、第３図は、本発明の実施例および従来例において用
いられるパルスの波形図、第４図は、従来例の回路図で
ある。 11、21、41……ビット線プリチャージ回路、12、42……
データバス線プリチャージ回路、13、43……カラムスイ
ッチ回路、14、24、44……メモリセル、15、45……デー
タアンプ回路、φｊ……プリチャージ信号、W1〜Wl……
ワード線、D1、▲▼〜Dn、▲▼……ビット線
対、Y1〜Yn……カラム選択信号、DB、▲▼……デー
タバス線対。
図、第３図は、本発明の実施例および従来例において用
いられるパルスの波形図、第４図は、従来例の回路図で
ある。 11、21、41……ビット線プリチャージ回路、12、42……
データバス線プリチャージ回路、13、43……カラムスイ
ッチ回路、14、24、44……メモリセル、15、45……デー
タアンプ回路、φｊ……プリチャージ信号、W1〜Wl……
ワード線、D1、▲▼〜Dn、▲▼……ビット線
対、Y1〜Yn……カラム選択信号、DB、▲▼……デー
タバス線対。
Claims (1)
- 【請求項１】１乃至複数対のデータバス線と、各データ
バス線対毎に設けられた複数対のビット線と、各ビット
線対毎に設けられた複数のメモリセルと、前記データバ
ス線とそれに対応して設けられた前記ビット線との間に
接続されカラム選択信号によって制御される第１のスイ
ッチング手段と、電源と前記ビット線間に接続され前記
カラム選択信号によって制御される、前記第１のスイッ
チング手段と相補的に動作してプリチャージ動作を行う
第２のスイッチング手段と、前記データバス線と電源と
の間に接続されアドレス変化検知回路から発せられるプ
リチャージ信号によって制御される第３のスイッチング
手段とを備え、カラムアドレス変化を含むアドレス変化
時においては、選択ビット線対は前記第２のスイッチン
グ手段を介して前サイクルの非選択状態の時に予めプリ
チャージされ、ロウアドレスのみが変化するときには、
選択ビット線対は前サイクルからオン状態のままの前記
第１のスイッチング手段と、前記第３のスイッチング手
段とを介して前記データバス線対とともにプリチャージ
されることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01876590A JP3231310B2 (ja) | 1990-01-29 | 1990-01-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01876590A JP3231310B2 (ja) | 1990-01-29 | 1990-01-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03224200A JPH03224200A (ja) | 1991-10-03 |
| JP3231310B2 true JP3231310B2 (ja) | 2001-11-19 |
Family
ID=11980737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01876590A Expired - Fee Related JP3231310B2 (ja) | 1990-01-29 | 1990-01-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3231310B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0644784A (ja) * | 1991-12-13 | 1994-02-18 | Kawasaki Steel Corp | 半導体スタティックメモリ |
| KR960000600B1 (ko) * | 1992-12-31 | 1996-01-09 | 현대전자산업주식회사 | 펄스 쓰기 드라이버 회로 |
| JPH07130177A (ja) * | 1993-11-02 | 1995-05-19 | Nec Corp | 半導体記憶装置 |
| JP2001101863A (ja) * | 1999-09-27 | 2001-04-13 | Fujitsu Ltd | 半導体集積回路およびその制御方法 |
| JP4553504B2 (ja) * | 2001-03-12 | 2010-09-29 | 富士通セミコンダクター株式会社 | マルチプレクサ並びにこれを用いたメモリ回路及び半導体装置 |
-
1990
- 1990-01-29 JP JP01876590A patent/JP3231310B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03224200A (ja) | 1991-10-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |