JP2634916B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JP2634916B2 JP2634916B2 JP1260486A JP26048689A JP2634916B2 JP 2634916 B2 JP2634916 B2 JP 2634916B2 JP 1260486 A JP1260486 A JP 1260486A JP 26048689 A JP26048689 A JP 26048689A JP 2634916 B2 JP2634916 B2 JP 2634916B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに関し、特にフラッシュライト
パービット機能を有する半導体メモリに関する。
パービット機能を有する半導体メモリに関する。
従来、この種の半導体メモリは、選択したワード線と
接続するメモリセル全てに同じ情報を書込む（以下フラ
ッシュライトするという）時、ディジット線レベルをド
ライバ回路にて制御し、フラッシュライトを行わない
（以下フラッシュライトマスクするという）ディジット
線は、これらディジット線にメモリセルのもつ信号量を
伝えてセンス増幅器で増幅し、再書込み（リフレッシュ
という）を行っていた。
接続するメモリセル全てに同じ情報を書込む（以下フラ
ッシュライトするという）時、ディジット線レベルをド
ライバ回路にて制御し、フラッシュライトを行わない
（以下フラッシュライトマスクするという）ディジット
線は、これらディジット線にメモリセルのもつ信号量を
伝えてセンス増幅器で増幅し、再書込み（リフレッシュ
という）を行っていた。
このフラッシュライトとリフレッシュとは同時に行わ
れていた。
れていた。
上述した従来の半導体メモリは、ディジット線のレベ
ルが大きく変化するフラッシュライトと、ディジット線
のレベルがメモリセルの信号量により少ししか変化しな
いリフレッシュとが同時に行なわれ、リフレッシュ時の
ディジット線はフローティング状態となっているので、
これらディジット線が隣接している場合には、ディジッ
ト線間の寄生容量により、フラッシュライトされるディ
ジット線のレベル変化がリフレッシュ中のディジット線
のレベルに影響を及ぼし、正しく情報をリフレッシュす
る動作を防げるという欠点がある。
ルが大きく変化するフラッシュライトと、ディジット線
のレベルがメモリセルの信号量により少ししか変化しな
いリフレッシュとが同時に行なわれ、リフレッシュ時の
ディジット線はフローティング状態となっているので、
これらディジット線が隣接している場合には、ディジッ
ト線間の寄生容量により、フラッシュライトされるディ
ジット線のレベル変化がリフレッシュ中のディジット線
のレベルに影響を及ぼし、正しく情報をリフレッシュす
る動作を防げるという欠点がある。
これを避るため、フラッシュライトするディジット線
とリフレッシュするディジット線の領域をひき離すと、
これらを制御する回路も増大し、その結果チップサイズ
が大きくなるという欠点がある。
とリフレッシュするディジット線の領域をひき離すと、
これらを制御する回路も増大し、その結果チップサイズ
が大きくなるという欠点がある。
本発明の目的は、フラッシュライトするディジット線
とフラッシュライトマスクされリフレッシュするディジ
ット線とが隣接していても寄生容量による影響がなく正
しくリフレッシュすることができ、チップサイズを小さ
くすることができる半導体メモリを提供することにあ
る。
とフラッシュライトマスクされリフレッシュするディジ
ット線とが隣接していても寄生容量による影響がなく正
しくリフレッシュすることができ、チップサイズを小さ
くすることができる半導体メモリを提供することにあ
る。
本発明の半導体メモリは、複数のワード線と、これら
各ワード線と接続する複数のメモリセルと、これらメモ
リセルの所定のメモリセルと接続し互いに相補の信号対
を伝達する複数の第１及び第２のディジット線対と、こ
れら各第１及び第２のディジット線対と対応して設けら
れ第１の制御信号によりオン・オフして互いに相補の入
力信号対を伝達制御する複数の第１のトランスファゲー
トと、これら各トランスファゲートとそれぞれ対応して
設けられ対応するこれらトランスファゲートからの信号
を一時保持する所定の容量の複数の容量素子を備えたフ
ラッシュライトレジスタと、前記各第１のディジット線
対と対応する前記容量素子との間に設けられ第２の制御
信号によりオン・オフしてこれら容量素子に保持されて
いる信号をこれら第１のディジット線対へそれぞれ伝達
制御する複数の第２のトランスファゲートと、前記各第
２のディジット線対と対応する前記容量素子との間に設
けられ第３の制御信号によりオン・オフしてこれら容量
素子に保持されている信号をこれら第２のディジット線
対へそれぞれ伝達制御する複数の第３のトランスファゲ
ートとを有している。
各ワード線と接続する複数のメモリセルと、これらメモ
リセルの所定のメモリセルと接続し互いに相補の信号対
を伝達する複数の第１及び第２のディジット線対と、こ
れら各第１及び第２のディジット線対と対応して設けら
れ第１の制御信号によりオン・オフして互いに相補の入
力信号対を伝達制御する複数の第１のトランスファゲー
トと、これら各トランスファゲートとそれぞれ対応して
設けられ対応するこれらトランスファゲートからの信号
を一時保持する所定の容量の複数の容量素子を備えたフ
ラッシュライトレジスタと、前記各第１のディジット線
対と対応する前記容量素子との間に設けられ第２の制御
信号によりオン・オフしてこれら容量素子に保持されて
いる信号をこれら第１のディジット線対へそれぞれ伝達
制御する複数の第２のトランスファゲートと、前記各第
２のディジット線対と対応する前記容量素子との間に設
けられ第３の制御信号によりオン・オフしてこれら容量
素子に保持されている信号をこれら第２のディジット線
対へそれぞれ伝達制御する複数の第３のトランスファゲ
ートとを有している。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示す回路図である。
この実施例は、複数のワード線（WL1）と、これら各
ワード線（WL1）と接続する複数のメモリセル（NC1〜MC
4）と、これらメモリセルの所定のメモリセルMC1,MC3、
MC2,MC4と接続し互いに相補の信号対を伝達する複数の
第１及び第２のディジット線対DL1,▲▼,DL3,▲
▼、DL2,▲▼、DL4,▲▼と、これら
各第１及び第２のディジット線対DL1,▲▼，〜,D
L4,▲▼と対応して設けられ第１の接続信号Φ1に
よりオン・オフして互いに相補の入力信号対DT,▲
▼を伝達制御する複数の第１のトランスファゲートT11
〜T18と、これら各トランスファゲートT11〜T18とそれ
ぞれ対応して設けられ対応するこれらトランスファゲー
トからの信号を一時保持する複数の容量素子C1〜C8を備
えたフラッシュライトレジスタと、第１のディジット線
対DL1,▲▼,DL3,▲▼と対応する容量素子C
1,C2,C5,C6との間に設けられ第２の制御信号Φ2により
オン・オフしてこれら容量素子C1,C2,C5,C6に保持され
ている信号をこれら第１のディジット線対へそれぞれ伝
達制御する複数の第２のトランスファゲートT21〜T24
と、各第２のディジット線対DL2,▲▼、DL4,▲
▼と対応する容量素子C3,C4,C7,C8との間に設けら
れ第３の制御信号Φ3によりオン・オフしてこれら容量
素子C3,C4,C7,C8に保持されている信号をこれら第２の
ディジット線対へそれぞれ伝達制御する複数の第３のト
ランスファゲートT31〜T34と、各ディジット線対DL1,▲
▼〜DL4,▲▼と対応して設けられこれらデ
ィジット線対DL1,▲▼〜DL4,▲▼の信号を
増幅して出力するセンス増幅器SA1〜SA4と、各ディジッ
ト線対DL1,▲▼〜DL4,▲▼と対応して設け
られこれらディジット線対DL1,▲▼〜DL4,▲
▼のバランス及び基準電圧VRの供給制御を行うディジ
ット線対レベル制御回路DC1〜DC4とを有する構成となっ
ている。
ワード線（WL1）と接続する複数のメモリセル（NC1〜MC
4）と、これらメモリセルの所定のメモリセルMC1,MC3、
MC2,MC4と接続し互いに相補の信号対を伝達する複数の
第１及び第２のディジット線対DL1,▲▼,DL3,▲
▼、DL2,▲▼、DL4,▲▼と、これら
各第１及び第２のディジット線対DL1,▲▼，〜,D
L4,▲▼と対応して設けられ第１の接続信号Φ1に
よりオン・オフして互いに相補の入力信号対DT,▲
▼を伝達制御する複数の第１のトランスファゲートT11
〜T18と、これら各トランスファゲートT11〜T18とそれ
ぞれ対応して設けられ対応するこれらトランスファゲー
トからの信号を一時保持する複数の容量素子C1〜C8を備
えたフラッシュライトレジスタと、第１のディジット線
対DL1,▲▼,DL3,▲▼と対応する容量素子C
1,C2,C5,C6との間に設けられ第２の制御信号Φ2により
オン・オフしてこれら容量素子C1,C2,C5,C6に保持され
ている信号をこれら第１のディジット線対へそれぞれ伝
達制御する複数の第２のトランスファゲートT21〜T24
と、各第２のディジット線対DL2,▲▼、DL4,▲
▼と対応する容量素子C3,C4,C7,C8との間に設けら
れ第３の制御信号Φ3によりオン・オフしてこれら容量
素子C3,C4,C7,C8に保持されている信号をこれら第２の
ディジット線対へそれぞれ伝達制御する複数の第３のト
ランスファゲートT31〜T34と、各ディジット線対DL1,▲
▼〜DL4,▲▼と対応して設けられこれらデ
ィジット線対DL1,▲▼〜DL4,▲▼の信号を
増幅して出力するセンス増幅器SA1〜SA4と、各ディジッ
ト線対DL1,▲▼〜DL4,▲▼と対応して設け
られこれらディジット線対DL1,▲▼〜DL4,▲
▼のバランス及び基準電圧VRの供給制御を行うディジ
ット線対レベル制御回路DC1〜DC4とを有する構成となっ
ている。
次に、この実施例の動作について説明する。
第２図はこの実施例の動作を説明するための各部信号
のタイミング図である。
のタイミング図である。
まず最初に、第１の制御信号Φ1を高レベルにして、
トランスファゲートT11〜T18によりフラッシュライトす
る情報（DT,▲▼）をフラッシュライトレジスタ１
の各容量素子C1〜C8に伝えた後、第１の制御信号Φ1を
低レベルにしトランスファゲートT11〜T18をオフとす
る。
トランスファゲートT11〜T18によりフラッシュライトす
る情報（DT,▲▼）をフラッシュライトレジスタ１
の各容量素子C1〜C8に伝えた後、第１の制御信号Φ1を
低レベルにしトランスファゲートT11〜T18をオフとす
る。
次に、ディジット線レベル制御回路DC1〜DC4の動作を
停止した後、選択されたワード線WL1を選択レベルにす
ると共に、ディジット線対DL2,▲▼、DL4,▲
▼をフラッシュライトするため第３の制御信号Φ3を
高レベルとする。
停止した後、選択されたワード線WL1を選択レベルにす
ると共に、ディジット線対DL2,▲▼、DL4,▲
▼をフラッシュライトするため第３の制御信号Φ3を
高レベルとする。
すると基準電圧VRでフローティング状態となっている
（期間Ｔ）ディジット線対DL1,▲▼,DL3,▲
▼にはメモリセルMC1,MC3による信号量の差（Ａ）が
発生し、ディジット線対DL2,▲▼,DL4,▲
▼にはフラッシュライトレジスタ１の容量素子C3,C4,C
7,C8による信号量の差（Ｂ）が発生する。
（期間Ｔ）ディジット線対DL1,▲▼,DL3,▲
▼にはメモリセルMC1,MC3による信号量の差（Ａ）が
発生し、ディジット線対DL2,▲▼,DL4,▲
▼にはフラッシュライトレジスタ１の容量素子C3,C4,C
7,C8による信号量の差（Ｂ）が発生する。
この時、容量素子C3,C4,C7,C8の信号は、各容量素子C
1〜C8の容量値を適切に選ぶことにより、高レベル側
が、すぐにフラッシュライトマスクされているディジッ
ト線対DL1,▲▼,DL3,▲▼の高レベル側よ
りわずかに高いレベルまで低下し、これらディジット線
対DL1,▲▼〜DL4,▲▼のレベルの差は小さ
いので、これらが寄生容量CSにより互いに影響しあうこ
とはない。
1〜C8の容量値を適切に選ぶことにより、高レベル側
が、すぐにフラッシュライトマスクされているディジッ
ト線対DL1,▲▼,DL3,▲▼の高レベル側よ
りわずかに高いレベルまで低下し、これらディジット線
対DL1,▲▼〜DL4,▲▼のレベルの差は小さ
いので、これらが寄生容量CSにより互いに影響しあうこ
とはない。
その後、センス増幅器活性化信号Φ4が高レベルにな
ることによりセンス増幅器SA1〜SA4を活性化し、ディジ
ット線対DL1,▲▼,DL3,▲▼のメモリセルM
C1,MC3をこれらのもつ信号で再書き込み（リフレッシ
ュ）し、ディジット線対DL2,▲▼,DL4,▲
▼のメモリセルMC2,MC4をフラッシュライトする。
ることによりセンス増幅器SA1〜SA4を活性化し、ディジ
ット線対DL1,▲▼,DL3,▲▼のメモリセルM
C1,MC3をこれらのもつ信号で再書き込み（リフレッシ
ュ）し、ディジット線対DL2,▲▼,DL4,▲
▼のメモリセルMC2,MC4をフラッシュライトする。
又、制御信号Φ2，Φ3のレベルを入れ換ることによ
り、リフレッシュするメモリセルとフラッシュライトす
るメモリセルとを入れ換えることができる。
り、リフレッシュするメモリセルとフラッシュライトす
るメモリセルとを入れ換えることができる。
以上説明したように本発明は、第１のトランスファゲ
ートにより、所定の容量をもつ容量素子にフラッシュラ
イトする信号を伝達した後第１のトランスファゲートを
オフ状態とし、この後ディジット線にこの容量素子の信
号を伝達する構成とすることにより、フラッシュライト
するディジット線とリフレッシュするディジット線とが
隣接していても寄生容量による影響をなくすことができ
るので、フラッシュライトするディジット線とフラッシ
ュライトマスク（リフレッシュ）するディジット線とを
混在させてレイアウト設計が可能となり、制御回路も小
さくでき、従ってチップサイズを小さくすることができ
る効果がある。
ートにより、所定の容量をもつ容量素子にフラッシュラ
イトする信号を伝達した後第１のトランスファゲートを
オフ状態とし、この後ディジット線にこの容量素子の信
号を伝達する構成とすることにより、フラッシュライト
するディジット線とリフレッシュするディジット線とが
隣接していても寄生容量による影響をなくすことができ
るので、フラッシュライトするディジット線とフラッシ
ュライトマスク（リフレッシュ）するディジット線とを
混在させてレイアウト設計が可能となり、制御回路も小
さくでき、従ってチップサイズを小さくすることができ
る効果がある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図に示された実施例の動作を説明するための各部信号の
タイミング図である。 １……フラッシュライトレジスタ、C1〜C8……容量素
子、CS……寄生容量、DC1〜DC4……ディジット線レベル
制御回路、DL1,▲▼〜DL4,▲▼……ディジ
ット線対、MC1〜MC4……メモリセル、SA1〜SA4……セン
ス増幅器、T11〜T18,T21〜T24,T31〜T34……トランスフ
ァゲート、WL1……ワード線。
図に示された実施例の動作を説明するための各部信号の
タイミング図である。 １……フラッシュライトレジスタ、C1〜C8……容量素
子、CS……寄生容量、DC1〜DC4……ディジット線レベル
制御回路、DL1,▲▼〜DL4,▲▼……ディジ
ット線対、MC1〜MC4……メモリセル、SA1〜SA4……セン
ス増幅器、T11〜T18,T21〜T24,T31〜T34……トランスフ
ァゲート、WL1……ワード線。
Claims (2)
- 【請求項１】複数のワード線と、これら各ワード線と接
続する複数のメモリセルと、これらメモリセルの所定の
メモリセルと接続し互いに相補の信号対を伝達する複数
の第１及び第２のディジット線対と、これら各第１及び
第２のディジット線対と対応して設けられ第１の制御信
号によりオン・オフして互いに相補の入力信号対を伝達
制御する複数の第１のトランスファゲートと、これら各
トランスファゲートとそれぞれ対応して設けられ対応す
るこれらトランスファゲートからの信号を一時保持する
所定の容量の複数の容量素子を備えたフラッシュライト
レジスタと、前記各第１のディジット線対と対応する前
記容量素子との間に設けられ第２の制御信号によりオ
ン，オフしてこれら容量素子に保持されている信号をこ
れら第１のディジット線対へそれぞれ伝達制御する複数
の第２のトランスファゲートと、前記各第２のディジッ
ト線対と対応する前記容量素子との間に設けられ第３の
制御信号によりオン・オフしてこれら容量素子に保持さ
れている信号をこれら第２のディジット線対へそれぞれ
伝達制御する複数の第３のトランスファゲートとを有す
ることを特徴とする半導体メモリ。 - 【請求項２】第２及び第３のトランスファゲートのうち
の少なくとも何れか一方がオンとなる前に第１のトラン
スファゲートはオフとなり、前記第２及び第３のトラン
スファゲートのうちの少なくとも何れか一方がオンとな
り対応する容量素子の信号が対応するディジット線対に
伝達されたとき、これらディジット線対の高レベル側
が、対応するメモリセルの信号が伝達されたときのディ
ジット線対の高レベル側よりわずかに高いレベルとなる
ように前記各容量素子の容量値を設定した請求項（１）
記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1260486A JP2634916B2 (ja) | 1989-10-04 | 1989-10-04 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1260486A JP2634916B2 (ja) | 1989-10-04 | 1989-10-04 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03120694A JPH03120694A (ja) | 1991-05-22 |
| JP2634916B2 true JP2634916B2 (ja) | 1997-07-30 |
Family
ID=17348635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1260486A Expired - Fee Related JP2634916B2 (ja) | 1989-10-04 | 1989-10-04 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2634916B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01130385A (ja) * | 1987-11-17 | 1989-05-23 | Sony Corp | メモリ装置 |
| JPH0752577B2 (ja) * | 1988-01-07 | 1995-06-05 | 株式会社東芝 | 半導体メモリ |
| JPH01213890A (ja) * | 1988-02-20 | 1989-08-28 | Sony Corp | メモリ装置 |
-
1989
- 1989-10-04 JP JP1260486A patent/JP2634916B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03120694A (ja) | 1991-05-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| LAPS | Cancellation because of no payment of annual fees |