JP4692481B2 - 高耐圧横型mosfetを備える半導体装置 - Google Patents
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Description
チャネル形成用領域として機能するP型半導体領域は、第1N+半導体領域を包囲するように環状に形成されている。
上側P型半導体領域は、P型半導体領域を包囲するように環状に形成されている。また、下側P型半導体領域は、上側P型半導体領域の下面に隣接するように形成されている。
バックゲートコンタクト領域として機能するP+型半導体領域には、バックゲート電極が電気的に接続されている。
ドレインコンタクト領域として機能する第1N+半導体領域には、ドレイン電極が電気的に接続されている。
ソースコンタクト領域として機能する第2N+半導体領域には、ソース電極が電気的に接続されている。
また、ソースコンタクト領域として機能する第2N+型半導体領域とN−型半導体領域との間に配置されたP型半導体領域の上面には、ゲート絶縁膜を介してゲート電極が形成されている。
このゲート絶縁膜の破壊は、以下に述べるメカニズムによって生じると考えられる。
また、本発明は、ゲート絶縁膜の破壊を抑制することができる高耐圧横型MOSFETを備える半導体装置を提供することを目的とする。
第1導電型の第1半導体領域と、
前記第1半導体領域上に形成されたドレイン領域である第2導電型の第2半導体領域と、
前記第2半導体領域の表面領域に、該第2半導体領域の外周に沿うように形成され、且つ前記第1半導体領域よりも不純物濃度の高い第1導電型の第3半導体領域と、
前記第3半導体領域の下面に隣接するように形成され、且つ前記第1半導体領域よりも不純物濃度の高い第1導電型の第4半導体領域と、
前記第2半導体領域の表面領域に形成されたチャネル形成用領域である第1導電型の第5半導体領域と、
前記第5半導体領域の表面領域に形成されたソースコンタクト領域である第2導電型の第6半導体領域と、
前記第2半導体領域の表面領域に、該第2半導体領域よりも高い不純物濃度を有するドレインコンタクト領域である第2導電型の第7半導体領域と、
前記第3半導体領域に電気的に接続された接地電極と、
前記第7半導体領域に電気的に接続されたドレイン電極と、
前記第6半導体領域に電気的に接続されたソース電極と、
前記第5半導体領域上にゲート絶縁膜を介して配置されたゲート電極と、
を備え、
前記ゲート電極は、前記第6半導体領域と前記第7半導体領域との間に配置されており、
前記第4半導体領域は、前記第1半導体領域及び前記第2半導体領域内に形成され、前記第3半導体領域よりもドレイン電極側に延伸するように形成されている突片部と、前記突片部よりもドレイン電極側に延伸しないように形成されている部分と、を備え、
前記第5半導体領域の表面領域に形成され、且つ前記第5半導体領域よりも不純物濃度の高いバックゲートコンタクト領域である第1導電型の第8半導体領域をさらに備え、
前記第8半導体領域はバックゲート電極に電気的に接続され、
前記第5半導体領域は、前記第6半導体領域及び前記第8半導体領域を備える領域と、前記第6半導体領域及び前記第8半導体領域を備えない領域とを有し、両者は交互に且つ離間して形成されており、
前記ドレイン電極に静電気が印加された際に、前記第8半導体領域と、前記第5半導体領域と、前記第2半導体領域と、前記第7半導体領域とによって構成される電流流路I−1、及び、前記第3半導体領域と、前記第4半導体領域と、前記第1半導体領域と、前記第2半導体領域と、第7半導体領域とによって構成される電流流路I−2に電流が流れ、前記電流流路I−1の抵抗値が、前記電流流路I−2の抵抗値よりも大きい
ことを特徴とする。
前記第3半導体領域は、前記第5半導体領域を囲むように閉環状に形成されてもよい。
2 ドレイン電極
3 ゲート電極
4 ソース電極
5 バックゲート電極
12 P+型半導体領域
13 上側P型半導体領域
14 下側P型半導体領域
14a 突片部
15 P−型半導体基板
19 P型半導体領域
19a P型半導体領域
19b P型半導体領域
21 N−型半導体領域
22 第1N+型半導体領域
23 第2N+型半導体領域
31 ゲート絶縁膜
図1及び図2は、本発明の第1の実施の形態に係る高耐圧横型MOSFETを備える半導体装置を示す図である。なお、半導体装置上には、多数の半導体素子が形成されているが、図1及び図2では、それらを省略している。
第1N+型半導体領域22は、例えば、リン(P)、ヒ素(As)等のN型不純物を含む、N型の半導体領域から構成され、N−型半導体領域21より高いN型不純物濃度を有する。第1N+型半導体領域22にはドレイン電極2が電気的に接続されており、第1N+型半導体領域22は、ドレインコンタクト領域として機能する。
図3は、本発明の第2の実施の形態に係る高耐圧横型MOSFETを備える半導体装置の平面図である。図4は図3のAO断面図であり、図5は図3のBO断面図である。なお、本実施の形態においても、第1の実施の形態と同様に、半導体装置上には多数の半導体素子が形成されているが、図3〜図5では、それらを省略している。
特に、本実施の形態においては、下側P型半導体領域14を厚く形成することができるので、電流経路I−2の抵抗値をより小さくすることができる。
図6は、本発明の第3の実施の形態に係る高耐圧横型MOSFETを備える半導体装置の平面図である。なお、本実施の形態においても、第1の実施の形態と同様に、半導体装置上には多数の半導体素子が形成されているが、図6では、それらを省略している。
Claims (5)
- 第1導電型の第1半導体領域(15)と、
前記第1半導体領域(15)上に形成されたドレイン領域である第2導電型の第2半導体領域(21)と、
前記第2半導体領域(21)の表面領域に、該第2半導体領域(21)の外周に沿うように形成され、且つ前記第1半導体領域(15)よりも不純物濃度の高い第1導電型の第3半導体領域(13)と、
前記第3半導体領域(13)の下面に隣接するように形成され、且つ前記第1半導体領域(15)よりも不純物濃度の高い第1導電型の第4半導体領域(14)と、
前記第2半導体領域(21)の表面領域に形成されたチャネル形成用領域である第1導電型の第5半導体領域(19)と、
前記第5半導体領域(19)の表面領域に形成されたソースコンタクト領域である第2導電型の第6半導体領域(23)と、
前記第2半導体領域(21)の表面領域に、該第2半導体領域(21)よりも高い不純物濃度を有するドレインコンタクト領域である第2導電型の第7半導体領域(22)と、
前記第3半導体領域(13)に電気的に接続された接地電極(1)と、
前記第7半導体領域(22)に電気的に接続されたドレイン電極(2)と、
前記第6半導体領域(23)に電気的に接続されたソース電極(4)と、
前記第5半導体領域(19)上にゲート絶縁膜(31)を介して配置されたゲート電極(3)と、
を備え、
前記ゲート電極(3)は、前記第6半導体領域(23)と前記第7半導体領域(22)との間に配置されており、
前記第4半導体領域(14)は、前記第1半導体領域(15)及び前記第2半導体領域(21)内に形成され、前記第3半導体領域(13)よりもドレイン電極(2)側に延伸するように形成されている突片部(14a)と、前記突片部(14a)よりもドレイン電極(2)側に延伸しないように形成されている部分(14b)と、を備え、
前記第5半導体領域(19)の表面領域に形成され、且つ前記第5半導体領域(19)よりも不純物濃度の高いバックゲートコンタクト領域である第1導電型の第8半導体領域(12)をさらに備え、
前記第8半導体領域(12)はバックゲート電極(5)に電気的に接続され、
前記第5半導体領域(19)は、前記第6半導体領域(23)及び前記第8半導体領域(12)を備える領域(19b)と、前記第6半導体領域(23)及び前記第8半導体領域(12)を備えない領域(19a)とを有し、両者は交互に且つ離間して形成されており、
前記ドレイン電極(2)に静電気が印加された際に、前記第8半導体領域(12)と、前記第5半導体領域(19)と、前記第2半導体領域(21)と、前記第7半導体領域(22)とによって構成される電流流路I−1、及び、前記第3半導体領域(13)と、前記第4半導体領域(14)と、前記第1半導体領域(15)と、前記第2半導体領域(21)と、第7半導体領域(22)とによって構成される電流流路I−2に電流が流れ、前記電流流路I−1の抵抗値が、前記電流流路I−2の抵抗値よりも大きい
ことを特徴とする高耐圧横型MOSFETを備える半導体装置。 - 前記第5半導体領域(19)の前記第6半導体領域(23)及び前記第8半導体領域(12)を備えない領域(19a)の下部には、前記第4半導体領域(14)の突片部(14a)が形成されている、ことを特徴とする請求項1に記載の高耐圧横型MOSFETを備える半導体装置。
- 前記第4半導体領域(14)の突片部(14a)は、前記第5半導体領域(19)よりも前記ドレイン電極(2)側に延伸するように形成されている、ことを特徴とする請求項2に記載の高耐圧横型MOSFETを備える半導体装置。
- 前記第5半導体領域(19)の前記第6半導体領域(23)及び前記第8半導体領域(12)を備える領域(19b)の下部には、前記第4半導体領域(14)の突片部(14a)が形成されていない、ことを特徴とする請求項1に記載の高耐圧横型MOSFETを備える半導体装置。
- 前記第5半導体領域(19)は、前記第7半導体領域(22)を包囲するように、前記第6半導体領域(23)及び前記第8半導体領域(12)を備える領域(19b)と、前記第6半導体領域(23)及び前記第8半導体領域(12)を備えない領域(19a)とが交互に且つ離間して配置され、
前記第3半導体領域(13)は、前記第5半導体領域(19)を囲むように閉環状に形成されている、ことを特徴とする請求項1に記載の高耐圧横型MOSFETを備える半導体装置。
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