JPH0744336B2 - Circuit board manufacturing method - Google Patents
Circuit board manufacturing methodInfo
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- JPH0744336B2 JPH0744336B2 JP3156789A JP3156789A JPH0744336B2 JP H0744336 B2 JPH0744336 B2 JP H0744336B2 JP 3156789 A JP3156789 A JP 3156789A JP 3156789 A JP3156789 A JP 3156789A JP H0744336 B2 JPH0744336 B2 JP H0744336B2
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Description
【発明の詳細な説明】 〔概要〕 回路基板の製造方法に関し、 金属ビアまたはその周辺部のセラミック基板に生じた空
隙により、セラミック基板上に被着した金属膜と金属ビ
アとの電気的接続が損なわれるのを防止することを目的
とし、 金属ビアを設けたセラミック基板を作成する工程と、前
記セラミック基板の少なくともその一面に金属膜を形成
する工程と、前記金属膜を形成したのち、前記金属ビア
およびその周辺部の上の金属膜の表面部分に、耐熱・耐
薬品性樹脂層を被覆する工程と、前記金属膜をホトエッ
チングし、前記金属ビアと接続した導体回路パターンを
形成する工程とを少なくとも備えたことを特徴とする製
造方法により回路基板を作成する。DETAILED DESCRIPTION OF THE INVENTION [Outline] With respect to a method for manufacturing a circuit board, a metal film deposited on the ceramic substrate and a metal via are electrically connected to each other by a gap formed in the metal via or a ceramic substrate around the metal via. For the purpose of preventing the damage, a step of forming a ceramic substrate provided with a metal via, a step of forming a metal film on at least one surface of the ceramic substrate, and a step of forming the metal film, the metal A step of coating a surface of the metal film on the via and its peripheral portion with a heat-resistant / chemical-resistant resin layer, and a step of photoetching the metal film to form a conductor circuit pattern connected to the metal via. A circuit board is produced by a manufacturing method characterized by including at least.
本発明は回路基板、とくに、多層に導体回路パターンを
積層したセラミック回路基板の製造方法に関する。The present invention relates to a method for manufacturing a circuit board, particularly a ceramic circuit board in which conductor circuit patterns are laminated in multiple layers.
近年、半導体集積回路や混成集積回路の集積度が増し、
大規模化する傾向がますます強くなってきた。In recent years, the degree of integration of semiconductor integrated circuits and hybrid integrated circuits has increased,
The tendency toward large scale is becoming stronger and stronger.
これに伴い、これらの集積回路を搭載する回路基板も、
両面実装方式を始めとし、多層化されたプリント基板や
セラミック基板が多く使用されるようになってきた。Along with this, the circuit board on which these integrated circuits are mounted also
In addition to the double-sided mounting method, multilayer printed circuit boards and ceramic boards have come into wide use.
両面実装や多層セラミック基板においては、一般に、両
面の、あるいは両面および層間の金属膜からなる導体回
路パターン間を金属製の導通路でつなぐ必要がある。In double-sided mounting or a multilayer ceramic substrate, it is generally necessary to connect conductor circuit patterns made of metal films on both sides or between both sides and an interlayer with a conductive path made of metal.
通常、回路基板にスルー・ホール（またはバイア・ホー
ル）と呼ばれる小孔を穿ち、その小孔の内部壁に金属層
を被着形成して、上下または層間の金属膜あるいは回路
パターン間を導通させている。Usually, a small hole called a through hole (or a via hole) is drilled in the circuit board, and a metal layer is deposited on the inner wall of the small hole to make electrical conduction between upper and lower or interlayer metal films or circuit patterns. ing.
最近、大形コンピュータをはじめとし、大規模の高速デ
ィジタル回路が多く用いられるようになり、上下または
層間の導体回路パターン間の接続部がますます多くなる
傾向があり、高性能かつ品質が安定で、信頼性の高い接
続導通部の形成方法が強く求められている。Recently, large-scale high-speed digital circuits such as large-scale computers have been widely used, and the number of connections between upper and lower or interlayer conductor circuit patterns tends to increase, resulting in high performance and stable quality. There is a strong demand for a highly reliable method of forming a connection conducting portion.
上述のごとく、回路基板の両面あるいは層間の回路パタ
ーンを接続するために、スルー・ホールの内壁に金属層
を被着する方法が一般に用いられてきたが、高速のディ
ジタル回路においては、信号伝達の遅延時間を小さくす
るために、この接続導通部の電気抵抗をできるだけ小さ
くしなければならない。そこで、最近になって、スルー
・ホールの内壁だけでなく、その内部全体に金属を充填
した、いわゆる、金属ビアを形成して接続導通部を構成
する方法が行われるようになった。As described above, a method of depositing a metal layer on the inner wall of the through hole has been generally used to connect the circuit patterns on both sides of the circuit board or between layers, but in a high-speed digital circuit, signal transmission In order to reduce the delay time, the electrical resistance of this connection conducting portion should be minimized. Therefore, recently, a method of forming a connection conducting portion by forming a so-called metal via, in which not only the inner wall of the through hole but the entire inside thereof is filled with metal, has come into use.
第２図は従来の回路基板の製造方法を説明する断面図
で、各工程毎の変化がわかるようにそれぞれの断面図を
示した。FIG. 2 is a cross-sectional view for explaining a conventional method for manufacturing a circuit board, and each cross-sectional view is shown so that the change in each step can be seen.
同図（イ）は金属ビアを設けたセラミック基板を作成す
る工程を示す断面図で、図中、１はセラミック基板で、
たとえば、アルミナなどの磁器製である。この図では簡
単のために、スルー・ホール１個を明けた１枚の板を示
したが、多数の小孔を明け、多層に積層したセラミック
基板を構成する場合もある。２は金属ビアでセラミック
板に明けられた小孔の中に、銅（Cu）あるいはタングス
テン（Ｗ）などの導電金属が密に充填された接続導通部
である。この金属ビア２は焼成前のセラミックシート
（通常グリーンシートと呼ばれている）に穿った小孔に
金属ペーストを充填し、金属が酸化しないように還元雰
囲気の中で、セラミック板１と同時焼成によって形成し
ている。FIG. 1A is a cross-sectional view showing a process of producing a ceramic substrate provided with metal vias, in which 1 is a ceramic substrate,
For example, it is made of porcelain such as alumina. In this figure, for simplification, one plate having one through hole is shown, but a large number of small holes may be made to form a multilayer ceramic substrate. Reference numeral 2 is a connection conducting portion in which a conductive metal such as copper (Cu) or tungsten (W) is densely filled in a small hole formed in the ceramic plate with a metal via. This metal via 2 is a ceramic sheet (usually called a green sheet) before firing, which is filled with a metal paste in a small hole, and is fired simultaneously with the ceramic plate 1 in a reducing atmosphere so that the metal is not oxidized. Is formed by.
同図（ロ）は前記セラミック基板１の少なくともその一
面に金属膜を形成する工程を示す断面図で、図中、４
は、たとえば、スパッタ法で被着したCr/Cu/Crの３層金
属膜である。この例では上下両面に同じ構成の金属膜を
形成している。4B is a sectional view showing a step of forming a metal film on at least one surface of the ceramic substrate 1.
Is, for example, a Cr / Cu / Cr three-layer metal film deposited by a sputtering method. In this example, metal films having the same structure are formed on both upper and lower surfaces.
同図（ハ）は上下両面の金属膜に、ホトエッチング法で
回路パターンを形成するためのホトレジスト塗布工程を
示す断面図で、７は金属膜４の上にコートされたホトレ
ジスト膜である。FIG. 3C is a cross-sectional view showing a photoresist coating process for forming a circuit pattern on the upper and lower metal films by a photoetching method, and 7 is a photoresist film coated on the metal film 4.
同図（ニ）は回路パターンに合わせて露光・現像して、
ホトレジスト膜パターンを形成する工程を示す断面図で
ある。同図（ホ）は露出している金属膜をエッチング
後、ホトレジスト膜７を溶解・除去して金属膜の導体回
路パターン41を形成する工程を示す断面図である。In the same figure (d), exposing and developing according to the circuit pattern,
It is sectional drawing which shows the process of forming a photoresist film pattern. FIG. 6E is a cross-sectional view showing a step of forming the conductor circuit pattern 41 of the metal film by dissolving and removing the photoresist film 7 after etching the exposed metal film.
なお、この図では、導体回路パターン41は１層だけの場
合を示したが、絶縁膜を介して多層に導体回路パターン
を積層して多層回路基板を形成することが多い。Although the conductor circuit pattern 41 has only one layer in this figure, it is often the case that the conductor circuit patterns are laminated in multiple layers with an insulating film interposed therebetween to form a multilayer circuit board.
しかし、上記の金属ビアを設けたセラミック基板を作成
する工程において、セラミック基板１の焼成温度は1000
℃以上の高温であり、セラミックおよび金属ペーストは
何れも焼成時にガスを放出するので、セラミック板１お
よび金属ビア２の内部に微小な空孔を生ずる。However, the firing temperature of the ceramic substrate 1 is 1000 in the process of producing the ceramic substrate having the metal vias.
Since the temperature is higher than 0 ° C. and both the ceramic and the metal paste release gas during firing, minute holes are generated inside the ceramic plate 1 and the metal vias 2.
さらに、セラミックと金属とは熱膨張係数の差が大きい
ので、第２図（イ）に示したように、セラミックと金属
との境界には比較的大きな空隙３、または３′を生ずる
場合がある。このような空隙３または３′が存在するセ
ラミック基板１に、金属膜４を被着すると、その空隙部
分で金属膜のピンホール５が発生し易い〔同図
（ロ）〕。Further, since the difference in coefficient of thermal expansion between the ceramic and the metal is large, a relatively large void 3 or 3'may be formed at the boundary between the ceramic and the metal, as shown in FIG. . When the metal film 4 is deposited on the ceramic substrate 1 having such voids 3 or 3 ', pinholes 5 of the metal film are likely to be generated in the void portions [FIG.
さらに、金属膜４の上にホトレジスト膜７をコートした
際に、金属膜のピンホール５の上には、ホトレジスト膜
のピンホール８が同じように発生し易い〔同図
（ハ）〕。Further, when the photoresist film 7 is coated on the metal film 4, the pinhole 8 of the photoresist film is likely to be similarly generated on the pinhole 5 of the metal film [FIG.
このようなピンホール８が存在するホトレジスト膜を用
いて、金属膜４を化学エッチングにより導体回路パター
ン41を形成すると、レジスト膜のピンホール８を通って
エッチング液が侵入して、金属膜４を腐食し金属膜の腐
食孔９を生じることになる〔同図（ニ），（ホ）〕。When the conductor circuit pattern 41 is formed by chemically etching the metal film 4 using the photoresist film having such pinholes 8, the etching solution penetrates through the pinholes 8 of the resist film to remove the metal film 4. Corrosion results in corrosion holes 9 in the metal film [(d) and (v) in the figure].
さらに、金属膜４のエッチングのあとのレジスト剥離時
に、レジスト剥離液によっても、金属膜４の腐食が一層
進行する場合がある。Further, when the resist is stripped after the etching of the metal film 4, the metal strip 4 may be further corroded by the resist stripping solution.
この結果、金属膜４の腐食が著しい場合には、導体回路
パターン41と金属ビア２とが導通不良となったり、たと
え、導通不良とならないまでも、完成製品の信頼性低下
につながるという問題があり、その解決が必要であっ
た。As a result, when the corrosion of the metal film 4 is significant, there is a problem that the conductor circuit pattern 41 and the metal via 2 have poor conduction, or even if the conduction is not bad, the reliability of the finished product is reduced. Yes, there was a need for a solution.
上記の課題は、金属ビア２を設けたセラミック基板１を
作成する工程と、前記セラミック基板１の少なくともそ
の一面に金属膜４を形成する工程と、前記金属膜４を形
成したのち、前記金属ビア２およびその周辺部の上の金
属膜４の表面部分に、耐熱・耐薬品性樹脂層６を被覆す
る工程と前記金属膜４をホトエッチングし、前記金属ビ
ア２と接続した導体回路パターン41を形成する工程とを
少なくとも備えた回路基板の製造方法により解決するこ
とができる。The above problems include the steps of forming the ceramic substrate 1 provided with the metal vias 2, forming the metal film 4 on at least one surface of the ceramic substrate 1, and forming the metal film 4 and then forming the metal vias. 2 and the peripheral portion of the metal film 4 on the periphery thereof are covered with a heat-resistant / chemical-resistant resin layer 6 and the metal film 4 is photo-etched to form a conductor circuit pattern 41 connected to the metal via 2. This can be solved by a method for manufacturing a circuit board that includes at least a forming step.
本発明によれば、金属ビア２の近傍に生じた空隙３に起
因する金属膜のピンホール５を、化学処理や加熱処理に
も安定な耐熱・耐薬品性樹脂層６によって被覆するの
で、そのあとに続くホトエッチング工程で、エッチング
液の侵入による金属膜４の腐食を防止することができ、
金属ビア２と金属膜４との接続が確実で安定した導体回
路パターン41を形成することが可能となる。According to the present invention, the pinhole 5 of the metal film caused by the void 3 generated in the vicinity of the metal via 2 is covered with the heat-resistant / chemical-resistant resin layer 6 which is stable even in the chemical treatment and the heat treatment. In the photo-etching process that follows, it is possible to prevent corrosion of the metal film 4 due to invasion of the etching solution,
It is possible to form a stable and stable conductor circuit pattern 41 between the metal via 2 and the metal film 4.
第１図は本発明の回路基板の製造方法を説明する断面図
である。FIG. 1 is a sectional view illustrating a method for manufacturing a circuit board according to the present invention.
同図（イ）は金属ビア２を設けたセラミック基板１を作
成する工程を示したもので、セラミック基板１は、厚さ
１mmの焼成前のアルミナセラミックシートに、直径約80
μｍの複数の透孔を穿ち、その中にタングステン（Ｗ）
粉末入りのペーストを充填し、水素を含む還元雰囲気の
中で1600℃以上の温度で充分に焼成して、金属ビア２を
セラミック基板と同時形成した。この基板１の金属ビア
２近傍を顕微鏡で観察したところ、その多くに空隙３あ
るいは３′が確認された。FIG. 1A shows a process of producing a ceramic substrate 1 provided with metal vias 2. The ceramic substrate 1 is a 1 mm thick alumina ceramic sheet before firing, and has a diameter of about 80 mm.
A plurality of μm through holes are drilled and tungsten (W) is placed in them.
The powdered paste was filled and sufficiently baked at a temperature of 1600 ° C. or higher in a reducing atmosphere containing hydrogen to simultaneously form the metal via 2 with the ceramic substrate. When the vicinity of the metal via 2 of this substrate 1 was observed with a microscope, the voids 3 or 3'were confirmed in many of them.
同図（ロ）は前記セラミック基板１の両面に金属膜４を
形成する工程を示し、連続スパッタ法によりCr/Cu/Crの
３層金属膜４を形成した。金属膜の厚さはセラミック基
板１に接している下の方から順に、Cr:50nm,Cu:3μm,C
r:200nmとした。金属ビア２の周辺の金属膜４には、幾
つかの金属製のピンホール５が確認された。FIG. 6B shows a step of forming the metal film 4 on both surfaces of the ceramic substrate 1, and the Cr / Cu / Cr three-layer metal film 4 was formed by the continuous sputtering method. The thickness of the metal film is Cr: 50nm, Cu: 3μm, C in order from the bottom which is in contact with the ceramic substrate 1.
r: 200 nm. Several metal pinholes 5 were confirmed in the metal film 4 around the metal via 2.
同図（ハ）は前記金属ビア２およびその周辺部の上の金
属膜４の表面部分に、耐熱・耐薬品性樹脂層６を被覆す
る工程を示したもので、耐熱・耐薬品性樹脂層としては
感光性のポリイミド樹脂を約10μｍの厚さにスピナーを
用いて被覆し、金属ビア２の周辺部を充分覆うように、
直径約300μｍφの大きさのポリイミド樹脂膜からなる
耐熱・耐薬品性樹脂層６をホトエッチングによって形成
した。ポリイミド樹脂は比較的厚い塗膜を容易に形成で
きるので、金属膜のピンホール５からのピンホールの伝
染は全く確認されなかった。FIG. 3C shows a step of coating the heat-resistant / chemical-resistant resin layer 6 on the surface portion of the metal film 4 on the metal via 2 and its peripheral portion. As for the above, a photosensitive polyimide resin is coated to a thickness of about 10 μm by using a spinner so as to sufficiently cover the peripheral portion of the metal via 2.
A heat and chemical resistant resin layer 6 made of a polyimide resin film having a diameter of about 300 μmφ was formed by photoetching. Since the polyimide resin can easily form a relatively thick coating film, no transmission of the pinhole from the pinhole 5 of the metal film was confirmed.
また、ポリイミド樹脂膜はホトエッチング液に極めて安
定であり、かつ、350℃以上の耐熱性があるので、製品
を完成するまでの後工程における加熱処理にも充分耐え
ることができた。Further, since the polyimide resin film is extremely stable in a photoetching solution and has heat resistance of 350 ° C. or higher, it was possible to sufficiently withstand the heat treatment in the post-process until the product was completed.
同図（ニ），（ホ），（ヘ）は前記金属ビア２と接続し
た導体回路パターン41を形成する工程を示したもので、
ポリイミド樹脂層をつけた金属膜４の上にホトレジスト
膜７をスピンコートしたのち、通常のホトエッチング法
によって導体回路パターン41を形成した。FIGS. 3D, 3E, and 3H show the steps of forming the conductor circuit pattern 41 connected to the metal via 2.
A photoresist film 7 was spin-coated on the metal film 4 provided with a polyimide resin layer, and then a conductor circuit pattern 41 was formed by an ordinary photoetching method.
以上の本発明方法の製造工程により製造された回路基板
11を観察および測定した結果、導体回路パターン41の腐
食はなく、金属ビア２と導体回路パターン41の電気的接
続は確実かつ安定に行われていることを確認した。Circuit board manufactured by the manufacturing process of the method of the present invention
As a result of observing and measuring 11, the conductor circuit pattern 41 was not corroded, and it was confirmed that the electrical connection between the metal via 2 and the conductor circuit pattern 41 was performed reliably and stably.
本実施例では導体回路パターンは１層のみの場合につい
て説明したが、多層導体回路パターンを形成する回路基
板の場合にも適用できることは言うまでもない。In this embodiment, the case where the conductor circuit pattern has only one layer has been described, but it goes without saying that the present invention can be applied to the case of a circuit board on which a multilayer conductor circuit pattern is formed.
さらに、セラミック基板１が、内部に導体回路パターン
を複数層含んでいる多層セラミック基板であってもよい
ことは勿論である。Further, it goes without saying that the ceramic substrate 1 may be a multi-layer ceramic substrate including a plurality of conductor circuit patterns inside.
以上述べたように、本発明によればセラミック基板に設
けた金属ビアの周辺部に生じた空隙に起因する、導体回
路パターンと金属ビアとの接続不良を防止できるので、
回路基板およびそれを用いた集積回路装置の品質・信頼
性の向上に寄与するところが極めて大きい。As described above, according to the present invention, it is possible to prevent the connection failure between the conductor circuit pattern and the metal via, which is caused by the void generated around the metal via provided on the ceramic substrate.
It greatly contributes to the improvement of the quality and reliability of the circuit board and the integrated circuit device using the circuit board.
第１図は本発明の回路基板の製造方法を説明する図、 第２図は従来の回路基板の製造方法を説明する図であ
る。 図において、 １はセラミック基板、２は金属ビア、３は空隙、４は金
属膜、５は金属膜のピンホール、６は耐熱・耐薬品性樹
脂層、７はホトレジスト膜、８はレジスト膜のピンホー
ル、９は金属膜の腐食孔である。FIG. 1 is a diagram for explaining a method for manufacturing a circuit board of the present invention, and FIG. 2 is a diagram for explaining a conventional method for manufacturing a circuit board. In the figure, 1 is a ceramic substrate, 2 is a metal via, 3 is a void, 4 is a metal film, 5 is a pinhole of a metal film, 6 is a heat / chemical resistant resin layer, 7 is a photoresist film, and 8 is a resist film. Pinholes 9 are corrosion holes of the metal film.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 和泉 和之 神奈川県川崎市中原区上小田中1051番地 富士通株式会社内 (72)発明者 米田 吉弘 神奈川県川崎市中原区上小田中1051番地 富士通株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Kazuyuki Izumi 1051 Kamiodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture, Fujitsu Limited (72) Inventor Yoshihiro Yoneda 1051, Ueodaanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture, Fujitsu Limited
Claims (1)
（１）を作成する工程と、 前記セラミック基板（１）の少なくともその一面に金属
膜（４）を形成する工程と、 前記金属膜（４）を形成したのち、前記金属ビア（２）
およびその周辺部の上の金属膜（４）の表面部分に、耐
熱・耐薬品性樹脂層（６）を被覆する工程と、 前記金属膜（４）をホトエッチングし、前記金属ビア
（２）と接続した導体回路パターン（41）を形成する工
程とを少なくとも含むことを特徴とした回路基板の製造
方法。1. A step of forming a ceramic substrate (1) provided with a metal via (2); a step of forming a metal film (4) on at least one surface of the ceramic substrate (1); After forming 4), the metal via (2)
And a step of coating the surface portion of the metal film (4) on the periphery thereof with a heat and chemical resistant resin layer (6), and photoetching the metal film (4) to form the metal via (2). And at least a step of forming a conductor circuit pattern (41) connected to the circuit board.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3156789A JPH0744336B2 (en) | 1989-02-10 | 1989-02-10 | Circuit board manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3156789A JPH0744336B2 (en) | 1989-02-10 | 1989-02-10 | Circuit board manufacturing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02210893A JPH02210893A (en) | 1990-08-22 |
| JPH0744336B2 true JPH0744336B2 (en) | 1995-05-15 |
Family
ID=12334755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3156789A Expired - Lifetime JPH0744336B2 (en) | 1989-02-10 | 1989-02-10 | Circuit board manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744336B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5485818B2 (en) * | 2010-06-29 | 2014-05-07 | 株式会社アドバンテスト | Penetration wiring board and manufacturing method |
-
1989
- 1989-02-10 JP JP3156789A patent/JPH0744336B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02210893A (en) | 1990-08-22 |
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