JP2022138469A - Multilayer wiring board and method for manufacturing the same - Google Patents

Multilayer wiring board and method for manufacturing the same Download PDF

Info

Publication number
JP2022138469A
JP2022138469A JP2021038369A JP2021038369A JP2022138469A JP 2022138469 A JP2022138469 A JP 2022138469A JP 2021038369 A JP2021038369 A JP 2021038369A JP 2021038369 A JP2021038369 A JP 2021038369A JP 2022138469 A JP2022138469 A JP 2022138469A
Authority
JP
Japan
Prior art keywords
layer
wiring board
resist
multilayer wiring
barrier metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021038369A
Other languages
Japanese (ja)
Inventor
明宏 林
Akihiro Hayashi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toppan Inc
Original Assignee
Toppan Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toppan Printing Co Ltd filed Critical Toppan Printing Co Ltd
Priority to JP2021038369A priority Critical patent/JP2022138469A/en
Priority to PCT/JP2022/009981 priority patent/WO2022191180A1/en
Priority to TW111108493A priority patent/TW202243172A/en
Publication of JP2022138469A publication Critical patent/JP2022138469A/en
Priority to US18/244,182 priority patent/US20230422412A1/en
Pending legal-status Critical Current

Links

Images

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

To provide a multilayer wiring board having high insulation reliability and a method for manufacturing the same.SOLUTION: A multilayer wiring board includes insulating resin layers 001, 001' and at least one layer or more of a conductor wiring layer 006. A barrier metal film 003 is formed on a bottom surface and both side surfaces of the conductor wiring layer 006.SELECTED DRAWING: Figure 3

Description

本発明は、微細配線基板など、高い絶縁信頼性を有する多層配線基板に関する。 The present invention relates to a multilayer wiring board, such as a fine wiring board, having high insulation reliability.

近年、電子デバイスの小型化・高機能化に伴い、多層配線基板において配線のファインピッチ化対応が求められている。
配線のファインピッチ化が進むと、配線間のマイグレーションによる絶縁劣化が問題となる。
そこで、特許文献１のようにダマシン工法で配線を形成する場合に、バリア金属を形成しておく場合がある。
しかし、マイグレーションは、絶縁樹脂の絶縁耐性が高くても、配線（導体配線層）と、その上下に形成された絶縁樹脂層の樹脂界面で発生しやすい場合がある。その場合、特許文献１の工法では、樹脂界面が存在する配線などの導体上部にはバリア金属が形成されていないため、その樹脂界面と配線などの導体の接触部分からマイグレーションが進行しショート不良となることがある。 2. Description of the Related Art In recent years, as electronic devices have become smaller and more sophisticated, there has been a demand for fine-pitch wiring in multi-layer wiring boards.
As wiring becomes finer-pitched, insulation deterioration due to migration between wirings becomes a problem.
Therefore, when wiring is formed by the damascene method as in Patent Document 1, a barrier metal may be formed in advance.
However, even if the insulating resin has high insulation resistance, migration may easily occur at the resin interface between the wiring (conductor wiring layer) and the insulating resin layers formed above and below it. In that case, in the construction method of Patent Document 1, since the barrier metal is not formed on the upper part of the conductor such as the wiring where the resin interface exists, migration progresses from the contact portion between the resin interface and the conductor such as the wiring, resulting in a short failure. can be.

特許第６０２８４３２号公報Japanese Patent No. 6028432

高い絶縁信頼性を有する多層配線基板及びその製造方法を提供することを目的とする。 An object of the present invention is to provide a multilayer wiring board having high insulation reliability and a method for manufacturing the same.

課題解決のために、本発明の態様は、絶縁樹脂層及び導体配線層が少なくとも１層以上形成された多層配線基板であって、上記導体配線層は、下面、及び側面にバリア金属膜が形成されている。
ここで、下面とは、厚さ方向の一方の方向を向く面を指す。下面とは、例えば基板側を向く面（積層方向の下面）を指す。
また、本発明の態様の多層配線基板の製造方法は、絶縁樹脂層上にめっき銅による配線形成のためのレジストを形成する工程と、上記レジスト及び絶縁樹脂上にバリア金属膜及びめっきシード層をこの順に形成する工程と、めっきにより上記レジストの厚さ方向上端面位置よりも上方にまで銅を形成する工程と、上記レジストの上端面が露出するように、上記レジスト上方の銅、シード層及びバリア金属膜を除去して導体配線層を形成する工程と、上記レジストを除去する工程と、を有する。 In order to solve the problem, an aspect of the present invention is a multilayer wiring board having at least one insulating resin layer and at least one conductor wiring layer formed thereon, wherein a barrier metal film is formed on the lower surface and side surfaces of the conductor wiring layer. It is
Here, the lower surface refers to a surface facing one direction in the thickness direction. The lower surface refers to, for example, a surface facing the substrate side (lower surface in the stacking direction).
A method of manufacturing a multilayer wiring board according to an aspect of the present invention includes the steps of: forming a resist for forming wiring with plated copper on an insulating resin layer; and forming a barrier metal film and a plating seed layer on the resist and the insulating resin. a step of forming in this order; a step of forming copper above the position of the upper end face in the thickness direction of the resist by plating; The method includes a step of removing the barrier metal film to form a conductor wiring layer, and a step of removing the resist.

本発明の態様によれば、配線の下面と幅方向の両側面との樹脂界面にバリア金属膜が介挿されるため、高い絶縁信頼性を有する多層配線基板の提供が可能となる。 According to the aspect of the present invention, since the barrier metal film is interposed between the resin interface between the lower surface of the wiring and both side surfaces in the width direction, it is possible to provide a multilayer wiring board having high insulation reliability.

本発明の第１実施形態の多層配線基板及び製造方法を示す説明図である。1A and 1B are explanatory diagrams showing a multilayer wiring board and a manufacturing method according to a first embodiment of the present invention; 本発明の第２実施形態の多層配線基板及び製造方法を示す説明図である。It is explanatory drawing which shows the multilayer wiring board and manufacturing method of 2nd Embodiment of this invention. 本発明の実施形態における、多層配線基板の一部を示す断面拡大図である。1 is an enlarged cross-sectional view showing part of a multilayer wiring board in an embodiment of the present invention; FIG. 本発明の第２実施形態における、多層配線基板の一部を示す断面拡大図である。FIG. 5 is an enlarged cross-sectional view showing part of a multilayer wiring board according to a second embodiment of the present invention; 本発明の実施形態における、多層配線基板の変形例を示す断面拡大図である。FIG. 4 is an enlarged cross-sectional view showing a modification of the multilayer wiring board in the embodiment of the present invention; 従来のダマシン工法における多層配線基板の一部を示す断面拡大図である。It is a cross-sectional enlarged view which shows a part of multilayer wiring board in the conventional damascene method. 従来のセミアディティブ工法における多層配線基板の一部を示す断面拡大図である。It is a cross-sectional enlarged view which shows a part of multilayer wiring board in the conventional semi-additive construction method.

次に、本発明に基づく実施形態について図面を参照して説明する。
ここで、図面の寸法比率は、説明の都合上実際の比率と異なる場合や、構成の一部が図面から省略される場合がある。
（構成）
本実施形態の多層配線基板は、図１（ｈ）、図２（ｉ）、図３、及び図４に示すように、絶縁樹脂層及び導体配線層が少なくとも１層以上形成された多層配線基板である。図１（ｈ）、図２（ｉ）、図３、図４に示す多層配線基板の例では、絶縁樹脂層００１の上に導体配線層００６が形成され、更に、導体配線層００６を覆うようにして、絶縁樹脂層００１の上に絶縁樹脂層００１′が形成されている。 Next, embodiments based on the present invention will be described with reference to the drawings.
Here, the dimensional ratios in the drawings may differ from the actual ratios for the convenience of explanation, or a part of the configuration may be omitted from the drawings.
(Constitution)
As shown in FIGS. 1(h), 2(i), 3, and 4, the multilayer wiring board of the present embodiment is a multilayer wiring board in which at least one insulating resin layer and at least one conductor wiring layer are formed. is. In the example of the multilayer wiring board shown in FIGS. 1(h), 2(i), 3, and 4, a conductor wiring layer 006 is formed on the insulating resin layer 001, and further, the conductor wiring layer 006 is covered with Then, an insulating resin layer 001' is formed on the insulating resin layer 001. As shown in FIG.

導体配線層００６は、下面、及び両側面にバリア金属膜００３が形成されている。
導体配線層００６からなる配線の配線幅は、図４に示すように、上面の幅が下面の幅よりも広い構成でも良い。ことが好ましい。例えば、積層方向上方に向かうにつれて配線幅が広くなる構成が好ましい。
バリア金属膜００３は、例えば、銅よりもインオ化傾向の低い金属やチタンから構成される。
バリア金属膜００３の膜厚は、例えば、２０ｎｍ以上２００ｎｍ以下である。
導体配線層００６を構成する材料は、例えば銅である。
以上のような、本実施形態の多層配線基板は、配線の下面と幅方向の両側面の、絶縁樹脂層００１，００１′との界面にバリア金属膜００３が介挿されるため、高い絶縁信頼性を有する多層配線基板の提供が可能となる。 A barrier metal film 003 is formed on the lower surface and both side surfaces of the conductor wiring layer 006 .
As shown in FIG. 4, the wiring width of the wiring formed of the conductor wiring layer 006 may be such that the width of the upper surface is wider than the width of the lower surface. is preferred. For example, a configuration in which the wiring width increases toward the upper side in the stacking direction is preferable.
The barrier metal film 003 is made of, for example, a metal or titanium that has a lower tendency to ionize than copper.
The film thickness of the barrier metal film 003 is, for example, 20 nm or more and 200 nm or less.
The material forming the conductor wiring layer 006 is, for example, copper.
In the multilayer wiring board of the present embodiment as described above, since the barrier metal film 003 is interposed at the interface between the lower surface of the wiring and both side surfaces in the width direction with the insulating resin layers 001 and 001', high insulation reliability is achieved. It is possible to provide a multilayer wiring board having

（製造方法）
本実施形態の多層配線基板の製造方法は、例えば、次のａ～ｅの工程を有する。
ａ：絶縁樹脂層上にめっき銅による配線形成のためのレジストを形成する工程
ｂ：レジスト及び絶縁樹脂上にバリア金属膜及びめっきシード層をこの順に形成する工程
ｃ：めっきにより上記レジストの厚さ方向上端面位置よりも上方にまで銅を形成する工程
ｄ：上記レジストの厚さ方向上端面が露出するように、レジスト上方に位置する、銅、シード層及びバリア金属膜を除去して導体配線層を形成する工程
ｅ：上記レジストを除去する工程
ここで、レジストの厚さ方向上端面よりも上方に位置する銅、シード層及びバリア金属膜の除去は、例えば、ウェットエッチング、ドライエッチング、ＣＭＰ、及びこれらの組み合わせにより実行する。 (Production method)
The method for manufacturing a multilayer wiring board according to the present embodiment includes, for example, the following steps a to e.
a: A step of forming a resist for wiring formation by plating copper on the insulating resin layer b: A step of forming a barrier metal film and a plating seed layer on the resist and the insulating resin in this order c: Thickness of the resist by plating step of forming copper up to the upper end face position in the direction d: removing the copper, the seed layer and the barrier metal film positioned above the resist so that the upper end face in the thickness direction of the resist is exposed to form a conductor wiring Step of forming a layer e: Step of removing the resist Here, the removal of the copper, the seed layer and the barrier metal film positioned above the upper end face in the thickness direction of the resist is performed by, for example, wet etching, dry etching, and CMP. , and combinations thereof.

以下、本実施形態における多層配線基板の製造方法の例を、図面を参照して具体的に説明する。
＜第１実施形態＞
図１を参照しながら、第１実施形態の多層配線基板の製造方法を説明する。
まず、絶縁樹脂層００１上にレジスト００２を塗布し露光現像することで、そのレジスト００２に導体パターンに対応するレジストパターンを形成する（図１（ｂ）参照）。
ここで、レジスト００２に対し導体パターンに対応する開口部を形成する際に、開口部がテーパー形状になるように露光現像を行ってもよい（図４参照）。この場合、後述のバリア金属膜００３やめっきシード層００４の、開口部側面への形成が容易になる。 An example of a method for manufacturing a multilayer wiring board according to the present embodiment will be specifically described below with reference to the drawings.
<First embodiment>
A method for manufacturing a multilayer wiring board according to the first embodiment will be described with reference to FIG.
First, a resist pattern corresponding to the conductor pattern is formed on the resist 002 by applying a resist 002 on the insulating resin layer 001 and exposing and developing the resist (see FIG. 1B).
Here, when forming the opening corresponding to the conductor pattern in the resist 002, exposure and development may be performed so that the opening has a tapered shape (see FIG. 4). In this case, it becomes easy to form a barrier metal film 003 and a plating seed layer 004, which will be described later, on the side surfaces of the opening.

次に、レジスト００２及びその開口部の面に、スパッタリングによりバリア金属膜００３を形成する（図１（ｃ）参照）。上記バリア金属膜は薄すぎるとバリア効果が低くなり、厚すぎると配線が細くなることと除去が困難となることから、膜厚は２０ｎｍ以上２００ｎｍ以下が好ましい。
上記バリア金属膜００３は、銅よりもイオン化傾向の小さい金属が好ましい。また、酸化等により不動態化して安定化するチタンのような金属も好ましい。 Next, a barrier metal film 003 is formed on the surface of the resist 002 and its opening by sputtering (see FIG. 1(c)). If the barrier metal film is too thin, the barrier effect will be reduced, and if it is too thick, the wiring will be thin and difficult to remove.
The barrier metal film 003 is preferably made of a metal having a lower ionization tendency than copper. Also preferred are metals such as titanium that are passivated and stabilized by oxidation or the like.

次に、バリア金属膜００３の上に、スパッタリングや無電解めっきにより、電解めっきシード層００４を形成する（図１（ｄ）参照）。
次に、電解めっきによりシード層００４上に電解めっき層からなる導体層００５を形成する（図１（ｅ）参照）。電解銅めっきには、例えばフィルドめっきを用いることでレジスト００２の開口を導体で埋めて、表面が平坦なめっき導体層００５を得ることができる。
なお導体パターンとは導体配線や端子部にあたるランドなどのほか、実際に電気回路としては機能しないが、反り防止、蓄熱対策、電磁波シールドなどのために配置するダミーパターンも含むものとする。 Next, an electroplating seed layer 004 is formed on the barrier metal film 003 by sputtering or electroless plating (see FIG. 1(d)).
Next, a conductive layer 005 made of an electrolytic plated layer is formed on the seed layer 004 by electrolytic plating (see FIG. 1(e)). For electrolytic copper plating, for example, fill plating is used to fill the openings of the resist 002 with a conductor, thereby obtaining a plated conductor layer 005 with a flat surface.
Conductor patterns include not only conductor wiring and lands corresponding to terminals, but also dummy patterns that do not actually function as electric circuits, but are arranged to prevent warpage, prevent heat accumulation, and shield against electromagnetic waves.

次に、導体層００５及びシード層００４及びバリア金属膜００３を、レジスト００２が露出するまでＣＭＰなどにより平坦に除去する（図１（ｆ）参照）。
次に、レジスト００２を除去する（図１（ｇ）参照）。これによって導体配線層００６が形成される。導体配線層００６は、下面及び側面にバリア金属膜００３が形成（被膜）されている。
次に、導体配線層００６及び絶縁樹脂層００１の上に絶縁樹脂層００１’を形成する。
以上のような、上述のレジスト００２の形成から絶縁樹脂層００１’の形成までの工程と同様の手順を繰り返すことにより、多層配線基板を形成することができる。 Next, the conductor layer 005, the seed layer 004, and the barrier metal film 003 are flatly removed by CMP or the like until the resist 002 is exposed (see FIG. 1(f)).
Next, the resist 002 is removed (see FIG. 1(g)). A conductor wiring layer 006 is thus formed. The conductor wiring layer 006 has a barrier metal film 003 formed (coated) on its bottom surface and side surfaces.
Next, an insulating resin layer 001 ′ is formed on the conductor wiring layer 006 and the insulating resin layer 001 .
A multilayer wiring board can be formed by repeating the same procedure as the steps from the formation of the resist 002 to the formation of the insulating resin layer 001' described above.

＜第２実施形態＞
次に、図２を参照しながら、第２実施形態の多層配線基板の製造方法について説明する。
導体層００５の形成までの工程（図２（ａ）～（ｅ））は、第１実施形態と同じであるため説明を省略する。
第２実施形態では、導体層００５の形成後に、ウェットエッチングにより電解めっき層００５及びシード層００４を配線上方のバリア金属膜００３が露出するまで除去する（図２（ｆ）（ｇ）参照）。このとき、配線側面のバリア金属膜００３はエッチングにより配線最上部よりも少し低くなる。電解めっき層００５及びシード層００４及びバリア金属膜００３をウェットエッチング又はドライエッチングにより除去するところが異なる。
レジスト００２除去以降の工程（図２（ｈ）、（ｉ）は、第１実施形態と同じであるため、説明は省略する。
このように、第１および第２の実施形態にて形成した配線層００６は、図３～５のように、上下樹脂界面とバリア金属膜００３に覆われていない銅までの距離が離れているため、樹脂界面でのマイグレーションの発生が抑制される。
しかし、従来のダマシン工法（図６）やセミアディティブ工法（図７）でバリア金属膜を形成した場合は、樹脂界面とバリア金属膜が形成されていない銅までの距離が近いため、樹脂界面でのマイグレーションが発生しやすくなる。 <Second embodiment>
Next, a method for manufacturing a multilayer wiring board according to the second embodiment will be described with reference to FIG.
The steps up to the formation of the conductor layer 005 (FIGS. 2A to 2E) are the same as those in the first embodiment, so description thereof is omitted.
In the second embodiment, after the conductive layer 005 is formed, the electrolytic plating layer 005 and the seed layer 004 are removed by wet etching until the barrier metal film 003 above the wiring is exposed (see FIGS. 2(f) and 2(g)). At this time, the barrier metal film 003 on the side surface of the wiring becomes slightly lower than the top of the wiring due to the etching. The difference is that the electrolytic plating layer 005, the seed layer 004 and the barrier metal film 003 are removed by wet etching or dry etching.
The steps after the removal of the resist 002 (FIGS. 2(h) and 2(i)) are the same as those in the first embodiment, so description thereof will be omitted.
Thus, in the wiring layers 006 formed in the first and second embodiments, the upper and lower resin interfaces and the copper not covered with the barrier metal film 003 are separated from each other as shown in FIGS. Therefore, the occurrence of migration at the resin interface is suppressed.
However, when the barrier metal film is formed by the conventional damascene method (Fig. 6) or the semi-additive method (Fig. 7), the distance between the resin interface and the copper on which the barrier metal film is not formed is short. migration is more likely to occur.

＜実施例１＞
実施例１では第１実施形態の多層配線基板を作製した例について説明する。
まず、熱酸化膜シリコンウエハー上に絶縁樹脂をスピンコートして厚さ７μｍ程度の絶縁樹脂層００１を形成した。その絶縁樹脂層００１上にフォトレジスト００２を厚さ３μｍ程度になるようスピンコートし、露光、現像により、配線となるレジストパターンを形成した。
次に、スパッタにより絶縁樹脂層００１及びレジスト００２上にチタンを厚さ１００ｎｍ程度形成し、その上にスパッタにより銅を厚さ２００ｎｍ形成した。
次に、電解めっきによりレジスト上に３μｍ程度になるまで銅を形成した。
次に、ＣＭＰにより５μｍ程度研磨することで、レジスト００２の上端面を露出させ、次に、レジスト００２を剥離して、導体配線層００６を形成した。
次に、絶縁樹脂層００１及び導体配線層００６上に絶縁樹脂をスピンコートして配線上の厚さが５μｍ程度になるように絶縁樹脂層００１’を形成した。 <Example 1>
In Example 1, an example of manufacturing a multilayer wiring board according to the first embodiment will be described.
First, an insulating resin layer 001 having a thickness of about 7 μm was formed by spin-coating an insulating resin on a thermal oxide film silicon wafer. A photoresist 002 was spin-coated on the insulating resin layer 001 to a thickness of about 3 μm, exposed, and developed to form a resist pattern for wiring.
Next, titanium was formed to a thickness of about 100 nm on the insulating resin layer 001 and the resist 002 by sputtering, and copper was formed thereon to a thickness of 200 nm by sputtering.
Next, copper was formed on the resist by electroplating to a thickness of about 3 μm.
Next, by polishing about 5 μm by CMP, the upper end surface of the resist 002 was exposed, and then the resist 002 was peeled off to form a conductor wiring layer 006 .
Next, an insulating resin was spin-coated on the insulating resin layer 001 and the conductor wiring layer 006 to form an insulating resin layer 001' having a thickness of about 5 μm on the wiring.

００１、００１’…絶縁樹脂層
００２…レジスト
００３…バリア金属膜
００４…シード層
００５…導体層（電解めっき層）
００６…導体配線層
００７…配線部
００８…ビア部
００９…パッド部
０１０…ビア開口 001, 001'...insulating resin layer 002...resist 003...barrier metal film 004...seed layer 005...conductor layer (electrolytic plating layer)
006 Conductor wiring layer 007 Wiring portion 008 Via portion 009 Pad portion 010 Via opening

Claims (7)

絶縁樹脂層及び導体配線層が少なくとも１層以上形成された多層配線基板であって、
上記導体配線層は、下面及び両側面にバリア金属膜が形成されていることを特徴とする多層配線基板。 A multilayer wiring board on which at least one insulating resin layer and at least one conductor wiring layer are formed,
A multilayer wiring board, wherein a barrier metal film is formed on a lower surface and both side surfaces of the conductor wiring layer. 上記導体配線層からなる配線の配線幅は、上面の幅が下面の幅よりも広いことを特徴とする請求項１に記載の多層配線基板。 2. The multilayer wiring board according to claim 1, wherein the width of the wiring formed of the conductor wiring layer is wider at the upper surface than at the lower surface. 上記バリア金属膜は、銅よりもイオン化傾向の低い金属からなることを特徴とする請求項１又は請求項２に記載の多層配線基板。 3. The multilayer wiring board according to claim 1, wherein the barrier metal film is made of a metal having a lower ionization tendency than copper. 上記バリア金属膜の膜厚は、２００ｎｍ以下であることを特徴とする請求項１～請求項３のいずれか１項に記載の多層配線基板。 4. The multilayer wiring board according to claim 1, wherein the barrier metal film has a film thickness of 200 nm or less. 絶縁樹脂層上にめっき銅による配線形成のためのレジストを形成する工程と、
上記レジスト及び絶縁樹脂上にバリア金属膜及びめっきシード層をこの順に形成する工程と、
めっきにより上記レジストの厚さ方向上端面位置よりも上方にまで銅を形成する工程と、
上記レジストの上端面が露出するように、上記レジスト上方の銅、シード層及びバリア金属膜を除去して導体配線層を形成する工程と、
上記レジストを除去する工程と、
を有する多層配線基板の製造方法。 a step of forming a resist for wiring formation with plated copper on the insulating resin layer;
forming a barrier metal film and a plating seed layer on the resist and the insulating resin in this order;
a step of forming copper by plating up to an upper end surface position in the thickness direction of the resist;
forming a conductor wiring layer by removing the copper, seed layer and barrier metal film above the resist so that the upper end surface of the resist is exposed;
removing the resist;
A method for manufacturing a multilayer wiring board having 上記レジスト上方の銅、シード層及びバリア金属膜の除去は、ウェットエッチング、ドライエッチング、ＣＭＰ、及びこれらの組み合わせにより実行される、ことを特徴とする請求項５に記載の多層配線基板の製造方法。 6. The method of manufacturing a multilayer wiring board according to claim 5, wherein the removal of the copper, seed layer and barrier metal film above the resist is performed by wet etching, dry etching, CMP, or a combination thereof. . 上記導体配線層からなる配線の配線幅は、積層方向における、上面の幅が下面の幅よりも広いことを特徴とする請求項５又は請求項６に記載した多層配線基板の製造方法。 7. The method for manufacturing a multilayer wiring board according to claim 5, wherein the wiring width of the wiring formed of the conductor wiring layer is such that the width of the upper surface in the stacking direction is wider than the width of the lower surface.
JP2021038369A 2021-03-10 2021-03-10 Multilayer wiring board and method for manufacturing the same Pending JP2022138469A (en)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2021038369A JP2022138469A (en) 2021-03-10 2021-03-10 Multilayer wiring board and method for manufacturing the same
PCT/JP2022/009981 WO2022191180A1 (en) 2021-03-10 2022-03-08 Multilayer wiring board
TW111108493A TW202243172A (en) 2021-03-10 2022-03-09 Multilayer wiring board
US18/244,182 US20230422412A1 (en) 2021-03-10 2023-09-08 Multilayer wiring board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021038369A JP2022138469A (en) 2021-03-10 2021-03-10 Multilayer wiring board and method for manufacturing the same

Publications (1)

Publication Number Publication Date
JP2022138469A true JP2022138469A (en) 2022-09-26

Family

ID=83400240

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021038369A Pending JP2022138469A (en) 2021-03-10 2021-03-10 Multilayer wiring board and method for manufacturing the same

Country Status (1)

Country Link
JP (1) JP2022138469A (en)

Similar Documents

Publication Publication Date Title
JP7452605B2 (en) Multilayer wiring structure and its manufacturing method
EP0457501B1 (en) Method of manufacturing a multilayer wiring board
TWI413461B (en) Method of manufacturing wiring board
US10262946B2 (en) Wiring substrate and semiconductor device
JP2009283739A (en) Wiring substrate and production method thereof
JP2008109140A (en) Circuit board and manufacturing method thereof
US9173291B2 (en) Circuit board and method for manufacturing the same
JP2005236067A (en) Wiring substrate, its manufacturing method and semiconductor package
JP4634735B2 (en) Manufacturing method of multilayer wiring board
JPH11298104A (en) Circuit board for mounting semiconductor
TWI625991B (en) Circuit board structure and method for forming the same
US6998339B2 (en) Method of forming conductor wiring pattern
JPH07235768A (en) Production process for thin film multilayer wiring board
JP2022138469A (en) Multilayer wiring board and method for manufacturing the same
JP2008124124A (en) Core board manufacturing method, and wiring board manufacturing method
TWI607678B (en) Interconnection structure and method of manufacturing the same
TWI835219B (en) Manufacturing method of thin circuit board using subtractive method
TWI829396B (en) Circuit board structure and manufacturing method thereof
JP2010087222A (en) Method of manufacturing printed wiring board, and the printed wiring board
JP3769670B2 (en) Multi-layer wiring structure
JP2005129665A (en) Semiconductor device and manufacturing method thereof
JP2016024371A (en) Printed wiring board and method for manufacturing the same
JP2005268593A (en) Printed-wiring board and manufacturing method thereof
JP2004179485A (en) Printed wiring board and method of manufacturing the same
TWI644368B (en) Package substrate, method for making the same, and package structure having the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20240221