JPH0744255A - 基準電位発生回路 - Google Patents
基準電位発生回路Info
- Publication number
- JPH0744255A JPH0744255A JP5191047A JP19104793A JPH0744255A JP H0744255 A JPH0744255 A JP H0744255A JP 5191047 A JP5191047 A JP 5191047A JP 19104793 A JP19104793 A JP 19104793A JP H0744255 A JPH0744255 A JP H0744255A
- Authority
- JP
- Japan
- Prior art keywords
- node
- reference potential
- resistor
- potential
- type mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Control Of Electrical Variables (AREA)
- Dram (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】しきい値の差を増幅して基準電圧を発生する安
定な電源および温度依存性の実質的に少ない基準電位発
生回路を提供する。 【構成】トランジスタQ1とQ2のしきい値の差を抵抗
R10により電流I1に変換し、カレントミラー回路で
電流I2を流し、さらに電流I2を抵抗R20で再び電
圧に変換することで、電圧VRには、電源電圧及び温度
に依存しない電位が発生する。しきい値の差が小さくて
もその差を十分増幅できるので、しきい値の絶対値が大
きいトランジスタを制御して作る必要がなく、拡散工程
が減る。また、消費電流も数μAと小さい。
定な電源および温度依存性の実質的に少ない基準電位発
生回路を提供する。 【構成】トランジスタQ1とQ2のしきい値の差を抵抗
R10により電流I1に変換し、カレントミラー回路で
電流I2を流し、さらに電流I2を抵抗R20で再び電
圧に変換することで、電圧VRには、電源電圧及び温度
に依存しない電位が発生する。しきい値の差が小さくて
もその差を十分増幅できるので、しきい値の絶対値が大
きいトランジスタを制御して作る必要がなく、拡散工程
が減る。また、消費電流も数μAと小さい。
Description
【0001】
【産業上の利用分野】本発明は基準電位発生回路に関
し、特に互いに異なるしきい値を有するMOSトランジ
スタのしきい値の差を利用した基準電位発生回路に関す
る。
し、特に互いに異なるしきい値を有するMOSトランジ
スタのしきい値の差を利用した基準電位発生回路に関す
る。
【0002】
【従来の技術】一般的に基準電位発生回路の要求特性
は、電源電圧変動に対し、基準電位は常に一定であるこ
とおよび温度変動に対し基準電位は常に一定であること
の2つの特性が要求される。
は、電源電圧変動に対し、基準電位は常に一定であるこ
とおよび温度変動に対し基準電位は常に一定であること
の2つの特性が要求される。
【0003】この要求を満たす回路として図4に示すバ
ンドギャップリファレンス型の基準電位発生回路が広く
用いられてきた。この回路はバイポーラトランジスタを
用いて構成され、温度変動及び数Vから数十Vの非常に
大きな電源電圧変動に対し基準電位の変動は極めて小さ
い特性を持つ。しかし、メモリなどのCMOS半導体集
積回路に応用する場合、その製造工程において新たにバ
イポーラトランジスタを形成する工程を追加しなければ
ならないこと、またこの回路の消費電流が数百μA必要
であることなど問題がある。
ンドギャップリファレンス型の基準電位発生回路が広く
用いられてきた。この回路はバイポーラトランジスタを
用いて構成され、温度変動及び数Vから数十Vの非常に
大きな電源電圧変動に対し基準電位の変動は極めて小さ
い特性を持つ。しかし、メモリなどのCMOS半導体集
積回路に応用する場合、その製造工程において新たにバ
イポーラトランジスタを形成する工程を追加しなければ
ならないこと、またこの回路の消費電流が数百μA必要
であることなど問題がある。
【0004】そこでCMOSメモリ用の従来例の回路と
して図5に示すCMOSトランジスタを用いて構成され
る回路が開発され、使用されている。この従来例は、
M.Horiguchi,et al.,P75,19
90 Symposium on VLSI Circ
uits記載の回路であり、外部からの電源電圧を内部
で降圧して使用する時の降圧電源の基準電位を発生させ
るための回路である。P型MOSトランジスタQ1はP
型MOSトランジスタQ2に対しデバイス的にチャネル
部の不純物拡散濃度が異なるように製造されており、し
きい値の絶対値がQ2よりも高くなっている。
して図5に示すCMOSトランジスタを用いて構成され
る回路が開発され、使用されている。この従来例は、
M.Horiguchi,et al.,P75,19
90 Symposium on VLSI Circ
uits記載の回路であり、外部からの電源電圧を内部
で降圧して使用する時の降圧電源の基準電位を発生させ
るための回路である。P型MOSトランジスタQ1はP
型MOSトランジスタQ2に対しデバイス的にチャネル
部の不純物拡散濃度が異なるように製造されており、し
きい値の絶対値がQ2よりも高くなっている。
【0005】トランジスタQ1およびQ2はそれぞれゲ
ートとドレインが共通に接続されており、ソースとドレ
イン間にはそれぞれのしきい値の電圧が発生するので、
ノードVRにはトランジスタQ1およびQ2のしきい値
の差の電位が電源電圧(VCC)に依存せず常に発生す
る。
ートとドレインが共通に接続されており、ソースとドレ
イン間にはそれぞれのしきい値の電圧が発生するので、
ノードVRにはトランジスタQ1およびQ2のしきい値
の差の電位が電源電圧(VCC)に依存せず常に発生す
る。
【0006】さらにトランジスタQ1およびQ2はとも
にP型のキャリアに支配されるトランジスタであるた
め、しきい値の温度係数は2つのトランジスタでほぼ等
しく、このことによりしきい値の差、つまりノードVR
の電位は温度依存性がほとんどないという特性をもって
いる。
にP型のキャリアに支配されるトランジスタであるた
め、しきい値の温度係数は2つのトランジスタでほぼ等
しく、このことによりしきい値の差、つまりノードVR
の電位は温度依存性がほとんどないという特性をもって
いる。
【0007】さらにノードVRを差動増幅回路に入力
し、また差動増幅回路の出力をP型MOSトランジスタ
Q7のゲートに接続しさらにトリミング部でノードVL
の電位の内分電位を差動増幅回路にフィードバックする
回路構成になっているため、ノードVLにはノードVR
の電位をトリミング部の内分値で決まる定数倍に増幅し
た電位が発生する。また、トリミング部では数個のヒュ
ーズが用意されており、製造の拡散工程終了後にトリミ
ングにより内分値を変えることで所望のノードVLの電
位を発生させることができる。
し、また差動増幅回路の出力をP型MOSトランジスタ
Q7のゲートに接続しさらにトリミング部でノードVL
の電位の内分電位を差動増幅回路にフィードバックする
回路構成になっているため、ノードVLにはノードVR
の電位をトリミング部の内分値で決まる定数倍に増幅し
た電位が発生する。また、トリミング部では数個のヒュ
ーズが用意されており、製造の拡散工程終了後にトリミ
ングにより内分値を変えることで所望のノードVLの電
位を発生させることができる。
【0008】ノードVLは降圧電源の基準電位として使
われ、電源電圧変動や温度変動に対してノードVLの電
位はほとんど変動しない特性になっている。
われ、電源電圧変動や温度変動に対してノードVLの電
位はほとんど変動しない特性になっている。
【0009】
【発明が解決しようとする課題】しかしながら、図5に
示す従来の基準電位発生回路において、フィードバック
型の回路でしきい値電圧差VRを増幅する回路構成をと
っているため、設計上発振動作に対して十分な注意が必
要になる。発振動作の対策として補償容量C1の容量値
を十分大きくとり、差動増幅回路の消費電流つまり、N
型MOSトランジスタQ8に流れる電流を十分に大きく
とって差動増幅回路を高速に動作させることなどが必要
である。発明者の調査によれば発振を抑えるためには補
償容量C1の容量値は約100pF、差動増幅回路の消
費電流は約10μAが必要であり、また、しきい値電圧
差VR発生部、トリミング部の電流を加算するとこの基
準電位発生回路は計20μA程度の消費電流が最低必要
である。
示す従来の基準電位発生回路において、フィードバック
型の回路でしきい値電圧差VRを増幅する回路構成をと
っているため、設計上発振動作に対して十分な注意が必
要になる。発振動作の対策として補償容量C1の容量値
を十分大きくとり、差動増幅回路の消費電流つまり、N
型MOSトランジスタQ8に流れる電流を十分に大きく
とって差動増幅回路を高速に動作させることなどが必要
である。発明者の調査によれば発振を抑えるためには補
償容量C1の容量値は約100pF、差動増幅回路の消
費電流は約10μAが必要であり、また、しきい値電圧
差VR発生部、トリミング部の電流を加算するとこの基
準電位発生回路は計20μA程度の消費電流が最低必要
である。
【0010】しかし、100pFの容量はマスクレイア
ウト的には大きな面積が必要であり、また、現在のCM
OSメモリ等では待機時の全消費電流が数μAから数十
μAの製品が多く、その場合基準電位発生回路の消費電
流が全体の消費電流のうち大部分と占めることになり問
題となっている。
ウト的には大きな面積が必要であり、また、現在のCM
OSメモリ等では待機時の全消費電流が数μAから数十
μAの製品が多く、その場合基準電位発生回路の消費電
流が全体の消費電流のうち大部分と占めることになり問
題となっている。
【0011】さらに、しきい値電圧差VRの電位は約1
V以上の高い電位が必要という制約がある。図5の回路
においてトランジスタQ8のドレインであるノードDの
電位は(VR−VTN)(VTNはN型MOSトランジ
スタのしきい値)程度と低い電位になるため、トランジ
スタQ8はその電流−電圧特性において非飽和領域で動
作しているのに対し、しきい値電圧差VRの値は製造時
のしきい値のばらつきによって±0.1V程度変動して
しまい、このばらつきによってトランジスタQ8に流れ
る電流は非常に大きくばらついてしまう。
V以上の高い電位が必要という制約がある。図5の回路
においてトランジスタQ8のドレインであるノードDの
電位は(VR−VTN)(VTNはN型MOSトランジ
スタのしきい値)程度と低い電位になるため、トランジ
スタQ8はその電流−電圧特性において非飽和領域で動
作しているのに対し、しきい値電圧差VRの値は製造時
のしきい値のばらつきによって±0.1V程度変動して
しまい、このばらつきによってトランジスタQ8に流れ
る電流は非常に大きくばらついてしまう。
【0012】従って、ばらつきが最も厳しい時でも差動
増幅回路を発振に対して高速に動作させるためにはしき
い値電圧差VRは約1V以上で設計しなければならな
い。
増幅回路を発振に対して高速に動作させるためにはしき
い値電圧差VRは約1V以上で設計しなければならな
い。
【0013】一方、一般的なCMOSプロセスにおい
て、P型MOSトランジスタのしきい値の制御はチャネ
ル部にボロン等P型の不純物を拡散することにより行な
われており、その結果、チャネル部にしきい値制御の不
純物を拡散しないP型MOSトランジスタは、拡散した
P型MOSトランジスタに比べしきい値の絶対値が高く
なる。この方法を利用し、トランジスタQ1にはチャネ
ル部にしきい値制御の不純物を拡散しないP型MOSト
ランジスタを使ってトランジスタQ2としきい値に差を
つけることでしきい値電圧差VRを発生させることが考
えられるが、トランジスタQ1のしきい値はウエルの不
純物濃度等で決まる値になり、また、この濃度は拡散層
の素子分離等によってコントロールされるため、トラン
ジスタQ1およびQ2のしきい値の差が必ずしも約1V
以上あるとは限らない。もし1V以下の場合にはトラン
ジスタQ1のしきい値の絶対値を高くするために、チャ
ネル部にN型の不純物を拡散する工程を追加する必要が
ある。これは製造コストの増大につながり問題になって
いた。
て、P型MOSトランジスタのしきい値の制御はチャネ
ル部にボロン等P型の不純物を拡散することにより行な
われており、その結果、チャネル部にしきい値制御の不
純物を拡散しないP型MOSトランジスタは、拡散した
P型MOSトランジスタに比べしきい値の絶対値が高く
なる。この方法を利用し、トランジスタQ1にはチャネ
ル部にしきい値制御の不純物を拡散しないP型MOSト
ランジスタを使ってトランジスタQ2としきい値に差を
つけることでしきい値電圧差VRを発生させることが考
えられるが、トランジスタQ1のしきい値はウエルの不
純物濃度等で決まる値になり、また、この濃度は拡散層
の素子分離等によってコントロールされるため、トラン
ジスタQ1およびQ2のしきい値の差が必ずしも約1V
以上あるとは限らない。もし1V以下の場合にはトラン
ジスタQ1のしきい値の絶対値を高くするために、チャ
ネル部にN型の不純物を拡散する工程を追加する必要が
ある。これは製造コストの増大につながり問題になって
いた。
【0014】図5の従来例におけるこれら問題点はすべ
て差動増幅回路を使ったフィードバック型の回路構成で
しきい値の差を増幅することに起因していると言える。
しかし、従来はこの回路構成以外でしきい値の差電位を
簡単な回路構成で増幅させるのは困難であった。
て差動増幅回路を使ったフィードバック型の回路構成で
しきい値の差を増幅することに起因していると言える。
しかし、従来はこの回路構成以外でしきい値の差電位を
簡単な回路構成で増幅させるのは困難であった。
【0015】
【課題を解決するための手段】本発明の基準電位発生回
路は、互いに異なるしきい値を有するMOSトランジス
タを含みしき値の差を増幅して基準電位を得る基準電位
発生回路において、ゲートとドレインを共通に第1の節
点に接続しソースを正の電源に接続した第1のP型MO
Sトランジスタと、ゲートとドレインを共通に第2の節
点に接続しソースを正の電源に接続した第2のP型MO
Sトランジスタと、前記第1の節点と前記第2の節点と
の間に接続された第1の抵抗と、前記第1の節点と負の
電源との間に配置された第1の電流源と、ゲートを前記
第2の節点にドレインを第3の節点にソースを正の電源
に接続した第3のP型MOSトランジスタと、一方の電
極を負の電源に他方の電極を第4の節点に接続した第2
の抵抗と、ソースを前記第3の節点にドレインを前記第
4の節点に接続した第4のP型MOSトランジスタとを
備え、前記第4の節点を出力として成る構成である。
路は、互いに異なるしきい値を有するMOSトランジス
タを含みしき値の差を増幅して基準電位を得る基準電位
発生回路において、ゲートとドレインを共通に第1の節
点に接続しソースを正の電源に接続した第1のP型MO
Sトランジスタと、ゲートとドレインを共通に第2の節
点に接続しソースを正の電源に接続した第2のP型MO
Sトランジスタと、前記第1の節点と前記第2の節点と
の間に接続された第1の抵抗と、前記第1の節点と負の
電源との間に配置された第1の電流源と、ゲートを前記
第2の節点にドレインを第3の節点にソースを正の電源
に接続した第3のP型MOSトランジスタと、一方の電
極を負の電源に他方の電極を第4の節点に接続した第2
の抵抗と、ソースを前記第3の節点にドレインを前記第
4の節点に接続した第4のP型MOSトランジスタとを
備え、前記第4の節点を出力として成る構成である。
【0016】また、本発明の基準電位発生回路は、前記
第1の抵抗の抵抗値を調節する手段、前記第2の抵抗の
抵抗値を調節する手段、前記第2のP型MOSトランジ
スタを複数個並列に配置し電流能力を調節する手段、及
び前記第3のP型MOSトランジスタを複数個並列に配
置し電流能力を調節する手段のうち1つまたは複数の手
段を備える構成とすることもできる。
第1の抵抗の抵抗値を調節する手段、前記第2の抵抗の
抵抗値を調節する手段、前記第2のP型MOSトランジ
スタを複数個並列に配置し電流能力を調節する手段、及
び前記第3のP型MOSトランジスタを複数個並列に配
置し電流能力を調節する手段のうち1つまたは複数の手
段を備える構成とすることもできる。
【0017】さらに、本発明の基準電位発生回路は、前
記第4の節点の電位を差動増幅回路を使ってバッファリ
ングする手段及び増幅する手段を備える構成とすること
もできる。
記第4の節点の電位を差動増幅回路を使ってバッファリ
ングする手段及び増幅する手段を備える構成とすること
もできる。
【0018】
【実施例】次に本発明について図面を参照して説明す
る。図1(A)は本発明の第1の実施例の基準電位発生
回路の回路図であり、図1(B)は分図(A)の回路の
内部の各節点の電位の電源電圧(VCC)依存について
示したグラフである。
る。図1(A)は本発明の第1の実施例の基準電位発生
回路の回路図であり、図1(B)は分図(A)の回路の
内部の各節点の電位の電源電圧(VCC)依存について
示したグラフである。
【0019】図1(A)を参照すると、本発明の第1の
実施例の基準電位発生回路は、ゲートとソースを共通に
接続しソースを正の電源VCCに接続するP型MOSト
ランジスタQ1と、ゲートとドレインを共通に接続しソ
ースを正の電源VCCに接続するP型MOSトランジス
タQ2と、トランジスタQ1およびQ2のドレインのそ
れぞれの間に接続する抵抗R10と、抵抗R10のトラ
ンジスタえ1のドレインに接続するノードAと負の電源
GNDとの間に接続されそのゲートに正の電源電位VC
Cの供給を受けるN型MOSトランジスタQ5と、ゲー
トをトランジスタQ2のゲート(ノードB)に接続しソ
ースを正の電源VCCに接続するP型MOSトランジス
タQ3と、ソースをトランジスタQ3のドレインに接続
しゲートをトランジスタQ1のドレイン(ノードA)に
接続するP型MOSトランジスタQ4と、トランジスタ
Q4のドレインと負の電源GNDとの間に接続する抵抗
20とを有し、起電圧VRをトランジスタQ4のドレイ
ンから出力する構成である。
実施例の基準電位発生回路は、ゲートとソースを共通に
接続しソースを正の電源VCCに接続するP型MOSト
ランジスタQ1と、ゲートとドレインを共通に接続しソ
ースを正の電源VCCに接続するP型MOSトランジス
タQ2と、トランジスタQ1およびQ2のドレインのそ
れぞれの間に接続する抵抗R10と、抵抗R10のトラ
ンジスタえ1のドレインに接続するノードAと負の電源
GNDとの間に接続されそのゲートに正の電源電位VC
Cの供給を受けるN型MOSトランジスタQ5と、ゲー
トをトランジスタQ2のゲート(ノードB)に接続しソ
ースを正の電源VCCに接続するP型MOSトランジス
タQ3と、ソースをトランジスタQ3のドレインに接続
しゲートをトランジスタQ1のドレイン(ノードA)に
接続するP型MOSトランジスタQ4と、トランジスタ
Q4のドレインと負の電源GNDとの間に接続する抵抗
20とを有し、起電圧VRをトランジスタQ4のドレイ
ンから出力する構成である。
【0020】次に、この実施例の動作を説明する。
【0021】P型MOSトランジスタQ1は、P型MO
SトランジスタQ2およびQ3よりもしきい値の絶対値
が高くなっている。トランジスタQ1およびQ2はとも
にゲートとドレインを共通に接続しているので、ノード
A,ノードBの電位はVCCよりもそれぞれトランジス
タQ1,Q2のしきい値の絶対値だけ低い電位になり、
従って抵抗R10にはトランジスタQ1とQ2のしきい
値の差ΔVTがVCC依存なくかかることになり、R1
0に流れる電流I1は、 I1=ΔVT/R10 …… (1) となる。またトランジスタQ2,Q3はカレントミラー
の関係にありトランジスタQ2及びQ3のコンダクタン
ス定数をそれぞれβ2,β3とすると、トランジスタQ
3に流れる電流I2は I2≒(β3/β2)・I1=(β3/β2)・(1/R10)・ΔVT …… (2) となる。ここで電流I2が電流I1のコンダクタンス定
数の比にほぼ等しいのはトランジスタQ2およびQ3の
ソースドレイン間の電圧VDSが異なることによる。ま
た抵抗R20に流れる電流はI2と等しいので抵抗R2
0の電圧VRは VR=I2・R20≒(β3/β2)・(R20/R10)・ΔVT …… (3) となる。
SトランジスタQ2およびQ3よりもしきい値の絶対値
が高くなっている。トランジスタQ1およびQ2はとも
にゲートとドレインを共通に接続しているので、ノード
A,ノードBの電位はVCCよりもそれぞれトランジス
タQ1,Q2のしきい値の絶対値だけ低い電位になり、
従って抵抗R10にはトランジスタQ1とQ2のしきい
値の差ΔVTがVCC依存なくかかることになり、R1
0に流れる電流I1は、 I1=ΔVT/R10 …… (1) となる。またトランジスタQ2,Q3はカレントミラー
の関係にありトランジスタQ2及びQ3のコンダクタン
ス定数をそれぞれβ2,β3とすると、トランジスタQ
3に流れる電流I2は I2≒(β3/β2)・I1=(β3/β2)・(1/R10)・ΔVT …… (2) となる。ここで電流I2が電流I1のコンダクタンス定
数の比にほぼ等しいのはトランジスタQ2およびQ3の
ソースドレイン間の電圧VDSが異なることによる。ま
た抵抗R20に流れる電流はI2と等しいので抵抗R2
0の電圧VRは VR=I2・R20≒(β3/β2)・(R20/R10)・ΔVT …… (3) となる。
【0022】また、P型MOSトランジスタQ4によっ
てノードCの電位はノードAの電位よりもQ4のしきい
値の絶対値の値だけ高い電圧になり、従ってトランジス
タQ3のソースドレイン間電圧VDSはVCC依存なく
一定に保たれることになるので、その結果電流I2のV
CC依存性は全くなくなり、図1(B)に示すように起
電力VRはVCC≧VCC0において一定の電圧にな
る。また、式(3)においてコンダクタンス定数、及び
抵抗値の温度依存は分母と分子で打ち消し合い、しきい
値の差ΔVTも温度変動に対して一定であるので電圧V
Rの電位は温度変動に対して常に一定の値を保つ。
てノードCの電位はノードAの電位よりもQ4のしきい
値の絶対値の値だけ高い電圧になり、従ってトランジス
タQ3のソースドレイン間電圧VDSはVCC依存なく
一定に保たれることになるので、その結果電流I2のV
CC依存性は全くなくなり、図1(B)に示すように起
電力VRはVCC≧VCC0において一定の電圧にな
る。また、式(3)においてコンダクタンス定数、及び
抵抗値の温度依存は分母と分子で打ち消し合い、しきい
値の差ΔVTも温度変動に対して一定であるので電圧V
Rの電位は温度変動に対して常に一定の値を保つ。
【0023】さらに、式(3)に示すように電圧VR
は、トランジスタQ2およびQ3のコンダクタンス定数
の比ならびに抵抗R10およびR20の抵抗値の比でし
きい値の差ΔVTを増幅した電位になるのでしきい値の
電位差ΔVTが1V以下の小さな値であっても本実施例
の回路は動作するのでトランジスタQ1のしきい値の絶
対値を高くするためのチャネル部にN型の不純物を拡散
する工程が必要ない。
は、トランジスタQ2およびQ3のコンダクタンス定数
の比ならびに抵抗R10およびR20の抵抗値の比でし
きい値の差ΔVTを増幅した電位になるのでしきい値の
電位差ΔVTが1V以下の小さな値であっても本実施例
の回路は動作するのでトランジスタQ1のしきい値の絶
対値を高くするためのチャネル部にN型の不純物を拡散
する工程が必要ない。
【0024】さらにこの実施例はフィードバックを使っ
ていないので発振する可能性が全くなく、図5に示した
実施例で必要であったC1の補償容量C1の容量値約1
00pFがこの実施例では必要なくなるためマスクレイ
アウト的に小さくでき、また消費電流も数μA程度に抑
えることが可能である。
ていないので発振する可能性が全くなく、図5に示した
実施例で必要であったC1の補償容量C1の容量値約1
00pFがこの実施例では必要なくなるためマスクレイ
アウト的に小さくでき、また消費電流も数μA程度に抑
えることが可能である。
【0025】図2は本発明の第2の実施例の基準電位発
生回路の回路図であり、この実施例は第1の実施例に対
し、拡散工程終了後に式(3)の各パラメータをトリミ
ングによって変えることで電圧VRを所望の電位に合わ
せ込む手段を備え持つ回路構成をしている。
生回路の回路図であり、この実施例は第1の実施例に対
し、拡散工程終了後に式(3)の各パラメータをトリミ
ングによって変えることで電圧VRを所望の電位に合わ
せ込む手段を備え持つ回路構成をしている。
【0026】すなわち、抵抗R10に直列に抵抗R11
を接続し、抵抗R11と並列にトリミング時に切断でき
るヒューズF1を配置する。同様に抵抗R20にも抵抗
R21、及びヒューズF2を配置し、さらにトランジス
タF3と並列にP型トランジスタQ6を接続しトランジ
スタQ6のドレインとノードCとの間にヒューズF3を
配置する構成である。
を接続し、抵抗R11と並列にトリミング時に切断でき
るヒューズF1を配置する。同様に抵抗R20にも抵抗
R21、及びヒューズF2を配置し、さらにトランジス
タF3と並列にP型トランジスタQ6を接続しトランジ
スタQ6のドレインとノードCとの間にヒューズF3を
配置する構成である。
【0027】拡散終了後電圧VRを測定し、しきい値ば
らつき等で電圧VRが所望の電位よりも高い場合はヒュ
ーズF1またはF3をトリミングで切断することで電圧
VRの電位を下げることができる。逆に電圧VRが所望
の電位より低い場合にはヒューズF2を切断することで
電圧VRの電位を上げることができる。この実施例にお
いて抵抗R11,ヒューズF1等の組み合わせを複数個
用意することで起電力VRを所望の電位に小さな誤差で
合わせ込むことが可能である。
らつき等で電圧VRが所望の電位よりも高い場合はヒュ
ーズF1またはF3をトリミングで切断することで電圧
VRの電位を下げることができる。逆に電圧VRが所望
の電位より低い場合にはヒューズF2を切断することで
電圧VRの電位を上げることができる。この実施例にお
いて抵抗R11,ヒューズF1等の組み合わせを複数個
用意することで起電力VRを所望の電位に小さな誤差で
合わせ込むことが可能である。
【0028】次に、本発明の第3の実施例の基準電位発
生回路について説明する。
生回路について説明する。
【0029】図1(B)において、電圧VRはVCC0
以下の電源電圧の時には所望の電位よりも低い電位にな
ってしまうという欠点があり、これは電圧VRの電位は
ノードCよりも高い電位になる得ないことに起因する
が、電源電圧の使用範囲がVCC0以下も含む場合には
この欠点が問題になる。
以下の電源電圧の時には所望の電位よりも低い電位にな
ってしまうという欠点があり、これは電圧VRの電位は
ノードCよりも高い電位になる得ないことに起因する
が、電源電圧の使用範囲がVCC0以下も含む場合には
この欠点が問題になる。
【0030】また、図1(A)の回路図において、トラ
ンジスタQ3を流れる電流すべてを抵抗R20に流す必
要があるため電圧VRから電流を消費できないという欠
点もあり、基準電位を利用する他の回路の構成によって
は、この欠点が問題になる場合もある。これら2つの欠
点を解決するのが図3(A)に示す第3の実施例の回路
である。
ンジスタQ3を流れる電流すべてを抵抗R20に流す必
要があるため電圧VRから電流を消費できないという欠
点もあり、基準電位を利用する他の回路の構成によって
は、この欠点が問題になる場合もある。これら2つの欠
点を解決するのが図3(A)に示す第3の実施例の回路
である。
【0031】VR発生部は第1または第2の実施例の基
準電位発生回路と同一の回路を用い、また電圧VRを差
動増幅回路を使ったフィードバック型の回路でバッファ
リング及び増幅して基準電位VLを作る構成をしてい
る。図3(B)は電圧VR及び基準電位VLの電源電圧
依存性を示したグラフである。この実施例では電圧VR
を1V以上の電位の範囲で第1の実施例よりも低めに設
定しておき、抵抗R30及びR31の抵抗値の比で決ま
る増幅率で電圧VRを増幅することで所望の基準電位V
Lを得る。
準電位発生回路と同一の回路を用い、また電圧VRを差
動増幅回路を使ったフィードバック型の回路でバッファ
リング及び増幅して基準電位VLを作る構成をしてい
る。図3(B)は電圧VR及び基準電位VLの電源電圧
依存性を示したグラフである。この実施例では電圧VR
を1V以上の電位の範囲で第1の実施例よりも低めに設
定しておき、抵抗R30及びR31の抵抗値の比で決ま
る増幅率で電圧VRを増幅することで所望の基準電位V
Lを得る。
【0032】従って、VCC0以下の電源電圧であって
も基準電位VLには、所望の電位が発生する。さらに基
準電位VLからこの基準電位を利用する他の回路によっ
て電流を消費しても基準電位VLの電位は一定に保たれ
る。
も基準電位VLには、所望の電位が発生する。さらに基
準電位VLからこの基準電位を利用する他の回路によっ
て電流を消費しても基準電位VLの電位は一定に保たれ
る。
【0033】この実施例では差動増幅回路を使用したフ
ィードバック型の回路構成をしているので、図5に示す
従来例の基準電位発生回路と同様に発振を抑えるために
補償容量C1の容量は約100pF必要で、また全消費
電流は約20μA必要となってしまう。しかし、しきい
値の差電位が1V以下の小さい値であっても差動増幅回
路が十分に高速に動作するのに必要な1V以上の電位ま
で増幅して電圧VRを作っているためにこの従来例で問
題であったP型MOSトランジスタのしきい値の絶対値
を高くするためにチャネル部にN型の不純物を拡散する
工程が必要なく、Nウエル濃度で決まるしきい値で十分
回路が動作するので、従来のCMOSプロセスで対応で
き製造コストが増加する問題がない。
ィードバック型の回路構成をしているので、図5に示す
従来例の基準電位発生回路と同様に発振を抑えるために
補償容量C1の容量は約100pF必要で、また全消費
電流は約20μA必要となってしまう。しかし、しきい
値の差電位が1V以下の小さい値であっても差動増幅回
路が十分に高速に動作するのに必要な1V以上の電位ま
で増幅して電圧VRを作っているためにこの従来例で問
題であったP型MOSトランジスタのしきい値の絶対値
を高くするためにチャネル部にN型の不純物を拡散する
工程が必要なく、Nウエル濃度で決まるしきい値で十分
回路が動作するので、従来のCMOSプロセスで対応で
き製造コストが増加する問題がない。
【0034】
【発明の効果】以上説明したように本発明の基準電位発
生回路は、互いに異なるMOSトランジスタのしきい値
をカレントミラー及び抵抗素子の起電力で増幅する構成
をもち、電源電圧変動に対して基準電位は常に一定であ
り、温度変動に対して基準電位は常に一定である。
生回路は、互いに異なるMOSトランジスタのしきい値
をカレントミラー及び抵抗素子の起電力で増幅する構成
をもち、電源電圧変動に対して基準電位は常に一定であ
り、温度変動に対して基準電位は常に一定である。
【0035】さらに、基準電位発生回路に必要な特性を
持ちながら、大きな容量が必要なくマスクレイアウト的
に小さくでき、消費電流を数μA程度に小さく抑えるこ
とができ、互いに異なるMOSトランジスタのしきい値
の差が1V以下の小さな電位であってもその差電位を増
幅できるので、しきい値の絶対値を高くする拡散工程が
必要なく、製造コストを低減できるという効果を有す
る。
持ちながら、大きな容量が必要なくマスクレイアウト的
に小さくでき、消費電流を数μA程度に小さく抑えるこ
とができ、互いに異なるMOSトランジスタのしきい値
の差が1V以下の小さな電位であってもその差電位を増
幅できるので、しきい値の絶対値を高くする拡散工程が
必要なく、製造コストを低減できるという効果を有す
る。
【図1】本発明の第1の実施例の基準電位発生回路を示
す図であり、(A)は回路図で(B)は内部節点の電源
電圧依存性について示した図である。
す図であり、(A)は回路図で(B)は内部節点の電源
電圧依存性について示した図である。
【図2】本発明の第2の実施例の基準電位発生回路の回
路図である。
路図である。
【図3】本発明の第3の実施例の基準電位発生回路を示
す図であり、(A)は回路図で、(B)は各節点の電源
電圧依存性について示した図である。
す図であり、(A)は回路図で、(B)は各節点の電源
電圧依存性について示した図である。
【図4】従来の基準電位発生回路の回路図である。
【図5】従来の基準電位発生回路の回路図である。
Q1〜Q4,Q6,Q7 P型MOSトランジスタ Q5 N型MOSトランジスタ R10,R11,R20,R21,R30,R31
抵抗 F1〜F3 ヒューズ C1 容量
抵抗 F1〜F3 ヒューズ C1 容量
Claims (3)
- 【請求項1】 互いに異なるしきい値を有するMOSト
ランジスタを含みしき値の差を増幅して基準電位を得る
基準電位発生回路において、ゲートとドレインを共通に
第1の節点に接続しソースを正の電源に接続した第1の
P型MOSトランジスタと、ゲートとドレインを共通に
第2の節点に接続しソースを正の電源に接続した第2の
P型MOSトランジスタと、前記第1の節点と前記第2
の節点との間に接続された第1の抵抗と、前記第1の節
点と負の電源との間に配置された第1の電流源と、ゲー
トを前記第2の節点にドレインを第3の節点にソースを
正の電源に接続した第3のP型MOSトランジスタと、
一方の電極を負の電源に他方の電極を第4の節点に接続
した第2の抵抗と、ソースを前記第3の節点にドレイン
を前記第4の節点に接続した第4のP型MOSトランジ
スタとを備え、前記第4の節点を出力として成ることを
特徴とする基準電位発生回路。 - 【請求項2】 前記第1の抵抗の抵抗値を調節する手
段、前記第2の抵抗の抵抗値を調節する手段、前記第2
のP型MOSトランジスタを複数個並列に配置し電流能
力を調節する手段、及び前記第3のP型MOSトランジ
スタを複数個並列に配置し電流能力を調節する手段のう
ち1つまたは複数の手段を備えることを特徴とする請求
項1記載の基準電位発生回路。 - 【請求項3】 前記第4の節点の電位を差動増幅回路を
使ってバッファリングする手段及び増幅する手段を備え
ることを特徴とする請求項1または2記載の基準電位発
生回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5191047A JP2531104B2 (ja) | 1993-08-02 | 1993-08-02 | 基準電位発生回路 |
KR1019940019069A KR0153545B1 (ko) | 1993-08-02 | 1994-08-02 | 기준 전위 발생 회로 |
EP94112058A EP0637790B1 (en) | 1993-08-02 | 1994-08-02 | Reference potential generating circuit utilizing a difference in threshold between a pair of MOS transistors |
US08/284,138 US5467052A (en) | 1993-08-02 | 1994-08-02 | Reference potential generating circuit utilizing a difference in threshold between a pair of MOS transistors |
DE69414930T DE69414930T2 (de) | 1993-08-02 | 1994-08-02 | Schaltkreis zur Erzeugung von Referenzspannungen unter Verwendung einer Schwellenwertdifferenz zwischen zwei MOS-Transistoren |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5191047A JP2531104B2 (ja) | 1993-08-02 | 1993-08-02 | 基準電位発生回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0744255A true JPH0744255A (ja) | 1995-02-14 |
JP2531104B2 JP2531104B2 (ja) | 1996-09-04 |
Family
ID=16268011
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5191047A Expired - Fee Related JP2531104B2 (ja) | 1993-08-02 | 1993-08-02 | 基準電位発生回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5467052A (ja) |
EP (1) | EP0637790B1 (ja) |
JP (1) | JP2531104B2 (ja) |
KR (1) | KR0153545B1 (ja) |
DE (1) | DE69414930T2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000251493A (ja) * | 1999-03-02 | 2000-09-14 | Motorola Inc | ヒューズ検出回路およびその集積回路メモリ |
JP2006238313A (ja) * | 2005-02-28 | 2006-09-07 | Sanyo Electric Co Ltd | 負荷起動集積回路 |
WO2013094415A1 (ja) * | 2011-12-20 | 2013-06-27 | 株式会社村田製作所 | 半導体集積回路装置および高周波電力増幅器モジュール |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3712083B2 (ja) * | 1995-11-28 | 2005-11-02 | 株式会社ルネサステクノロジ | 内部電源電位供給回路及び半導体装置 |
JP3158000B2 (ja) * | 1994-12-26 | 2001-04-23 | 沖電気工業株式会社 | バイアス回路 |
DE69418206T2 (de) * | 1994-12-30 | 1999-08-19 | Co.Ri.M.Me. | Verfahren zur Spannungsschwelleextraktierung und Schaltung nach dem Verfahren |
JP3394389B2 (ja) * | 1995-07-13 | 2003-04-07 | シャープ株式会社 | 直流安定化電源回路 |
JPH09114534A (ja) * | 1995-10-13 | 1997-05-02 | Seiko I Eishitsuku:Kk | 基準電圧発生回路 |
FR2744263B3 (fr) * | 1996-01-31 | 1998-03-27 | Sgs Thomson Microelectronics | Dispositif de reference de courant en circuit integre |
US5748030A (en) * | 1996-08-19 | 1998-05-05 | Motorola, Inc. | Bias generator providing process and temperature invariant MOSFET transconductance |
JP2973942B2 (ja) * | 1996-09-30 | 1999-11-08 | 日本電気株式会社 | プログラマブル基準電圧回路 |
JP3963990B2 (ja) * | 1997-01-07 | 2007-08-22 | 株式会社ルネサステクノロジ | 内部電源電圧発生回路 |
JPH10260741A (ja) * | 1997-03-17 | 1998-09-29 | Oki Electric Ind Co Ltd | 定電圧発生回路 |
KR100474074B1 (ko) * | 1997-06-30 | 2005-06-27 | 주식회사 하이닉스반도체 | 기준전압발생회로 |
US5892409A (en) * | 1997-07-28 | 1999-04-06 | International Business Machines Corporation | CMOS process compensation circuit |
US5949274A (en) * | 1997-09-22 | 1999-09-07 | Atmel Corporation | High impedance bias circuit for AC signal amplifiers |
US5977813A (en) * | 1997-10-03 | 1999-11-02 | International Business Machines Corporation | Temperature monitor/compensation circuit for integrated circuits |
KR100292626B1 (ko) * | 1998-06-29 | 2001-07-12 | 박종섭 | 내부전압강하회로 |
US6211555B1 (en) | 1998-09-29 | 2001-04-03 | Lsi Logic Corporation | Semiconductor device with a pair of transistors having dual work function gate electrodes |
US6222395B1 (en) | 1999-01-04 | 2001-04-24 | International Business Machines Corporation | Single-ended semiconductor receiver with built in threshold voltage difference |
JP2000347755A (ja) * | 1999-06-09 | 2000-12-15 | Mitsubishi Electric Corp | 半導体装置 |
IT1311441B1 (it) * | 1999-11-16 | 2002-03-12 | St Microelectronics Srl | Generatore di tensione programmabile, in particolare per laprogrammazione di celle di memoria non volatili di tipo multilivello. |
JP2002074967A (ja) * | 2000-08-29 | 2002-03-15 | Mitsubishi Electric Corp | 降圧電源回路 |
JP3868756B2 (ja) * | 2001-04-10 | 2007-01-17 | シャープ株式会社 | 半導体装置の内部電源電圧発生回路 |
US6771116B1 (en) * | 2002-06-27 | 2004-08-03 | Richtek Technology Corp. | Circuit for producing a voltage reference insensitive with temperature |
US6919753B2 (en) * | 2003-08-25 | 2005-07-19 | Texas Instruments Incorporated | Temperature independent CMOS reference voltage circuit for low-voltage applications |
JP2006244228A (ja) * | 2005-03-04 | 2006-09-14 | Elpida Memory Inc | 電源回路 |
JP6215652B2 (ja) * | 2013-10-28 | 2017-10-18 | エスアイアイ・セミコンダクタ株式会社 | 基準電圧発生装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3823332A (en) * | 1970-01-30 | 1974-07-09 | Rca Corp | Mos fet reference voltage supply |
US4049980A (en) * | 1976-04-26 | 1977-09-20 | Hewlett-Packard Company | IGFET threshold voltage compensator |
US4199693A (en) * | 1978-02-07 | 1980-04-22 | Burroughs Corporation | Compensated MOS timing network |
GB2211322A (en) * | 1987-12-15 | 1989-06-28 | Gazelle Microcircuits Inc | Circuit for generating reference voltage and reference current |
JPH0748172B2 (ja) * | 1988-12-19 | 1995-05-24 | 三菱電機株式会社 | マイクロコンピュータ |
-
1993
- 1993-08-02 JP JP5191047A patent/JP2531104B2/ja not_active Expired - Fee Related
-
1994
- 1994-08-02 KR KR1019940019069A patent/KR0153545B1/ko not_active IP Right Cessation
- 1994-08-02 EP EP94112058A patent/EP0637790B1/en not_active Expired - Lifetime
- 1994-08-02 DE DE69414930T patent/DE69414930T2/de not_active Expired - Fee Related
- 1994-08-02 US US08/284,138 patent/US5467052A/en not_active Expired - Fee Related
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000251493A (ja) * | 1999-03-02 | 2000-09-14 | Motorola Inc | ヒューズ検出回路およびその集積回路メモリ |
JP4624516B2 (ja) * | 1999-03-02 | 2011-02-02 | フリースケール セミコンダクター インコーポレイテッド | ヒューズ検出回路およびその集積回路メモリ |
JP2006238313A (ja) * | 2005-02-28 | 2006-09-07 | Sanyo Electric Co Ltd | 負荷起動集積回路 |
JP4601455B2 (ja) * | 2005-02-28 | 2010-12-22 | 三洋電機株式会社 | 負荷起動集積回路 |
WO2013094415A1 (ja) * | 2011-12-20 | 2013-06-27 | 株式会社村田製作所 | 半導体集積回路装置および高周波電力増幅器モジュール |
US9166531B2 (en) | 2011-12-20 | 2015-10-20 | Murata Manufacturing Co., Ltd. | Semiconductor integrated circuit device and high-frequency power amplifier module |
Also Published As
Publication number | Publication date |
---|---|
US5467052A (en) | 1995-11-14 |
EP0637790A2 (en) | 1995-02-08 |
EP0637790B1 (en) | 1998-12-02 |
KR0153545B1 (ko) | 1998-12-01 |
JP2531104B2 (ja) | 1996-09-04 |
EP0637790A3 (en) | 1997-08-20 |
KR950006848A (ko) | 1995-03-21 |
DE69414930T2 (de) | 1999-07-08 |
DE69414930D1 (de) | 1999-01-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2531104B2 (ja) | 基準電位発生回路 | |
JP4574938B2 (ja) | 半導体装置の内部基準電圧生成回路及びこれを備える内部供給電圧生成回路 | |
US20060197581A1 (en) | Temperature detecting circuit | |
JP3586073B2 (ja) | 基準電圧発生回路 | |
JP4822431B2 (ja) | 基準電圧発生回路および半導体集積回路並びに半導体集積回路装置 | |
JP3759513B2 (ja) | バンドギャップ基準回路 | |
US9298202B2 (en) | Device for generating an adjustable bandgap reference voltage with large power supply rejection rate | |
US6900689B2 (en) | CMOS reference voltage circuit | |
TWI464556B (zh) | 帶隙基準電壓電路 | |
US7880533B2 (en) | Bandgap voltage reference circuit | |
EP0573240A2 (en) | Reference voltage generator | |
US7902912B2 (en) | Bias current generator | |
JPH08234853A (ja) | Ptat電流源 | |
JP2008108009A (ja) | 基準電圧発生回路 | |
JP3039611B2 (ja) | カレントミラー回路 | |
JPH05289760A (ja) | 基準電圧発生回路 | |
US8026756B2 (en) | Bandgap voltage reference circuit | |
JP3287001B2 (ja) | 定電圧発生回路 | |
US20060208761A1 (en) | Semiconductor circuit | |
JP2002055724A (ja) | 実質的に温度非依存性の電流を生成する方法およびその実施を許容するデバイス | |
US10379567B2 (en) | Bandgap reference circuitry | |
US5635869A (en) | Current reference circuit | |
US7248099B2 (en) | Circuit for generating reference current | |
US6184745B1 (en) | Reference voltage generating circuit | |
US7638996B2 (en) | Reference current generator circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960423 |
|
LAPS | Cancellation because of no payment of annual fees |