JP4822431B2 - 基準電圧発生回路および半導体集積回路並びに半導体集積回路装置 - Google Patents
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Description
VBE1=VT*ln(I0/Is)
VBE2=VT*ln(I0/(n*Is))
で表わされる。上記式において、"*"は乗算記号、"/"は除算記号である。差動アンプにオフセットがあることを考慮するとVc2−Vc1=Vosとなるが、Vc1=VBE1,Vc2=VBE2+I0*R1であるから、これを上記式に代入して整理すると、
I0=VT*R1*ln(n)+Vos/R1 ……(1)
となる。
Vbgout=Ra*Rb/(Ra+Rb)*I0+Rb/(Ra+Rb)*VBE3
Vbgout=Ra*Rb/(Ra+Rb)*(VT*R1*ln(n)+Vos/R1)+ Rb/(Ra+Rb)*VBE3
となる。これより、VbgoutのVosに対する変化率は、
dVbgout/dVos=Ra*Rb/((Ra+Rb)*R1) ……(2)
となり、差動アンプのオフセットによって出力にはこれだけの大きさのバラツキが出ることになる。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
すなわち、本発明に係る基準電圧発生回路は、バンドギャップ部と出力部とを含む。このうち、バンドギャップ部は、電源電圧端子間に直列に接続された第1抵抗および第1バイポーラ・トランジスタと、電源電圧端子間に直列に接続された第2抵抗−第2バイポーラ・トランジスタ−第3抵抗と、前記第1抵抗と第2抵抗でそれぞれ生じた電圧を入力とする差動増幅回路を有し、該差動増幅回路の出力が上記2つのトランジスタのベースに印加されるように構成される。また、出力部は、上記差動増幅回路の出力がベースに印加されるバイポーラ・トランジスタと、該トランジスタと直列に接続された抵抗と、該トランジスタに流れる電流を転写するカレントミラー回路と、転写された電流を電圧に変換する抵抗およびダイオードとを有するようにしたものである。
すなわち、本発明に従うと、温度補償と電源電圧補償された約1.2V以下の基準電圧を発生することが可能であり、差動アンプのオフセット電圧依存性も小さくすることが可能なバンドギャップ型の基準電圧発生回路を実現することができる。
同図に示されている基準電圧発生回路は、例えば1.5Vのような電源電圧Vddが印加された電源端子と接地電位(0V)のような電源電圧Vssが印加された電源端子との間に直列に接続された抵抗R1とNPNバイポーラ・トランジスタBT1を備える。また、上記電源端子間に同じく直列に接続された抵抗R2とNPNバイポーラ・トランジスタBT2と抵抗R3を備える。抵抗R1とR2は同一の抵抗値R0を有するようにされる。トランジスタBT1,BT2は、エミッタサイズが1:nのような比になるように設定されている。nの値としては例えば「10」が選択される。エミッタサイズを1:nにする代わりに、トランジスタBT2としてBT1と同一サイズのトランジスタをn個並列に接続したものを用いるようにしても良い。
図1の基準電圧発生回路において、差動アンプAMP1のオフセット電圧をVos、バイポーラ・トランジスタの逆方向飽和電流をIsとおくと、Vos =Vc2−Vc1であり、Vc2=Vdd−I0R0,Vc1=Vdd−I1R0より、抵抗R1,R2に流れる電流I1,I0との間には、I1=I0+Vos/R0が成り立つ。これから、トランジスタBT1,BT2のベース・エミッタ間に順方向電流が流れる条件下では、トランジスタBT1,BT2のベース・エミッタ間電圧VBE1,VBE2は以下のようになる。
VBE1=VT*ln((I0+Vos/R0)/Is)
VBE2=VT*ln(I0/(n*Is))
Vc=VBE1
=VBE2+I0*R1
となる。上式からVBE1,VBE2を消去すると、
Vc=VT*ln((I0+Vos/R0)/Is)
=VT*ln(I0/(n*Is))+I0*R1
が得られる。これを整理すると、次のようになる。
VT*ln(1+Vos/(I0*R0))=I0*R1−VT*ln(n)
ln(1+Vos/(I0*R0))≒Vos/(I0*R0)であるから
VT*Vos/(I0*R0)=I0*R1−VT*ln(n)
となる。これを書きかえると、
I0*I0−I0*VT/R1*ln(n)−VT*Vos/(R0*R1)=0
となる。ここで、I0のVosに対する変化を見るためにVosで微分すると、
2I0*dI0/dVos−VT/R1*ln(n)*dI0/dVos-VT/(R0*R1)=0
となり、これを整理すると、
dI0/dVos=VT/(R0*(2I0*R1−VT*ln(n)))
が得られる。
Ra*(I0−Vbgout/Rb)=Vbgout−VBE0
より、
Vbgout=Ra*Rb/(Ra+Rb)*I0+Rb/(Ra+Rb)*VBE0 ……(3)
と表わされる。本実施例の基準電圧発生回路は、抵抗R5とR6の抵抗値Ra、Rb、電流I0を適当に設定することにより、1.5Vのような電源電圧Vddの下で、約1.2V以下の出力電圧Vbgoutを発生することが可能である。例えばRa=26kΩ,Rb=65kΩ、I0=20μAに設定した場合、VBE0=0.7Vと仮定すると、Vbgout≒0.87Vとなる。
dVbgout/dVos=Ra*Rb/(Ra+Rb)*dI0/dVos
=Ra*Rb/(Ra+Rb)*VT/(R0*(2I0*R1−VT*ln(n)))
=Ra*Rb/(Ra+Rb)*1/R1*1/(2I0*R0/VT−R0/R1*ln(n))
=Ra*Rb/((Ra+Rb)*R1)*1/(2I0*R0/VT−R0/R1*ln(n))
ここで、Ra*Rb/((Ra+Rb)*R1)は、先願発明の回路と同一の値である(式(2)参照)。よって、2I0*R0/VT−R0/R1*ln(n)>1ならば、変化率dVbgout/dVosは改善することになる。
2I0*R0/VT−R0/R1*ln(n)
=2*20*10-6*25*103/26*10-3−25*103/3*103*ln10
=38.5−19.2
=19.3 > 1
となり、容易に達成できることが分かる。
Vbgout=Ra*I0+VBE0
と変形でき、これより、Vbgout≒1.22Vとなる。
図6は、図5の実施例の基準電圧発生回路の変形例を示す。この変形例は、図5の回路における出力部の抵抗R6を省略したものであり、図5の回路よりも出力電圧Vbgoutが少し低くなる。それ以外は図5の回路と同じであり、同様に差動アンプのオフセットのばらつきに対する出力電圧の変動を小さくできる。
本発明に係る基準電圧発生回路は、A/D変換回路やD/A変換回路を内蔵したアナログ集積回路においてA/D変換回路やD/A変換回路に必要な基準電圧を発生する回路に用いるのが有効であるが、コンパレータにおいて使用される比較電圧を生成する回路などにも利用することができる。
BT4 ダイオード接続のバイポーラ・トランジスタ
MT1、MT2、MT3 Pチャネル型MOSトランジスタ
MT4、MT5、MT6 Nチャネル型MOSトランジスタ
AMP1,AMP2 差動アンプ
10 基準電圧発生回路
11 バンドギャップ部
12 出力部
20 スタートアップ回路
21 抵抗分圧回路
22,23 カレントミラー回路
31 半導体基板
32 コレクタ領域となる埋め込み領域
33 コレクタ引き上げ領域
34 ベース領域
37 エミッタ領域
45,46 ソース・ドレイン領域
48 ゲート電極
58 ポリシリコン抵抗
Claims (16)
- バンドギャップ部と出力部とを有し、
前記バンドギャップ部は、第1の電源電圧端子と第2の電源電圧端子との間に直列に接続された第1抵抗および第1バイポーラ・トランジスタと、前記第1の電源電圧端子と第2の電源電圧端子との間に直列に接続された第2抵抗,第2バイポーラ・トランジスタ,第3抵抗と、前記第1抵抗と第2抵抗でそれぞれ生じた電圧を入力とする差動増幅回路とを有し、
前記第1抵抗は一方が前記第1の電源電圧端子に接続され、前記第1バイポーラ・トランジスタが前記第2の電源電圧端子に接続され、前記第2抵抗は一方が前記第1の電源電圧端子に接続され、前記第3抵抗は一方が前記第2の電源電圧端子に接続され、前記第2バイポーラ・トランジスタは前記第2抵抗と第3抵抗の間に接続され、
前記第1抵抗と第1バイポーラ・トランジスタとの接続点の電位が前記差動増幅回路の第1入力端子に、また前記第2抵抗と第2バイポーラ・トランジスタとの接続点の電位が前記差動増幅回路の第2入力端子に入力され、前記差動増幅回路の出力が前記第1バイポーラ・トランジスタと前記第2バイポーラ・トランジスタのベースに印加されるように構成され、
前記出力部は、前記差動増幅回路の出力がベースに印加された第3バイポーラ・トランジスタと、該第3バイポーラ・トランジスタと直列に接続された第4抵抗と、前記第3バイポーラ・トランジスタに流れる電流を転写するカレントミラー回路と、転写された電流を電圧に変換する直列形態の第5抵抗および接合型受動素子とを備えることを特徴とする基準電圧発生回路。 - 前記第1抵抗と第2抵抗は同一の抵抗値を有し、前記第3抵抗と第4抵抗は同一の抵抗値を有し、前記第2バイポーラ・トランジスタと第3バイポーラ・トランジスタは互いに同一サイズのエミッタを有することを特徴とする請求項1記載の基準電圧発生回路。
- 前記直列形態の第5抵抗および接合型受動素子と並列に第6抵抗が接続されていることを特徴とする請求項2記載の基準電圧発生回路。
- 前記カレントミラー回路は、前記第3バイポーラ・トランジスタと直列に接続されたダイオード接続の第1MOSトランジスタと、該第1MOSトランジスタのゲート電圧と同一の電圧がゲート端子に印加された第2MOSトランジスタを有し、
前記差動増幅回路はMOSトランジスタにより構成されていることを特徴とする請求項1〜3のいずれかに記載の基準電圧発生回路。 - 前記第1、第2および第3バイポーラ・トランジスタはNPN型のバイポーラ・トランジスタであり、
前記第1MOSトランジスタおよび第2MOSトランジスタはPチャネル型のMOSトランジスタであることを特徴とする請求項4に記載の基準電圧発生回路。 - 前記第1、第2および第3バイポーラ・トランジスタはPNP型のバイポーラ・トランジスタであり、
前記第1MOSトランジスタおよび第2MOSトランジスタはNチャネル型のMOSトランジスタであることを特徴とする請求項4に記載の基準電圧発生回路。 - 前記出力部の接合型受動素子は、ベース端子とコレクタ端子が結合されたダイオード接続のバイポーラ・トランジスタであることを特徴とする請求項6に記載の基準電圧発生回路。
- 前記出力部の接合型受動素子はPN接合ダイオードであることを特徴とする請求項6に記載の基準電圧発生回路。
- 前記基準電圧発生回路の動作開始時に前記バンドギャップ部の第1抵抗または第2抵抗から電流を引き抜くまたは電流を流し込むとともに、前記差動増幅回路の出力が所定のレベルに立ち上がった後は前記引き抜き電流または流し込み電流を遮断する機能を有するスタートアップ回路を備えることを特徴とする請求項1〜8のいずれかに記載の基準電圧発生回路。
- 請求項1〜9のいずれかに記載の基準電圧発生回路と、A/D変換回路またはD/A変換回路とを内蔵し、前記基準電圧発生回路により生成された電圧が、基準電圧として前記A/D変換回路またはD/A変換回路に供給されるように構成されていることを特徴とする半導体集積回路。
- 基準電圧発生回路を内蔵した半導体集積回路装置であって、
前記基準電圧発生回路は、
バンドギャップ部と出力部とを有し、
前記バンドギャップ部は、第1の電源電圧端子と第2の電源電圧端子との間に直列に接続された第1抵抗および第1バイポーラ・トランジスタと、前記第1の電源電圧端子と第2の電源電圧端子との間に直列に接続された第2抵抗,第2バイポーラ・トランジスタ,第3抵抗と、前記第1抵抗と第2抵抗でそれぞれ生じた電圧を入力とする差動増幅回路とを有し、
前記第1抵抗は一方が前記第1の電源電圧端子に接続され、前記第1バイポーラ・トランジスタが前記第2の電源電圧端子に接続され、前記第2抵抗は一方が前記第1の電源電圧端子に接続され、前記第3抵抗は一方が前記第2の電源電圧端子に接続され、前記第2バイポーラ・トランジスタは前記第2抵抗と第3抵抗の間に接続され、
前記第1抵抗と第1バイポーラ・トランジスタとの接続点の電位が前記差動増幅回路の第1入力端子に、また前記第2抵抗と第2バイポーラ・トランジスタとの接続点の電位が前記差動増幅回路の第2入力端子に入力され、前記差動増幅回路の出力が前記第1バイポーラ・トランジスタと前記第2バイポーラ・トランジスタのベースに印加されるように構成され、
前記出力部は、前記差動増幅回路の出力がベースに印加された第3バイポーラ・トランジスタと、該第3バイポーラ・トランジスタと直列に接続された第4抵抗と、前記第3バイポーラ・トランジスタに流れる電流を転写するカレントミラー回路と、転写された電流を電圧に変換する直列形態の第5抵抗および接合型受動素子とを備え、
前記差動増幅回路はNチャネル型MOSトランジスタとPチャネル型MOSトランジスタを能動素子として含み、
前記第1、第2および第3バイポーラ・トランジスタは、コレクタ領域となる埋め込み半導体領域を有し、主として基板の垂直方向に動作電流が流れる縦型トランジスタとして形成され、少なくともエミッタ領域は前記Nチャネル型MOSトランジスタまたはPチャネル型MOSトランジスタのソース・ドレイン領域となる半導体領域の形成工程と同一の工程で形成される半導体領域であることを特徴とする半導体集積回路装置。 - 前記第1、第2および第3バイポーラ・トランジスタのベース領域となる半導体領域は、前記Nチャネル型MOSトランジスタまたはPチャネル型MOSトランジスタのソース・ドレイン領域が形成されるウェル領域の形成工程と同一の工程で形成される半導体領域であることを特徴とする請求項11記載の半導体集積回路装置。
- 前記第1、第2および第3バイポーラ・トランジスタはNPN型のバイポーラ・トランジスタであり、
前記第1、第2および第3バイポーラ・トランジスタの前記コレクタ領域となる埋め込み半導体領域に接続されるコレクタ引き上げ領域となる半導体領域を備え、
前記第1、第2および第3バイポーラ・トランジスタのベース領域となる半導体領域は、前記Nチャネル型MOSトランジスタのソース・ドレイン領域が形成されるP型ウェル領域の形成工程と同一の工程で形成されるP型半導体領域であり、
前記コレクタ引き上げ領域となる半導体領域は、前記Pチャネル型MOSトランジスタのソース・ドレイン領域が形成されるN型ウェル領域の形成工程と同一の工程で形成されるN型半導体領域であることを特徴とする請求項11記載の半導体集積回路装置。 - 前記第1、第2および第3バイポーラ・トランジスタはPNP型のバイポーラ・トランジスタであり、
前記第1、第2および第3バイポーラ・トランジスタの前記コレクタ領域となる埋め込み半導体領域に接続されるコレクタ引き上げ領域となる半導体領域を備え、
前記第1、第2および第3バイポーラ・トランジスタのベース領域となる半導体領域は、前記Pチャネル型MOSトランジスタのソース・ドレイン領域が形成されるN型ウェル領域の形成工程と同一の工程で形成されるN型半導体領域であり、
前記コレクタ引き上げ領域となる半導体領域は、前記Nチャネル型MOSトランジスタのソース・ドレイン領域が形成されるP型ウェル領域の形成工程と同一の工程で形成されるP型半導体領域であることを特徴とする請求項11記載の半導体集積回路装置。 - 前記Nチャネル型MOSトランジスタおよびPチャネル型MOSトランジスタの前記ソース・ドレイン領域がそれぞれ形成されるウェル領域と半導体基板との間に、前記バイポーラ・トランジスタのコレクタ領域となる埋め込み半導体領域と同一の工程で形成される半導体領域が設けられていることを特徴とする請求項11〜14のいずれかに記載の半導体集積回路装置。
- 前記第1ないし第5抵抗は半導体基板の一方の面の絶縁膜上に形成された導体層であり、前記導体層は前記Nチャネル型MOSトランジスタおよびPチャネル型MOSトランジスタのゲート電極を構成する導体層と同一材料で構成されていることを特徴とする請求項11〜15のいずれかに記載の半導体集積回路装置。
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KR100776160B1 (ko) * | 2006-12-27 | 2007-11-12 | 동부일렉트로닉스 주식회사 | 밴드갭 기준전압 생성장치 |
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US7777475B2 (en) * | 2008-01-29 | 2010-08-17 | International Business Machines Corporation | Power supply insensitive PTAT voltage generator |
TW200951669A (en) * | 2008-06-04 | 2009-12-16 | Raydium Semiconductor Corp | Current source |
KR100981732B1 (ko) * | 2008-09-01 | 2010-09-13 | 한국전자통신연구원 | 밴드갭 기준전압 발생기 |
JP5093037B2 (ja) * | 2008-10-03 | 2012-12-05 | サンケン電気株式会社 | 負荷駆動回路 |
US8390363B2 (en) * | 2008-11-25 | 2013-03-05 | Linear Technology Corporation | Circuit, trim and layout for temperature compensation of metal resistors in semi-conductor chips |
TWI377462B (en) | 2008-12-26 | 2012-11-21 | Novatek Microelectronics Corp | Low voltage bandgap reference circuit |
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US8264214B1 (en) * | 2011-03-18 | 2012-09-11 | Altera Corporation | Very low voltage reference circuit |
JP5693711B2 (ja) * | 2011-04-12 | 2015-04-01 | ルネサスエレクトロニクス株式会社 | 電圧発生回路 |
US8816670B2 (en) * | 2011-09-30 | 2014-08-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electronic circuit having band-gap reference circuit and start-up circuit, and method of starting-up band-gap reference circuit |
JP5946304B2 (ja) * | 2012-03-22 | 2016-07-06 | エスアイアイ・セミコンダクタ株式会社 | 基準電圧回路 |
JP5529214B2 (ja) * | 2012-06-28 | 2014-06-25 | 株式会社アドバンテスト | 試験装置用の電源装置およびそれを用いた試験装置 |
US9030186B2 (en) * | 2012-07-12 | 2015-05-12 | Freescale Semiconductor, Inc. | Bandgap reference circuit and regulator circuit with common amplifier |
KR101417617B1 (ko) * | 2013-03-29 | 2014-07-09 | 한양대학교 산학협력단 | 기준전압 발생기 |
US10209732B2 (en) * | 2016-03-16 | 2019-02-19 | Allegro Microsystems, Llc | Bandgap reference circuit with tunable current source |
CN106249799B (zh) * | 2016-08-12 | 2017-07-28 | 西安电子科技大学 | 一种低温漂的全mosfet基准电压源 |
TWI605325B (zh) * | 2016-11-21 | 2017-11-11 | 新唐科技股份有限公司 | 電流源電路 |
CN106940580B (zh) * | 2017-05-09 | 2018-05-15 | 东莞市慧诚电子科技有限公司 | 一种低功耗带隙基准源及电源装置 |
TWI708253B (zh) * | 2018-11-16 | 2020-10-21 | 力旺電子股份有限公司 | 非揮發性記憶體良率提升的設計暨測試方法 |
EP3812873A1 (en) * | 2019-10-24 | 2021-04-28 | NXP USA, Inc. | Voltage reference generation with compensation for temperature variation |
CN115562424A (zh) | 2021-07-02 | 2023-01-03 | 富士电机株式会社 | 集成电路及半导体模块 |
US11449087B1 (en) * | 2021-11-12 | 2022-09-20 | Nxp B.V. | Start-up circuit for self-biased circuit |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4633165A (en) * | 1984-08-15 | 1986-12-30 | Precision Monolithics, Inc. | Temperature compensated voltage reference |
JPS6463828A (en) * | 1987-09-02 | 1989-03-09 | Nec Corp | Semiconductor temperature detecting circuit |
JP2854701B2 (ja) * | 1990-10-23 | 1999-02-03 | 沖電気工業株式会社 | 基準電圧発生回路 |
JPH04338812A (ja) * | 1991-05-16 | 1992-11-26 | Yokogawa Electric Corp | 基準電圧発生回路 |
BE1007853A3 (nl) * | 1993-12-03 | 1995-11-07 | Philips Electronics Nv | Bandgapreferentiestroombron met compensatie voor spreiding in saturatiestroom van bipolaire transistors. |
US6111396A (en) * | 1999-04-15 | 2000-08-29 | Vanguard International Semiconductor Corporation | Any value, temperature independent, voltage reference utilizing band gap voltage reference and cascode current mirror circuits |
JP2004206633A (ja) * | 2002-12-26 | 2004-07-22 | Renesas Technology Corp | 半導体集積回路及び電子回路 |
US7088085B2 (en) * | 2003-07-03 | 2006-08-08 | Analog-Devices, Inc. | CMOS bandgap current and voltage generator |
TW200524139A (en) * | 2003-12-24 | 2005-07-16 | Renesas Tech Corp | Voltage generating circuit and semiconductor integrated circuit |
US7019584B2 (en) * | 2004-01-30 | 2006-03-28 | Lattice Semiconductor Corporation | Output stages for high current low noise bandgap reference circuit implementations |
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