JPH0744026Y2 - イメ−ジセンサ - Google Patents
イメ−ジセンサInfo
- Publication number
- JPH0744026Y2 JPH0744026Y2 JP1987079823U JP7982387U JPH0744026Y2 JP H0744026 Y2 JPH0744026 Y2 JP H0744026Y2 JP 1987079823 U JP1987079823 U JP 1987079823U JP 7982387 U JP7982387 U JP 7982387U JP H0744026 Y2 JPH0744026 Y2 JP H0744026Y2
- Authority
- JP
- Japan
- Prior art keywords
- photoelectric conversion
- lead wire
- conversion element
- image sensor
- element group
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Solid State Image Pick-Up Elements (AREA)
- Facsimile Heads (AREA)
Description
【考案の詳細な説明】 〔考案の目的〕 （産業上の利用分野） 本考案は、光電変換素子を用いた電荷蓄積方式のイメー
ジセンサに関する。
ジセンサに関する。
（従来の技術） 近年、ファクシミリ、コピア等の各種OA機器の画像読取
デバイスとして密着イメージセンサが用いられている。
この密着イメージセンサは原稿を１対１で読取るもの
で、原稿幅に光電変換素子を一列に並べ、原稿か光電変
換素子かどちらかを動かすことによって、文字および画
像を読取るようになっている。光電変換素子を構成する
材料としてCdS,CdSe,Se−As−Te系,a−Si（アモルファ
スシリコン）等があり、特にａ−Siを使用したイメージ
センサの構造としては、一般に平面性とサンドイッチ型
がある。サンドイッチ型においては、ガラス基板上に画
素電極、ａ−Si及びITO等の透明導電膜を順次積層して
電荷蓄積方式の光電変換素子が形成される。
デバイスとして密着イメージセンサが用いられている。
この密着イメージセンサは原稿を１対１で読取るもの
で、原稿幅に光電変換素子を一列に並べ、原稿か光電変
換素子かどちらかを動かすことによって、文字および画
像を読取るようになっている。光電変換素子を構成する
材料としてCdS,CdSe,Se−As−Te系,a−Si（アモルファ
スシリコン）等があり、特にａ−Siを使用したイメージ
センサの構造としては、一般に平面性とサンドイッチ型
がある。サンドイッチ型においては、ガラス基板上に画
素電極、ａ−Si及びITO等の透明導電膜を順次積層して
電荷蓄積方式の光電変換素子が形成される。
イメージセンサの光電変換素子には、リード線が接続さ
れ、リード線の先端にはボンディングパッドが形成され
る。さらにボンディングバットからボンディングワイヤ
によって駆動用ICに接続される。しかし、連続配置され
る光電変換素子間のピッチとICのパッドのピッチとが一
致しない状態にある。このため、第５図に示すように、
光電変換素子（５）は駆動用IC（８）の入力端子（９）
数に応じてブロック分けされる如く、リード線（６）が
配設される。
れ、リード線の先端にはボンディングパッドが形成され
る。さらにボンディングバットからボンディングワイヤ
によって駆動用ICに接続される。しかし、連続配置され
る光電変換素子間のピッチとICのパッドのピッチとが一
致しない状態にある。このため、第５図に示すように、
光電変換素子（５）は駆動用IC（８）の入力端子（９）
数に応じてブロック分けされる如く、リード線（６）が
配設される。
（考案が解決しようとする問題点） 上記従来の構成によると、各光電変換素子に対する配線
間容量は主として、隣接するリード線間に発生する。従
って、ブロック端においては配線容量が特異的に減少
し、それに対応する光電変換素子の画像信号が特異的に
大きくなる。そこで、このような出力信号のばらつきを
補正するために、イメージセンサ外部装置やイメージセ
ンサ駆動回路部の出力端子の下部にメモリ素子等を使用
した出力信号補正回路を接続する必要があった。
間容量は主として、隣接するリード線間に発生する。従
って、ブロック端においては配線容量が特異的に減少
し、それに対応する光電変換素子の画像信号が特異的に
大きくなる。そこで、このような出力信号のばらつきを
補正するために、イメージセンサ外部装置やイメージセ
ンサ駆動回路部の出力端子の下部にメモリ素子等を使用
した出力信号補正回路を接続する必要があった。
本考案の目的は、上述した複雑な出力信号補正回路を必
要とせず、イメージセンサ自体で光電変換素子のブロッ
ク端に対応した画像信号の特異的な増大を補正し、出力
信号の良好なイメージセンサを提供することにある。
要とせず、イメージセンサ自体で光電変換素子のブロッ
ク端に対応した画像信号の特異的な増大を補正し、出力
信号の良好なイメージセンサを提供することにある。
（問題点を解決するための手段） 本考案のイメージセンサは、特にブロック端におけるリ
ード線に接続された光電変換素子に容量補正パターンを
設けたことを特徴とするものである。
ード線に接続された光電変換素子に容量補正パターンを
設けたことを特徴とするものである。
（作用） このように構成されたものにおいては、各ブロック端に
おける光電変換素子に対する配線間容量の特異的な減少
を補正し、光電変換素子の画像信号のばらつきを防止す
る。
おける光電変換素子に対する配線間容量の特異的な減少
を補正し、光電変換素子の画像信号のばらつきを防止す
る。
（実施例） 以下、本考案のイメージセンサの一実施例を図面を参照
して説明する。
して説明する。
第２図は光電変換素子部の構造を示し、ガラス基板
（１）上にCr薄膜による画素電極（11）及びリード線
（６）が直線状に多数個配置形成され、画素電極（11）
上にａ−Si:H膜（３）、ITO透明電極膜（４）が積層さ
れ、複数個の光電変換素子が直線状に配置形成されてい
る。この構造は特に電荷蓄積方式に適しており、センサ
素子に光が照射されると、ａ−Si:H膜（３）において電
子が励起され、蓄積電荷量が減少する。そして、この蓄
積電荷量の減少により光量を測定することができる。
（１）上にCr薄膜による画素電極（11）及びリード線
（６）が直線状に多数個配置形成され、画素電極（11）
上にａ−Si:H膜（３）、ITO透明電極膜（４）が積層さ
れ、複数個の光電変換素子が直線状に配置形成されてい
る。この構造は特に電荷蓄積方式に適しており、センサ
素子に光が照射されると、ａ−Si:H膜（３）において電
子が励起され、蓄積電荷量が減少する。そして、この蓄
積電荷量の減少により光量を測定することができる。
次に電荷蓄積方式の出力読取方法を示した等価回路図を
第４図に示す。素子部はショットキーバリアによるダイ
オード特性を有すると共に、画素電極（11）と透明電極
（４）の間に素子容量Csを持つ。
第４図に示す。素子部はショットキーバリアによるダイ
オード特性を有すると共に、画素電極（11）と透明電極
（４）の間に素子容量Csを持つ。
初期状態では、バイアス電圧Vbにより素子には、 Qo＝CsVb の電荷が蓄積される。そして入射光量に応じて、透明電
極と画素電極との間に電流が流れる。画像出力信号Vout
は、入射光量に応じた電荷量変化分ΔＱ、リード線の配
線間容量Cl、りージ線に接続されたIC等の駆動回路系の
有する容量等をCaとすると、 となる。この様に、出力信号は光電変換素子特性である
ΔQ,Csの他にリード電極の配線間容量Clによって得てい
る。
極と画素電極との間に電流が流れる。画像出力信号Vout
は、入射光量に応じた電荷量変化分ΔＱ、リード線の配
線間容量Cl、りージ線に接続されたIC等の駆動回路系の
有する容量等をCaとすると、 となる。この様に、出力信号は光電変換素子特性である
ΔQ,Csの他にリード電極の配線間容量Clによって得てい
る。
さて、本実施例のイメージセンサにおいては、第１図に
示すように、リード線（６）の先端に駆動用IC（８）の
入力の入力端子パッド（９）とピッチを等しくしたボン
ディングパッド（７）を形成し、そこからボンディング
ワイヤ（10）によってIC（８）の入力端子パッド（９）
に接続される。なお、駆動用IC（８）の駆動制御用端子
については特に説明しない。また、図中（５）は光電変
換素子を示す。ところで、第５図に示す従来技術におい
ては、ブロック端におけるリード線（６）のピッチが等
しくならず、そこにおけるリード線（６）の有する配線
間容量Clは、他のリード線（６）の配線間容量の約1/2
になる。しかし、第１図に示すように、本考案において
は、更にブロック端、例えば第Ｎ＋１ブロック端に配置
されたリード線（６）に容量補正パターン（２）を形成
する。なお、本実施例では、この容量補正パターン
（２）をリード線（６）と同一形状、同一ピッチで形成
してある。
示すように、リード線（６）の先端に駆動用IC（８）の
入力の入力端子パッド（９）とピッチを等しくしたボン
ディングパッド（７）を形成し、そこからボンディング
ワイヤ（10）によってIC（８）の入力端子パッド（９）
に接続される。なお、駆動用IC（８）の駆動制御用端子
については特に説明しない。また、図中（５）は光電変
換素子を示す。ところで、第５図に示す従来技術におい
ては、ブロック端におけるリード線（６）のピッチが等
しくならず、そこにおけるリード線（６）の有する配線
間容量Clは、他のリード線（６）の配線間容量の約1/2
になる。しかし、第１図に示すように、本考案において
は、更にブロック端、例えば第Ｎ＋１ブロック端に配置
されたリード線（６）に容量補正パターン（２）を形成
する。なお、本実施例では、この容量補正パターン
（２）をリード線（６）と同一形状、同一ピッチで形成
してある。
このような容量補正枝状パターン（７）により、連続的
に配置されている各リード線（６）間のピッチが等しく
なってブロック端における配線間容量が減少する問題点
が解決できる。つまり、隣接ブロックの各ブロック端に
配置され、相対するリード線（６）間の配線間容量が補
償される。そして、各光電変換素子（５）に対する配線
間容量は、略均一となり従来の配線間容量の特異的な減
少を補正すると共に画像信号のばらつきを補正すること
ができる。
に配置されている各リード線（６）間のピッチが等しく
なってブロック端における配線間容量が減少する問題点
が解決できる。つまり、隣接ブロックの各ブロック端に
配置され、相対するリード線（６）間の配線間容量が補
償される。そして、各光電変換素子（５）に対する配線
間容量は、略均一となり従来の配線間容量の特異的な減
少を補正すると共に画像信号のばらつきを補正すること
ができる。
なお、第３図に示すように各ブロック端に配置され相対
する光電変換素子（５）の一方に限らず双方に容量補正
パターン（２）を設けてもよい。
する光電変換素子（５）の一方に限らず双方に容量補正
パターン（２）を設けてもよい。
以上の説明から明らかなように、本考案のイメージセン
サによれば、特異的なリード線の配線間容量を補正でき
るので、複雑な出力信号補正回路を設ける必要がなく、
出力特性の良好なイメージセンサを提供することができ
る。
サによれば、特異的なリード線の配線間容量を補正でき
るので、複雑な出力信号補正回路を設ける必要がなく、
出力特性の良好なイメージセンサを提供することができ
る。
【図面の簡単な説明】 第１図は本考案のイメージセンサの一実施例を示す要部
平面図、第２図は本考案に係る光電変換素子部の一部切
欠き斜視図、第３図は本考案の他の実施例を示す平面
図、第４図は第１図に示すイメージセンサの出力読取方
法を示す等価回路図、第５図は従来のイメージセンサの
要部を示す平面図である。 １……ガラス基板、２……容量補正パターン ３……ａ−Si:H膜、４……ITO ５……光電変換素子、６……リード線 ７……ボンディングパッド ８……駆動用IC、９……入力端子パッド 11……画素電極
平面図、第２図は本考案に係る光電変換素子部の一部切
欠き斜視図、第３図は本考案の他の実施例を示す平面
図、第４図は第１図に示すイメージセンサの出力読取方
法を示す等価回路図、第５図は従来のイメージセンサの
要部を示す平面図である。 １……ガラス基板、２……容量補正パターン ３……ａ−Si:H膜、４……ITO ５……光電変換素子、６……リード線 ７……ボンディングパッド ８……駆動用IC、９……入力端子パッド 11……画素電極
Claims (1)
- 【請求項１】第１ピッチで配列される複数の第１端子を
有する第１駆動用ICと，前記第１駆動用ICに対応して前
記第１ピッチよりも大きい第２ピッチで配列される複数
の第１光電変換素子から成る第１光電変換素子群と，各
前記第１光電変換素子と各前記第１端子とを電気的に接
続する複数の第１リード線とを備えた第１ブロックと、 前記第１ピッチで配列される複数の第２端子を有し前記
第１駆動用ICに近接して配置される第２駆動用ICと，前
記第２駆動用ICに対応して前記第１光電変換素子群と略
直線状に配置される如く前記第２ピッチで配列される複
数の第２光電変換素子から成る第２光電変換素子群と，
各前記第２光電変換素子と各前記第２端子とを電気的に
接続する複数の第２リード線とを備えた第２ブロックと
を少なくとも備えたイメージセンサであって、 互いに隣接する前記第１リード線と前記第２リード線と
の間の領域には、前記第１リード線もしくは前記第２リ
ード線と一体的に形成され前記第１リード線側からは前
記第１光電変換素子群側から前記第１端子側もしくは前
記第２端子側に，前記第２リード線側からは前記第２光
電変換素子群側から前記第２端子側もしくは前記第１端
子側に延びる容量補正枝状パターン、又は前記第１リー
ド線，第２リード線のそれぞれから一体的に形成され前
記第１リード線側からは前記第１光電変換素子群側から
前記第１端子側に，前記第２リード線側からは前記第２
光電変換素子群側から前記第２端子側に延びる容量補正
枝状パターンを備えていることを特徴としたイメージセ
ンサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987079823U JPH0744026Y2 (ja) | 1987-05-28 | 1987-05-28 | イメ−ジセンサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987079823U JPH0744026Y2 (ja) | 1987-05-28 | 1987-05-28 | イメ−ジセンサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63188962U JPS63188962U (ja) | 1988-12-05 |
| JPH0744026Y2 true JPH0744026Y2 (ja) | 1995-10-09 |
Family
ID=30930053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987079823U Expired - Lifetime JPH0744026Y2 (ja) | 1987-05-28 | 1987-05-28 | イメ−ジセンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744026Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0728365B2 (ja) * | 1984-11-05 | 1995-03-29 | 株式会社東芝 | 密着型イメ−ジセンサ |
| JPS6298767A (ja) * | 1985-10-25 | 1987-05-08 | Toshiba Corp | イメ−ジセンサ |
-
1987
- 1987-05-28 JP JP1987079823U patent/JPH0744026Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63188962U (ja) | 1988-12-05 |
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