JP3270874B2 - リニアセンサ - Google Patents
リニアセンサInfo
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- JP3270874B2 JP3270874B2 JP25943993A JP25943993A JP3270874B2 JP 3270874 B2 JP3270874 B2 JP 3270874B2 JP 25943993 A JP25943993 A JP 25943993A JP 25943993 A JP25943993 A JP 25943993A JP 3270874 B2 JP3270874 B2 JP 3270874B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体式のイメージセ
ンサ（撮像素子）に関し、特に横一線だけの線の明暗を
電気信号にするリニアセンサの構成に関するものであ
る。
ンサ（撮像素子）に関し、特に横一線だけの線の明暗を
電気信号にするリニアセンサの構成に関するものであ
る。
【０００２】
【従来の技術】一般に、ファクシミリやバーコードなど
の縞模様の読み取り、あるいは工業用の制御や計測に
は、半導体式のリニアセンサが使用されている。このリ
ニアセンサは、通常、半導体単結晶の基板からなるチッ
プ上に、横一列に連続して配置された多数のフォトダイ
オードからなる受光部を備えており、これらのフォトダ
イオードからの各電気的出力は、トランスファーゲート
（蓄積部＋シフトゲート）を介してシフトレジスタによ
って順々に拾い出されてゆき、横一線の明暗の縞模様を
電気信号に変換して外部に出力するようになっている。
の縞模様の読み取り、あるいは工業用の制御や計測に
は、半導体式のリニアセンサが使用されている。このリ
ニアセンサは、通常、半導体単結晶の基板からなるチッ
プ上に、横一列に連続して配置された多数のフォトダイ
オードからなる受光部を備えており、これらのフォトダ
イオードからの各電気的出力は、トランスファーゲート
（蓄積部＋シフトゲート）を介してシフトレジスタによ
って順々に拾い出されてゆき、横一線の明暗の縞模様を
電気信号に変換して外部に出力するようになっている。
【０００３】このシフトレジスタは、例えばＰ型シリコ
ン単結晶基板上にシリコン酸化膜を被覆させ、更にその
上にアルミ蒸着膜よりなる多数の電極を配置したもので
あって、その作動にあたっては、チップ側あるいはパッ
ケージ側に設けられた駆動回路より各電極に連続してパ
ルス電圧をかけることにより、単結晶基板内に空乏層を
次々と形成し、フォトダイオードからの電荷をその長手
方向に順々にシフトできるようになっている。
ン単結晶基板上にシリコン酸化膜を被覆させ、更にその
上にアルミ蒸着膜よりなる多数の電極を配置したもので
あって、その作動にあたっては、チップ側あるいはパッ
ケージ側に設けられた駆動回路より各電極に連続してパ
ルス電圧をかけることにより、単結晶基板内に空乏層を
次々と形成し、フォトダイオードからの電荷をその長手
方向に順々にシフトできるようになっている。
【０００４】
【発明が解決しようとする課題】ところで、リニアセン
サのうち、チップ内にシフトレジスタの駆動回路を内蔵
するタイプのものは、図４に示したように、チップ４０
の表面に、シフトレジスタ駆動回路４２への電源配線４
４とグラウンド（アース）配線４６をチップ長手方向に
沿って配線しており、駆動回路４２への電源は、これら
配線４４、４６の一端に外部電源（図示せず）を接続
し、かつ各配線４４、４６と各駆動回路４２とをそれぞ
れ接続することによりなされている。
サのうち、チップ内にシフトレジスタの駆動回路を内蔵
するタイプのものは、図４に示したように、チップ４０
の表面に、シフトレジスタ駆動回路４２への電源配線４
４とグラウンド（アース）配線４６をチップ長手方向に
沿って配線しており、駆動回路４２への電源は、これら
配線４４、４６の一端に外部電源（図示せず）を接続
し、かつ各配線４４、４６と各駆動回路４２とをそれぞ
れ接続することによりなされている。
【０００５】しかしながら、チップ４０にこのような電
源配線４４とグラウンド配線４６を一体的に設ける場
合、各配線４４、４６は、通常チップ４０上にアルミニ
ウムを蒸着することによって形成されるため、矢印Ａで
示したチップ長手方向の寸法が大きくなって配線４４，
４６自体の抵抗値が大きくなり、各駆動回路４２にかか
る電圧値に差が生じ、ＣＣＤシフトレジスタ４８の各電
極に印加するパルス電圧値が異なることになり、その出
力特性に悪影響を与える恐れがある。
源配線４４とグラウンド配線４６を一体的に設ける場
合、各配線４４、４６は、通常チップ４０上にアルミニ
ウムを蒸着することによって形成されるため、矢印Ａで
示したチップ長手方向の寸法が大きくなって配線４４，
４６自体の抵抗値が大きくなり、各駆動回路４２にかか
る電圧値に差が生じ、ＣＣＤシフトレジスタ４８の各電
極に印加するパルス電圧値が異なることになり、その出
力特性に悪影響を与える恐れがある。
【０００６】加えて、このようなチップ４０の両側方に
電源配線４４及びグラウンド配線４６を並置するものに
おいては、１配線分のアルミ蒸着膜の幅がそれぞれ１０
０μｍを越えるため、これに応じてチップ４０の幅方向
寸法が増加し、チップ製造時のシリコン単結晶基板のス
ライス面積が大きくなり、製造コストが高くなる問題が
あった。
電源配線４４及びグラウンド配線４６を並置するものに
おいては、１配線分のアルミ蒸着膜の幅がそれぞれ１０
０μｍを越えるため、これに応じてチップ４０の幅方向
寸法が増加し、チップ製造時のシリコン単結晶基板のス
ライス面積が大きくなり、製造コストが高くなる問題が
あった。
【０００７】本発明は、このような問題点に鑑み、チッ
プ上の複数の駆動回路に共通の外部電源から電源供給す
る場合に生ずるリニアセンサの配線抵抗、すなわち電源
配線およびグラウンド配線の抵抗に起因する電圧値の差
による出力特性への影響を軽減するとともに、チップ面
積を減じて製造コストを低減できるリニアセンサを提供
することを目的とするものである。
プ上の複数の駆動回路に共通の外部電源から電源供給す
る場合に生ずるリニアセンサの配線抵抗、すなわち電源
配線およびグラウンド配線の抵抗に起因する電圧値の差
による出力特性への影響を軽減するとともに、チップ面
積を減じて製造コストを低減できるリニアセンサを提供
することを目的とするものである。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、半導体基板上に形成された、横一
列に並置された多数のフォトダイオードからなる受光部
と、同受光部の側方に設けられ前記フォトダイオードか
らの各電気的出力を順々に拾い出し一連の電気信号に変
換するシフトレジスタと、前記受光部と前記シフトレジ
スタ間に挟まれて設けられ前記受光部からの電気的出力
を前記シフトレジスタに伝達するトランスファーゲート
と、前記シフトレジスタの側方に位置して設けられ前記
シフトレジスタの各電極に対して順にパルス電圧を印加
する複数の駆動回路とによりチップを構成するととも
に、同チップの前記半導体基板上の前記複数の駆動回路
の近傍に各々の駆動回路の電源端子およびグラウンド端
子をなすパッドを並置して設け、前記各駆動回路に対す
る電源供給およびグラウンドを独立させてなることを特
徴とするリニアアセンサが提供される。
め、本発明によれば、半導体基板上に形成された、横一
列に並置された多数のフォトダイオードからなる受光部
と、同受光部の側方に設けられ前記フォトダイオードか
らの各電気的出力を順々に拾い出し一連の電気信号に変
換するシフトレジスタと、前記受光部と前記シフトレジ
スタ間に挟まれて設けられ前記受光部からの電気的出力
を前記シフトレジスタに伝達するトランスファーゲート
と、前記シフトレジスタの側方に位置して設けられ前記
シフトレジスタの各電極に対して順にパルス電圧を印加
する複数の駆動回路とによりチップを構成するととも
に、同チップの前記半導体基板上の前記複数の駆動回路
の近傍に各々の駆動回路の電源端子およびグラウンド端
子をなすパッドを並置して設け、前記各駆動回路に対す
る電源供給およびグラウンドを独立させてなることを特
徴とするリニアアセンサが提供される。
【０００９】好ましい実施例においては、前記パッド
を、前記半導体基板の長手方向に沿って横一列に配置し
たものであり、前記チップ構造を収納する為のパッケー
ジを有し、又前記パッドはパッケージ側の配線とワイヤ
ボンディングにより電気的に接続されていることを特徴
としている。
を、前記半導体基板の長手方向に沿って横一列に配置し
たものであり、前記チップ構造を収納する為のパッケー
ジを有し、又前記パッドはパッケージ側の配線とワイヤ
ボンディングにより電気的に接続されていることを特徴
としている。
【００１０】
【作用】チップの半導体基板上の複数のシフトレジスタ
駆動回路の近傍に、各駆動回路への電源端子およびグラ
ウンド端子をなすパッドを並置するようにしたため、チ
ップを収納するパッケージ側に形成される配線に対し
て、前記パッドとの間でワイヤボンディングすることに
より電気的に接続することができ、各駆動回路に対する
電源供給およびグラウンドを独立して行うことができ
る。また、上記のようにパッドを並置することによりチ
ップの半導体基板上に電源配線、グラウンド配線用領域
を確保する必要がなくなり、その分だけチップ面積を減
少させることができる。
駆動回路の近傍に、各駆動回路への電源端子およびグラ
ウンド端子をなすパッドを並置するようにしたため、チ
ップを収納するパッケージ側に形成される配線に対し
て、前記パッドとの間でワイヤボンディングすることに
より電気的に接続することができ、各駆動回路に対する
電源供給およびグラウンドを独立して行うことができ
る。また、上記のようにパッドを並置することによりチ
ップの半導体基板上に電源配線、グラウンド配線用領域
を確保する必要がなくなり、その分だけチップ面積を減
少させることができる。
【００１１】
【実施例】図面を参照しながら本発明の一実施例を以下
に説明する。図１は、本発明のリニアセンサを構成する
チップの概略構成図である。リニアセンサのチップ１０
は、半導体単結晶基板１１の中央部に横一列に並べられ
た多数のミニＰＮフォトダイオードからなる受光部１２
を備えている。このミニＰＮフォトダイオードは、光が
当たるとそれに応じて電流が発生する一種のダイオード
として構成される。
に説明する。図１は、本発明のリニアセンサを構成する
チップの概略構成図である。リニアセンサのチップ１０
は、半導体単結晶基板１１の中央部に横一列に並べられ
た多数のミニＰＮフォトダイオードからなる受光部１２
を備えている。このミニＰＮフォトダイオードは、光が
当たるとそれに応じて電流が発生する一種のダイオード
として構成される。
【００１２】受光部１２を挟み、その幅方向両側には受
光部１２で発生した電荷を運ぶためのトランスファーゲ
ート１４が設けられ、更にその外側にはトランスファー
ゲート１４からの電荷を順々に拾い出し、一連の電気信
号に変換するＣＣＤシフトレジスタ１６が設けられる。
このＣＣＤシフトレジスタ１６は、半導体単結晶基板１
１の表面に絶縁膜を被覆させ、更にその上に、例えばア
ルミ蒸着膜からなる電極を多数並べたものであり、いわ
ゆるＭＯＳ構造のコンデンサを多数並置したような構造
であり、更にその一端には、連続した電気信号を外部に
出力するための出力回路１８が設けられる。
光部１２で発生した電荷を運ぶためのトランスファーゲ
ート１４が設けられ、更にその外側にはトランスファー
ゲート１４からの電荷を順々に拾い出し、一連の電気信
号に変換するＣＣＤシフトレジスタ１６が設けられる。
このＣＣＤシフトレジスタ１６は、半導体単結晶基板１
１の表面に絶縁膜を被覆させ、更にその上に、例えばア
ルミ蒸着膜からなる電極を多数並べたものであり、いわ
ゆるＭＯＳ構造のコンデンサを多数並置したような構造
であり、更にその一端には、連続した電気信号を外部に
出力するための出力回路１８が設けられる。
【００１３】ＣＣＤシフトレジスタ１６の側方には、シ
フトレジスタ１６の各電極に対して順々にパルス電圧を
印加し、その電極下方の基板部分に電荷を入れるための
空乏層を形成する複数の駆動回路２０が設けられる。こ
の駆動回路２０は、外部からのパルス電圧を１つの電極
に対して接続オンオフを繰り返す、一種のスイッチング
回路として構成され、トランスファーゲート１４からの
電荷を順序よく出力回路１８にシフトさせるものであ
る。
フトレジスタ１６の各電極に対して順々にパルス電圧を
印加し、その電極下方の基板部分に電荷を入れるための
空乏層を形成する複数の駆動回路２０が設けられる。こ
の駆動回路２０は、外部からのパルス電圧を１つの電極
に対して接続オンオフを繰り返す、一種のスイッチング
回路として構成され、トランスファーゲート１４からの
電荷を順序よく出力回路１８にシフトさせるものであ
る。
【００１４】以上のように構成されるリニアセンサのチ
ップ１０において、本実施例によれば、各々の駆動回路
２０の近傍の半導体単結晶基板１１上には、各駆動回路
２０の電源端子およびグラウンド端子を構成するボンデ
ィングパッド２２が、チップ１０の長手方向（矢印Ａ方
向）に沿って横一列に設けられる。これは、チップ１０
より各駆動回路２０への電源配線およびグラウンド配線
を無くし、できるだけチップ１０の幅方向寸法Ｗを縮
め、チップ１０全体の面積を減少させる目的達成のため
に構成されたものである。
ップ１０において、本実施例によれば、各々の駆動回路
２０の近傍の半導体単結晶基板１１上には、各駆動回路
２０の電源端子およびグラウンド端子を構成するボンデ
ィングパッド２２が、チップ１０の長手方向（矢印Ａ方
向）に沿って横一列に設けられる。これは、チップ１０
より各駆動回路２０への電源配線およびグラウンド配線
を無くし、できるだけチップ１０の幅方向寸法Ｗを縮
め、チップ１０全体の面積を減少させる目的達成のため
に構成されたものである。
【００１５】しかして、チップ１０の側縁部に横一列に
並設されているこれらボンディングパッド２２は、チッ
プ１０を半導体パッケージ２４に組み込む際、図２に示
したように、半導体パッケージ２４側の厚膜配線部２６
に対して、例えばＡｕ線２８などのワイヤボンディング
によって電気的に接続される。図３は、ボンディングパ
ッド２２の各々を互いに独立した各厚膜配線部２６に接
続した半導体パッケージ２４の部分外観図である。この
半導体パッケージ２４側との接続に当たっては、図３に
示した接続形態の他に、パッケージ側で電源側及びグラ
ウンド側となる各厚膜配線部を１つにまとめ、これに対
してボンディングパッド２２との間でワイヤボンディン
グするようにしてもよい。
並設されているこれらボンディングパッド２２は、チッ
プ１０を半導体パッケージ２４に組み込む際、図２に示
したように、半導体パッケージ２４側の厚膜配線部２６
に対して、例えばＡｕ線２８などのワイヤボンディング
によって電気的に接続される。図３は、ボンディングパ
ッド２２の各々を互いに独立した各厚膜配線部２６に接
続した半導体パッケージ２４の部分外観図である。この
半導体パッケージ２４側との接続に当たっては、図３に
示した接続形態の他に、パッケージ側で電源側及びグラ
ウンド側となる各厚膜配線部を１つにまとめ、これに対
してボンディングパッド２２との間でワイヤボンディン
グするようにしてもよい。
【００１６】このように本実施例によれば、リニアセン
サのチップ１０上に、各駆動回路２０に対して各々電源
端子およびグラウンド端子となる２つのボンディングパ
ッド２２を設け、ワイヤボンディングにより半導体パッ
ケージ２４側の電源配線部分と接続するようにしたた
め、従来のものにおけるチップ１０上の電源およびグラ
ウンド配線を排除した分に相当だけ低い抵抗で各駆動回
路２０に電源供給することができる。加えて、チップ１
０に電源およびグラウンドの配線領域を確保する必要が
なくなるため、チッブ１０自体の面積を減少することが
でき、その分だけ製造時のシリコン単結晶基板のスライ
ス面積を減少できることに伴い、製造コストを低減する
ことができる。
サのチップ１０上に、各駆動回路２０に対して各々電源
端子およびグラウンド端子となる２つのボンディングパ
ッド２２を設け、ワイヤボンディングにより半導体パッ
ケージ２４側の電源配線部分と接続するようにしたた
め、従来のものにおけるチップ１０上の電源およびグラ
ウンド配線を排除した分に相当だけ低い抵抗で各駆動回
路２０に電源供給することができる。加えて、チップ１
０に電源およびグラウンドの配線領域を確保する必要が
なくなるため、チッブ１０自体の面積を減少することが
でき、その分だけ製造時のシリコン単結晶基板のスライ
ス面積を減少できることに伴い、製造コストを低減する
ことができる。
【００１７】なお、図示した実施例では、受光部１２の
両側にＣＣＤシフトレジスタ１６を設けるものである
が、本発明のチップ構造は、片側のみにＣＣＤシフトレ
ジスタを配置するリニアセンサにおいても同様に適用可
能である。
両側にＣＣＤシフトレジスタ１６を設けるものである
が、本発明のチップ構造は、片側のみにＣＣＤシフトレ
ジスタを配置するリニアセンサにおいても同様に適用可
能である。
【００１８】
【発明の効果】以上に説明したように、本発明によれ
ば、チップ上の複数のシフトレジスタ駆動回路の近傍
に、各駆動回路への電源端子およびグラウンド端子をな
すパッドを並置して設け、各駆動回路に対する電源供給
およびグラウンドを独立にしているため、チップ自体が
長いものであっても、電気的抵抗値を小さくし各駆動回
路にかかる電圧値を一定にして安定した電源供給がで
き、シフトレジスタの各電極に印加されるパルス電圧値
を一定にし、その出力特性への影響を軽減して安定した
出力特性のリニアセンサを得ることができる。
ば、チップ上の複数のシフトレジスタ駆動回路の近傍
に、各駆動回路への電源端子およびグラウンド端子をな
すパッドを並置して設け、各駆動回路に対する電源供給
およびグラウンドを独立にしているため、チップ自体が
長いものであっても、電気的抵抗値を小さくし各駆動回
路にかかる電圧値を一定にして安定した電源供給がで
き、シフトレジスタの各電極に印加されるパルス電圧値
を一定にし、その出力特性への影響を軽減して安定した
出力特性のリニアセンサを得ることができる。
【００１９】加えて、これらパッドの設置により、チッ
プの半導体基板上に電源配線およびグラウンド配線用の
領域を確保する必要がなくなるため、その分チップ面積
を減少でき、半導体単結晶基板のスライス面積を減少さ
せて製造コストの大幅ダウンを図ることができる。
プの半導体基板上に電源配線およびグラウンド配線用の
領域を確保する必要がなくなるため、その分チップ面積
を減少でき、半導体単結晶基板のスライス面積を減少さ
せて製造コストの大幅ダウンを図ることができる。
【図１】 本発明によるチップ構造の概略的構成図であ
る。
る。
【図２】 図１のチップをパッケージ側に装着した断面
図である。
図である。
【図３】 図２の部分的外観斜視図である。
【図４】 従来のチップ構造の構成図である。
１０…チップ １１…半導体基板 １２…受光部（フォトダイオード） １４…トランスファーゲート １６…ＣＣＤシフトレジスタ ２０…駆動回路 ２２…ボンディングパッド ２４…半導体パッケージ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/14
Claims (4)
- 【請求項１】 半導体基板上に形成された、横一列に並
置された多数のフォトダイオードからなる受光部と、同
受光部の側方に設けられ前記フォトダイオードからの各
電気的出力を順々に拾い出し一連の電気信号に変換する
シフトレジスタと、前記受光部と前記シフトレジスタ間
に挟まれて設けられ前記受光部からの電気的出力を前記
シフトレジスタに伝達するトランスファーゲートと、前
記シフトレジスタの側方に位置して設けられ前記シフト
レジスタの各電極に対して順にパルス電圧を印加する複
数の駆動回路とによりチップを構成するとともに、同チ
ップの前記半導体基板上の前記複数の駆動回路の近傍に
各々の駆動回路の電源端子およびグラウンド端子をなす
パッドを並置して設け、前記各駆動回路に対する電源供
給およびグラウンドを独立させてなることを特徴とする
リニアセンサ。 - 【請求項２】 前記パッドを、前記半導体基板の長手方
向に沿って横一列に配置したことを特徴とする請求項１
に記載のリニアセンサ。 - 【請求項３】 前記チップ構造を収納するパッケージを
有することを特徴とする請求項１に記載のリニアセン
サ。 - 【請求項４】 前記パッドは、前記パッケージ側の配線
とワイヤボンディングにより電気的に接続されることを
特徴とする請求項３に記載のリニアセンサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25943993A JP3270874B2 (ja) | 1993-09-21 | 1993-09-21 | リニアセンサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25943993A JP3270874B2 (ja) | 1993-09-21 | 1993-09-21 | リニアセンサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0794695A JPH0794695A (ja) | 1995-04-07 |
| JP3270874B2 true JP3270874B2 (ja) | 2002-04-02 |
Family
ID=17334109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25943993A Expired - Fee Related JP3270874B2 (ja) | 1993-09-21 | 1993-09-21 | リニアセンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3270874B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4587642B2 (ja) * | 2003-01-21 | 2010-11-24 | ルネサスエレクトロニクス株式会社 | リニアイメージセンサ |
| JP5656611B2 (ja) * | 2010-12-20 | 2015-01-21 | キヤノン株式会社 | 半導体装置及び固体撮像装置 |
-
1993
- 1993-09-21 JP JP25943993A patent/JP3270874B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0794695A (ja) | 1995-04-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |