JP3279094B2

JP3279094B2 - イメージセンサ

Info

Publication number: JP3279094B2
Application number: JP23446494A
Authority: JP
Inventors: 顕三原
Original assignee: Fuji Xerox Co Ltd; Fujifilm Business Innovation Corp
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1994-09-05
Filing date: 1994-09-05
Publication date: 2002-04-30
Anticipated expiration: 2017-04-30
Also published as: JPH0878652A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、イメージスキャナやフ
ァクシミリ等に用いられる画像読み取りを行うイメージ
センサに係り、特に、その配置構造に起因する電気的特
性の改良を図ったものに関する。

【０００２】

【従来の技術】従来、この種のイメージセンサとして、
例えば、特開平１−９４６５５号公報に示されたよう
に、主走査方向に複数の受光素子としてのフォトダイオ
ードを配列すると共に、このフォトダイオードで発生し
た電荷を負荷容量に転送するスイッチング素子としての
薄膜トランジスタを設け、負荷容量の電圧を電荷検出用
ＩＣで検知するようにしてなるものが公知となってい
る。

【０００３】このイメージセンサにおいては、主走査方
向に画素情報をブロック単位で読み取る際に、原稿又は
イメージセンサを副走査方向に相対的に移動させて読み
取るようになっている。このため、各ブロックで画素信
号を蓄積している間に、各ブロックに対応する原稿の位
置がずれてしまうこととなるので、最終的に得られる画
像がブロック毎に副走査方向でずれのあるものとなると
いう欠点がある。

【０００４】かかる欠点を解消するものとして、出願人
は、受光素子及び第１の容量により受光素子に発生した
画素信号を蓄積する受光部容量を形成し、この受光部容
量に蓄積された画素電荷を全画素分同時に転送するスイ
ッチング素子と、転送された電荷を保持する第２の容量
と、受光部容量の未転送電荷をリセットするためのスイ
ッチング素子と、第２の容量に蓄積された電荷を順次転
送するためのマルチプレクス用スイッチング素子とを設
けてイメージセンサを構成したものを提案した（特願平
５−５３２１０）。

【０００５】すなわち、この一括転送型イメージセンサ
においては、受光部容量に蓄積された各画素毎の電荷を
同時に一括して第２の容量に転送することによって、副
走査方向における画像の位置ずれをなくすようにしたも
のである。

【０００６】

【発明が解決しようとする課題】ところで、これらいず
れのイメージセンサも、次述するように基本的な製造行
程は略同一である。すなわち、図７に示されたように、
この種のイメージセンサは、ガラス等の絶縁部材からな
る大型の基板１０上において、イメージセンサの副走査
方向で複数同時に形成され、一本づつ切り出されるよう
になっている。

【０００７】このようにして製造された一括転送型イメ
ージセンサは、例えば、図８に一例が示されたように、
副走査方向にフォトダイオードＰＤ、付加容量ＣADD、
電荷リセット用薄膜トランジスタＴＲ、電荷一括転送用
薄膜トランジスタＴＴ、負荷容量ＣT、順次転送用薄膜
トランジスタＴＭ等が配設されてなる一方、これらフォ
トダイオードＰＤ等は、それぞれ主走査方向において複
数配設されている。

【０００８】かかる配置において、各薄膜トランジスタ
ＴＲ，ＴＴ，ＴＭは、主走査方向にソース、ゲート及び
ドレインの各電極が略同一の直線上に沿って配置され、
各電極はトランジスタのサイズを確保しやすいという理
由から、副走査方向に細長い形状に構成されている（各
薄膜トランジスタのチャンネル幅Ｗの方向が副走査方向
と平行に形成されている。）。一方、イメージセンサの
製造工程中における熱や着膜に起因して生じる基板１０
の収縮や反りによって、ソース電極、ゲート電極及びド
レイン電極の作製時にいわゆるアライメントずれが発生
する。特に、この薄膜トランジスタのアライメントずれ
によるオーバラップ容量（ゲート電極とソース若しくは
ドレイン電極とが重なり合うことによって生じる容量）
のばらつきは、各電極が副走査方向に細長い形状に構成
されているので、アライメントの主走査方向のずれによ
り大きくなる。ゲート電極とソース電極間、ゲート電極
とドレイン電極間におけるオーバラップ容量のばらつき
が生じると、イメージセンサ出力のオフセットレベルが
ばらついて、安定した出力特性が得られないという問題
があった。

【０００９】本発明は上記実情に鑑みてなされたもの
で、イメージセンサにおいて、基板の収縮や反りにより
電界効果トランジスタのオーバラップ容量に変化を及ぼ
すようなアライメントずれが生ずることがない構造とす
ることにより、オフセットレベルのばらつきが小さく、
出力特性の安定したイメージセンサを提供することを目
的とする。

【００１０】

【課題を解決するための手段】請求項１記載の発明に係
るイメージセンサは、光電変換を行なう受光素子と、前
記受光素子に発生した光電荷を転送する第１のスイッチ
ング用電界効果トランジスタと、前記光電荷の転送後に
残留する光電荷をリセットする第２のスイッチング用電
界効果トランジスタと、を有し、これら受光素子、第１
及び第２のスイッチング用電界効果トランジスタが主走
査方向に複数組配設されてなるイメージセンサにおい
て、次の構成を含むことを特徴としている。前記第１及
び第２のスイッチング用電界効果トランジスタは、チャ
ネル幅方向が主走査方向と平行となるように配置されて
いる。前記第１及び第２のスイッチング用電界効果トラ
ンジスタは、副走査方向においてそれぞれ２列づつ配設
されて、副走査方向で隣接する薄膜トランジスタ同士が
並列接続されている。

【００１１】請求項２記載の発明に係るイメージセンサ
は、請求項２において、第１のスイッチング用電界効果
トランジスタは、１列目の電界効果トランジスタと２列
目の電界効果トランジスタとが、１列目と２列目の間の
主走査方向に仮定した直線を対称軸として、各々の電極
の配置が線対称となるように配設されてなることを特徴
としている。

【００１２】請求項３記載の発明に係るイメージセンサ
は、請求項１又は請求項２において、第２のスイッチン
グ用電界効果トランジスタは、１列目の電界効果トラン
ジスタと２列目の電界効果トランジスタとが、１列目と
２列目の間の主走査方向に仮定した直線を対称軸とし
て、各々の電極の配置が線対称となるように配設され、
１列目と２列目の電界効果トランジスタ間に第２のスイ
ッチング用電界効果トランジスタが接続され一定電圧が
供給される基準電位線を配設したことを特徴としてい
る。

【００１３】

【００１４】

【００１５】

【００１６】

【作用】請求項１のイメージセンサによれば、受光素子
に発生した光電荷を転送する第１のスイッチング用電界
効果トランジスタ、前記光電荷の転送後に残留する光電
荷をリセットする第２のスイッチング用電界効果トラン
ジスタにおいて、チャンネル幅方向が主走査方向と平行
となるように配置されているので、主走査方向でアライ
メントずれが生じても各電界効果トランジスタのゲート
電極とソース電極間のオーバラップ容量及びゲート電極
とドレイン電極間のオーバラップ容量が変化することが
なく、このため最終出力信号のオフセットレベルがばら
つくことがなくなり、出力特性の安定化が図れることと
なる。

【００１７】請求項１のイメージセンサによれば、第１
及び第２のスイッチング用電界効果トランジスタをそれ
ぞれ２列づつ配設し、一つの受光素子に対して各トラン
ジスタが２個並列に接続されるように構成したので、各
トランジスタのサイズを実質的に大きくすることがで
き、単体のトランジスタのサイズが小さくなることによ
るオン電流値の現象を防止することができる。

【００１８】請求項２のイメージセンサによれば、第１
のスイッチング用電界効果トランジスタを構成する１列
目の電界効果トランジスタと２列目の電界効果トランジ
スタにおいて、各々の電極の配置が線対称となるように
配設することにより、副走査方向のアライメントずれに
対しても容量の増加分と減少分とが相殺されることによ
り対処することができる。

【００１９】請求項３のイメージセンサによれば、第２
のスイッチング用電界効果トランジスタを構成する１列
目の電界効果トランジスタと２列目の電界効果トランジ
スタにおいて、各々の電極の配置が線対称となるように
配設することにより、前記したように副走査方向のアラ
イメントずれに対して対処可能となるとともに、基準電
位線を共通とすることができ、薄膜トランジスタを作製
する部分の面積を増加させて各トランジスタのサイズを
大きくすることができる。

【００２０】

【実施例】以下、本発明に係るイメージセンサの実施例
について、図１乃至図６を参照しながら説明する。ここ
で、図１は本発明に係るイメージセンサの一画素当たり
の等価回路図、図２は本発明に係るイメージセンサの第
１の実施例における主要部の配置を模式的に示した平面
説明図、図３は本発明に係るイメージセンサに用いられ
る薄膜トランジスタのゲート電極とドレイン電極及びソ
ース電極とのオーバーラップを模式的に示した平面説明
図、図４は第２の実施例における主要部の配置を模式的
に示した平面説明図、図５は第３の実施例における主要
部の配置を模式的に示した平面説明図、図６は第３の実
施例における副走査方向のアライメントずれを説明する
ための薄膜トランジスタの平面説明図である。

【００２１】先ず、本実施例におけるイメージセンサ
は、一画素当たり図１に示されたような等価回路を有す
るものである。すなわち、受光素子としてのフォトダイ
オードＰＤは、このフォトダイオードＰＤに対して並列
接続状態として表せられる寄生容量Ｃpを有している。
このフォトダイオードＰＤのアノードには、電荷一括転
送用薄膜トランジスタＴＴと順次転送用薄膜トランジス
タＴＭとが直列接続されており、薄膜トランジスタＴＭ
のソース側には駆動用ＩＣ１の電荷検出用アンプ２が接
続されている。ここで、電荷一括転送用薄膜トランジス
タＴＴは、第１のスイッチング用電界効果トランジスタ
をなすものである。

【００２２】また、フォトダイオードＰＤのアノードと
アースとの間には、フォトダイオードＰＤの容量不足を
補うための付加容量ＣADD及び電荷リセット用薄膜トラ
ンジスタＴＲが接続されている。ここで、電荷リセット
用薄膜トランジスタは第２のスイッチング用電界効果ト
ランジスタをなすものである。さらに、電荷一括転送用
薄膜トランジスタＴＴと順次転送用薄膜トランジスタＴ
Ｍとの接続点とアース間には一括転送用容量ＣTが、順
次転送用薄膜トランジスタＴＭのソースとアース間には
配線容量ＣLが、それぞれ設けられている。

【００２３】またさらに、駆動用ＩＣ１の内部におい
て、電荷検出用アンプ２の入力側とアース間には、配線
容量ＣLの電荷をリセットするためのリセット用ＭＯＳ
トランジスタ３が設けられている。尚、図１において、
ＣGSは薄膜トランジスタのゲート・ソース間のオーバラ
ップ容量を、ＣGDはゲート・ドレイン間のオーバラップ
容量を、それぞれ表しており、さらに同図においては、
これら記号の横に括弧書きで上述した薄膜トランジスタ
ＴＴ，ＴＲ，ＴＭのいずれかを添字として記して、いず
れの薄膜トランジスタのオーバラップ容量であるかを区
別できるようにしている。

【００２４】次に、一画素当たり上述のような等価回路
を有するイメージセンサの各構成要素の配置例について
図２を参照しつつ説明する。尚、図２は、イメージセン
サの主要な構成要素の配置を模式的に平面説明図に表し
たもので、イメージセンサの基板の積層方向における各
要素の位置関係を正確に表すものではない。フォトダイ
オードＰＤは、主走査方向に複数配設されており、図２
において略正方形状の部分は個別電極（アノード側）
を、また主走査方向に長辺が沿う長方形状の部分（二点
鎖線で表示）は電源電圧ＶBが印加される共通電極（カ
ソード側）を、それぞれ表している。

【００２５】そして、副走査方向において、このフォト
ダイオードＰＤに隣接する位置には付加容量ＣADDが配
設されている。この付加容量ＣADDも主走査方向にフォ
トダイオードＰＤに一対一に対応して複数配置されてい
る。図２において、実線で表された長方形状の部分は、
この付加容量ＣADDの一方の個別電極を、二点鎖線で表
された長方形状の部分は、アースされる側の共通電極
を、それぞれ表している。

【００２６】この付加容量ＣADDに副走査方向で隣接す
る位置には、電荷リセット用薄膜トランジスタＴＲが配
設されている。すなわち、電荷リセット用薄膜トランジ
スタＴＲは、フォトダイオードＰＤに一対一に対応して
主走査方向に配設されており、しかも、各薄膜トランジ
スタＴＲは、副走査方向においてドレイン、ゲート、ソ
ースの各電極が一列に並ぶ配置となっている。特に、本
実施例においては、付加容量ＣADD側にドレイン電極が
位置するようになっている。尚、図２において「Ｄ」は
ドレイン電極を、「Ｇ」はゲート電極を、「Ｓ」はソー
ス電極を、それぞれ表している（以下、図３乃至図６に
おいても同様）。

【００２７】また、この電荷リセット用薄膜トランジス
タＴＲに副走査方向で隣接する位置には、電荷一括転送
用薄膜トランジスタＴＴが配設されている。この電荷一
括転送用薄膜トランジスタＴＴも上述の薄膜トランジス
タＴＲと同様に、主走査方向に複数配設されており、し
かも、各薄膜トランジスタＴＴの配置も電荷リセット用
薄膜トランジスタＴＲ同様、副走査方向においてドレイ
ン、ゲート、ソースの各電極が一列に並ぶ配置となって
おり、本実施例においては、電荷リセット用薄膜トラン
ジスタＴＲ側にドレイン電極が位置するようになってい
る。

【００２８】そして、電荷一括転送用薄膜トランジスタ
ＴＴに副走査方向で隣接する位置には、一括転送用容量
ＣTが配設されており、付加容量ＣADDと同様に、主走査
方向において複数設けられている。尚、図２において、
実線で表された長方形状の部分は、一括転送用容量ＣT
を構成する一方の個別電極であり、二点鎖線で表された
長方形状の部分はアースされる側の共通電極を表してい
る。

【００２９】さらに、この一括転送用容量ＣTに副走査
方向で隣接する位置には、順次転送用薄膜トランジスタ
ＴＭが、先の薄膜トランジスタＴＲ，ＴＴと同様な配置
構成で設けられている。本実施例の特徴的な構成は、各
薄膜トランジスタＴＲ，ＴＴ，ＴＭのドレイン、ゲー
ト、ソースの各電極が副走査方向に並ぶように配置され
ることにより、各薄膜トランジスタＴＲ，ＴＴ，ＴＭの
ドレイン、ゲート、ソースの各電極の長手方向が主走査
方向に沿って配置され、チャネル幅Ｗの方向が主走査方
向に平行になっている点である。したがって、製造過程
においてイメージセンサが形成される基板に収縮や反り
が生じ、主走査方向におけるいわゆるアライメントずれ
が発生しても、各薄膜トランジスタＴＲ，ＴＴ，ＴＭの
オーバラップ容量に影響を与えることがない。

【００３０】すなわち、図３に示されたように、主走査
方向におけるアライメントずれが発生し、ドレイン電極
及びソース電極が点線のような形状に形成されても、イ
メージセンサの製造過程において設定されたゲート電極
とドレイン電極とのオーバラップ量Ｌ1と、ゲート電極
とソース電極とのオーバラップ量Ｌ2は、それぞれ初め
に設定された値と同じにすることができる。したがっ
て、ゲート・ドレイン間のオーバラップ容量及びゲート
・ソース間のオーバラップ容量が各薄膜トランジスタ毎
に変化するようなことがなく、このため、従来と異なり
出力信号のオフセットレベルが設計値に比して大きくば
らつくようなことがなくなり、略設計値の出力信号が得
られることとなる。

【００３１】図４には第２の実施例が示されており、以
下、同図を参照しつつこの実施例について説明する。
尚、図１乃至図３で示された第１の実施例と同一の構成
要素については、同一の符号を付してその説明を省略
し、以下、異なる点を中心に説明する。この第２の実施
例は、電荷リセット用薄膜トランジスタＴＲ、電荷一括
転送用薄膜トランジスタＴＴ及び順次転送用薄膜トラン
ジスタＴＭの各配列を２列とした点が第１の実施例と異
なるものである。

【００３２】上記実施例においては、各薄膜トランジス
タＴＲ，ＴＴ，ＴＭのドレイン、ゲート、ソースの各電
極の長手方向が主走査方向に沿って配置され、チャネル
幅Ｗの方向が主走査方向と平行に形成されるため、チャ
ネル幅Ｗは一画素幅より小さくする必要があり、トラン
ジスタのサイズに限度がある。例えば、受光素子が高密
度化すると、一画素分の幅も小さくなるので、場合によ
っては電荷転送に十分なオン電流を有するトランジスタ
のサイズを形成できない場合が考えられる。

【００３３】第２の実施例は、このような場合を考慮し
たもので、電荷リセット用薄膜トランジスタＴＲ、電荷
一括転送用薄膜トランジスタＴＴ及び順次転送用薄膜ト
ランジスタＴＭについて、副走査方向に２列づつ配設
し、それぞれ、副走査方向で隣接するもの同士が並列接
続された構成となっている。したがって、各ビットにつ
いて前記各薄膜トランジスタＴＲ，ＴＴ，ＴＭはそれぞ
れ２個で構成されることになり、トランジスタの実質的
なサイズを大きくして電流が流れる面積を大きくするこ
とができ、各薄膜トランジスタＴＲ，ＴＴ，ＴＭの導通
時のオン電流の値を大きくして電荷の確実な転送を可能
としている。

【００３４】本実施例においては、２列づつ配設された
各薄膜トランジスタＴＲ，ＴＴ，ＴＭの電極の配置は、
副走査方向において、フォトダイオードＰＤ側から順に
ドレイン電極、ゲート電極及びソース電極となるように
設定されている。

【００３５】次に、図５を参照しつつ第３の実施例につ
いて説明する。尚、上述した第１及び第２の実施例と同
一の構成要素には同一の符号を付してその説明を省略
し、以下、異なる点を中心に説明することとする。この
第３の実施例は、各薄膜トランジスタＴＲ，ＴＴ，ＴＭ
が並列接続されて設けられた点は、第２の実施例と同様
であるが、その配置の仕方が異なるものである。

【００３６】すなわち、電荷リセット用薄膜トランジス
タＴＲは、副走査方向に２列に配設されているが、付加
容量ＣADD側の第１列目の薄膜トランジスタＴＲと、電
荷一括転送用薄膜トランジスタＴＴ側の第２列目の薄膜
トランジスタＴＲとは、その間に位置する基準電位線４
を対称軸として互いに線対称に配置されているものであ
る。この基準電位線４には一定電圧が供給され、例えば
アース用電極（グランド配線ＧＮＤ）で形成されてい
る。本実施例においては、第１列目の薄膜トランジスタ
ＴＲは、付加容量ＣADD側にドレインが位置するように
配設される一方、第２列目の薄膜トランジスタＴＲは、
電荷一括転送用薄膜トランジスタＴＴ側にドレインが位
置するように配設されている。

【００３７】電荷一括転送用薄膜トランジスタＴＴも、
電荷リセット用薄膜トランジスタＴＲ同様に副走査方向
で、２列に配設されており、しかも、電荷リセット用薄
膜トランジスタＴＲ側の列の薄膜トランジスタＴＴは、
ドレイン電極が電荷リセット用薄膜トランジスタＴＲ側
に位置するように、また、一括転送用容量ＣT側の薄膜
トランジスタＴＴは、ドレイン電極が一括転送用容量Ｃ
T側に位置するように、それぞれ配設されている。

【００３８】そして、１列目の薄膜トランジスタＴＴ
と、２列目の薄膜トランジスタＴＴとは、互いのソース
電極が接続電極５で相互に接続されており、この接続電
極５の主走査方向に沿った並びを対称軸として線対称に
配設された構成となっている。

【００３９】さらに、順次転送用薄膜トランジスタＴＭ
の配置構成は、電荷一括転送用薄膜トランジスタＴＴの
配置構成と基本的に同一である。すなわち、副走査方向
に２列に配設された薄膜トランジスタＴＭは、互いのソ
ース電極が副走査方向で向かい合って接続電極６で接続
された配置となっており、この接続電極６の主走査方向
に沿った並びを対称軸として線対称に配設された構成と
なっている。

【００４０】このような配置構成とすることにより、１
列目と２列目の電荷一括リセット用薄膜トランジスタＴ
Ｔの基準電位線４（グランド配線ＧＮＤ）を供用するこ
とにより、面積を有効に使用して薄膜トランジスタのサ
イズを大きくすることができ、導通時のオン電流の値を
大きくして電荷の確実な転送や放電を行なうことができ
る。

【００４１】また、図６の電荷一括転送用薄膜トランジ
スタＴＴに示されたように、副走査方向におけるいわゆ
るアライメントずれが発生し、１列目と２列目の薄膜ト
ランジスタにおいてドレイン電極及びソース電極が点線
のような形状に形成されても、１列目のゲート電極とド
レイン電極とのオーバラップ量の増加分Ｌ3は、２列目
のゲート電極とドレイン電極とのオーバラップ量の減少
分Ｌ3′と同じであるため、これらが相殺されることに
より薄膜トランジスタＴＴのソレイン側のオーバーラッ
プ量については変化しない。同様に、１列目のゲート電
極とソース電極とのオーバラップ量の減少分Ｌ4は、２
列目のゲート電極とソース電極とのオーバラップ量の減
少分Ｌ4′と同じであるため、これらが相殺されること
により薄膜トランジスタＴＴのソース側のオーバーラッ
プ量については変化しない。したがって、副走査方向に
おけるアライメントずれに起因する各薄膜トランジスタ
の電気的特性のばらつきがなくなるという効果がある。
順次転送用薄膜トランジスタＴＭ及び電荷リセット用薄
膜トランジスタＴＲについても同様の効果を有してい
る。

【００４２】上記した各実施例では、一画素の受光素子
について、電荷一括転送用薄膜トランジスタＴＴ、電荷
リセット用薄膜トランジスタＴＲ、順次転送用薄膜トラ
ンジスタＴＭの３つの薄膜トランジスタを有するイメー
ジセンサについて説明したが、リセット用薄膜トランジ
スタと、順次（ブロック）転送用薄膜トランジスタＴＭ
の２つの薄膜トランジスタで構成されるイメージセンサ
の各トランジスタに適用できることは勿論である。

【００４３】

【発明の効果】本発明によれば、電界効果トランジスタ
のチャンネル幅方向を主走査方向と平行することによ
り、主走査方向でアライメントずれは電界効果トランジ
スタのゲート電極とソース電極間のオーバラップ容量及
びゲート電極とドレイン電極間のオーバラップ容量に何
等影響を及ぼすことなく、オーバラップ容量のばらつき
が生じることがない。また、オーバラップ容量のばらつ
きがないので、出力信号のオフセットレベルがばらつく
ことがなく、出力特性の安定したイメージセンサを提供
することができる。

【００４４】また、薄膜トランジスタを並列に接続する
ことにより、電流が流れる面積を大きくすることがで
き、導通時のオン電流の値を大きくして電荷の確実な転
送を行なうことができる。

【００４５】さらに、電界効果トランジスタが副走査方
向に２列に配設されることにより、ゲート電極、ドレイ
ン電極及びソース電極の位置が線対称となるように配置
されているので、副走査方向におけるアライメントずれ
による各電界効果トランジスタの電気的特性のばらつき
を小さくすることができ、特性の均一化を図ることがで
きる。

【００４６】また、１列目と２列目のリセット用の第２
の薄膜トランジスタの基準電位線を供用することによ
り、薄膜トランジスタのサイズを大きくすることがで
き、導通時のオン電流の値を大きな値とすることがで
き、電荷の確実な転送や放電を行なうことができる。

【図面の簡単な説明】

【図１】本発明に係るイメージセンサの一画素当たり
の等価回路図である。

【図２】本発明に係るイメージセンサの第１の実施例
における主要部の配置を模式的に示した平面説明図であ
る。

【図３】本発明に係るイメージセンサに用いられる薄
膜トランジスタのゲート電極とドレイン電極及びソース
電極とのオーバーラップを模式的に示した平面説明図で
ある。

【図４】第２の実施例における主要部の配置を模式的
に示した平面説明図である。

【図５】第３の実施例における主要部の配置を模式的
に示した平面説明図である。

【図６】第３の実施例における副走査方向のアライメ
ントずれを説明するための電荷一括転送用薄膜トランジ
スタＴＴの平面説明図である。

【図７】イメージセンサの製造に用いられる基板上の
配置を示す平面説明図である。

【図８】従来のイメージセンサの主要部の配置例を模
式的に示す平面説明図である。

【符号の説明】

４…基準電位線（グランド配線ＧＮＤ）、５，６…接
続電極、ＰＤ…フォトダイオード、ＴＲ…電荷リセ
ット用薄膜トランジスタ、ＴＴ…電荷一括転送用薄膜
トランジスタ、ＴＭ…順次転送用薄膜トランジスタ、
Ｇ…ゲート電極、Ｄ…ドレイン電極、Ｓ…ソース
電極

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/146 H04N 1/028 H04N 1/19 H04N 5/335

Claims

(57)【特許請求の範囲】

【請求項１】光電変換を行なう受光素子と、前記受光素
子に発生した光電荷を転送する第１のスイッチング用電
界効果トランジスタと、前記光電荷の転送後に残留する
光電荷をリセットする第２のスイッチング用電界効果ト
ランジスタと、を有し、これら受光素子、第１及び第２
のスイッチング用電界効果トランジスタが主走査方向に
複数組配設されてなるイメージセンサにおいて、前記第１及び第２のスイッチング用電界効果トランジス
タは、チャネル幅方向が主走査方向と平行となるように
配置されるとともに、副走査方向においてそれぞれ２列づつ配設されて、副走
査方向で隣接する薄膜トランジスタ同士が並列接続され
てなることを特徴とするイメージセンサ。
【請求項２】第１のスイッチング用電界効果トランジス
タは、１列目の電界効果トランジスタと２列目の電界効
果トランジスタとが、１列目と２列目の間の主走査方向
に仮定した直線を対称軸として、各々の電極の配置が線
対称となるように配設されてなることを特徴とする請求
項１記載のイメージセンサ。
【請求項３】第２のスイッチング用電界効果トランジス
タは、１列目の電界効果トランジスタと２列目の電界効
果トランジスタとが、１列目と２列目の間の主走査方向
に仮定した直線を対称軸として、各々の電極の配置が線
対称となるように配設され、１列目と２列目の電界効果
トランジスタ間に第２のスイッチング用電界効果トラン
ジスタが接続され一定電圧が供給される基準電位線を配
設したことを特徴とする請求項１又は請求項２記載のイ
メージセンサ。