JPH0622287A - 映像信号多重伝送装置 - Google Patents

Abstract

(57)【要約】 【目的】 送信側での大容量メモリを不要とし、高速で
動作する回路の規模を大幅に削減することが可能な映像
信号多重伝送装置の実現を目的とする。 【構成】 入力ｎチャネル映像信号を１水平走査周期単
位で区切り、入力映像信号に同期してメモリに書き込
み、これをｎチャネルの信号の同期化は図らずにクロッ
クレートだけをそろえて読み出した上、ｎチャネルの各
メモリ出力に同一のワード同期符号とチャネルにより異
なるＩＤコードを付加し、ｎチャネルのパラレル信号を
一旦各々ｎチャネルのシリアル信号に変換した後、これ
を更に１つのシリアル信号に変換して伝送する構成と
し、チャネル毎にワード同期コードを各映像入力に同期
したタイミングで個別に付加することで、チャネル間の
映像信号同期をとる必要性をなくし、小容量のメモリで
データレートを合わせるだけで送信側の大容量のメモリ
を不要にし、ディジタル回路の規模の縮小を可能とし
た。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のコンポーネント
カラーＴＶ信号等の、非同期多チャネル映像信号を高速
で伝送するディジタル信号伝送装置に関するものであ
る。

【０００２】

【従来の技術】近年、光ファイバーケーブル等の実用化
に伴い、より高速のディジタル信号伝送が可能になって
きている。このため、複数台のテレビジョンカメラ出力
信号等を、まとめて一本のシリアル信号として伝送する
ケースが増えてきている。ディジタル信号をシリアル信
号のかたちで伝送する際には、通常、映像信号のブラン
キング期間のようなデータの切れ目等に、受信側でデー
タの先頭を知る目印のためのワード同期コードを付加す
る必要が有る。また、レートの異なる信号をシリアル信
号に多重することは困難である。このため従来の技術で
は、このような非同期の多チャネル映像信号を多重して
伝送する際には、フレームシンクロナイザのような大容
量のメモリを用いて、各映像信号を同期化してから、こ
れにワード同期コードを付加しシリアル信号に変換する
方法がとられている。

【０００３】従来の技術の例としてＡ，Ｂ２チャネルの
非同期映像信号多重伝送装置の伝送部のブロック図を図
２に示し、以下この動作を簡単に説明する。Ａ，Ｂ２つ
の入力端子から加えられた入力映像信号は、各々２つの
Ａ／Ｄ変換器２１，２２で各チャネルｍビットからなる
パラレルディジタル信号に変換される。また、同期分離
回路２３，２４は入力映像信号から各々のチャネルの水
平、垂直同期パルス及び画素クロックを抽出する。メモ
リ書き込みアドレスコントローラ２５，２６は、この水
平、垂直同期パルス及び画素クロックを基準タイミング
とした書き込みアドレスを出力し、前記ディジタル化さ
れた映像信号をフレームメモリ２７，２８に書き込む。

【０００４】一方、２つのフレームメモリ２７，２８か
らの読出しは、基準同期信号発生回路２９出力を基準タ
イミングとした共通の読出しアドレスコントローラ３０
出力で制御される。こうすることにより図５の（１）に
アナログ信号イメージで示す非同期入力映像信号は、２
つのフレームメモリ出力では図５の（２）に示すように
同期したものとなる。このように同期化された信号は、
ワード同期コード付加回路３１に送られ、映像信号のブ
ランキング期間のようなデータの切れ目に、受信側でワ
ードの切れ目を知る目印となるためのワード同期コード
を付加した後、パラレル／シリアル変換回路３２でシリ
アル信号に変換されていた。なお、ここで補足としてワ
ード同期コードの意味を説明すると、このコードはたと
えば、１１１１００００１１１１といった１２ビットの
コードのようなものが用いられ、このコードの直後から
ワードの先頭が始まると定義して使用されるものであ
る。受信装置では伝送されてきたシリアル信号から、こ
のワード同期コードを検出し元のパラレル信号を復元す
る。

【０００５】

【発明が解決しようとする課題】以上のように従来の方
法では映像信号を多重して伝送するためには、大容量の
フレームメモリが必要になる。このため送信側装置の大
きさ、コスト等を小さく出来ないという問題が有った。
また、従来の方法では、送信側では多数のパラレル信号
を一度にシリアル信号に、受信側ではワード同期コード
を検出した上、シリアル信号を一度に多数のパラレル信
号に変換する必要があったために、高速で動作する回路
の規模が大きく、電力、コスト、安定性等の面で問題が
あった。本発明はこれらの欠点を除去し、送信側での大
容量メモリを不要とし、高速で動作する回路の規模を大
幅に削減することが可能な映像信号多重伝送装置の実現
を目的とする。

【０００６】

【課題を解決するための手段】本発明は上記の目的を達
成するため、ｎチャネルの非同期映像信号をそれぞれ入
力しこれを少なくとも一水平走査期間記憶するｎ個のメ
モリと、当該ｎ個の各映像信号入力の水平同期信号に同
期した個別のメモリ書き込み用クロック及び書き込みア
ドレス制御信号を発生する手段と、メモリ読出し用の上
記ｎ個のどのクロックよりも高い周波数の共通の読出し
クロックを発生する手段と、上記ｎチャネル個別の書き
込みアドレスから一定時間遅延しかつ共通の読出しクロ
ックとは同期したｎ個の読出しアドレス制御信号を発生
する手段と、上記ｎチャネルの各メモリ出力に同一のワ
ード同期符号とチャネルにより異なるＩＤコードを付加
する手段と、ｎチャネルのパラレル信号を各々シリアル
信号に変換しｎチャネルのシリアル信号を得る手段と、
該ｎチャネルのシリアル信号を更に一系統のシリアル信
号に変換しこれを伝送する手段を有する構成としたもの
である。

【０００７】

【作用】本発明は、入力ｎチャネル映像信号を１水平走
査周期単位で区切り、入力映像信号に同期してメモリに
書き込み、これをｎチャネルの信号の同期化は図らずに
クロックレートだけをそろえて読み出した上、ｎチャネ
ルの各メモリ出力に同一のワード同期符号とチャネルに
より異なるＩＤコードを付加し、ｎチャネルのパラレル
信号を一旦各々ｎチャネルのシリアル信号に変換した
後、これを更に一系統のシリアル信号に変換する構成、
即ち、チャネル毎にワード同期コードを各映像入力に同
期したタイミングで個別に付加する方法をとることで、
チャネル間の映像信号同期をとる必要性をなくし、ライ
ンメモリ等の小容量のメモリでデータレートを合わせる
だけで送信側の大容量のメモリを不要にし、また、送信
側でｎチャネルの映像信号を一つのシリアル信号に変換
する際、及び受信側でシリアル信号をｎチャネルの映像
信号に復元する際必要となる、高速で動作するディジタ
ル回路の規模の縮小を可能にしたものである。

【０００８】

【実施例】図１に本発明の一実施例を示し、以下この動
作を詳しく説明する。なお、以下の説明では入力複合映
像信号はＡ，Ｂ２チャネルであるケースを例にとる。
Ａ，Ｂ２チャネルの複合映像信号は入力端子１，２から
入力され、各々のＡ／Ｄ変換回路３，４と同期信号分離
回路５，６に送られる。同期信号分離回路５，６は各々
の入力映像信号に同期したクロック及び水平同期信号を
再生する。また、Ａ／Ｄ変換器３，４はこのクロックに
同期してアナログ入力映像信号をディジタル信号に変換
する。なお、入力信号があらかじめディジタル信号であ
った場合はこのＡ／Ｄ変換器は不要であることは言うま
でもない。

【０００９】次に、Ａ／Ｄ変換器３，４出力は、映像信
号を１水平走査期間以上記憶するラインＦＩＦＯ（Firs
t In First Out）メモリ７，８の入力ポートに加えられ
る。ここでＦＩＦＯメモリ７，８を簡単に説明すると、
これは図３に示すように入力及び出力ポート４１，４
３、メモリセル４２、書き込みアドレスポインタ４４、
読み出しアドレスポインタ４５より構成され、書き込み
用、読み出し用の各々のクロックとリセット信号を加え
ることで、非同期の読み書きが同時に行えるメモリであ
る。

【００１０】そして、同期信号分離回路５，６出力のク
ロック及び水平同期信号をこのメモリ７，８の書き込み
クロック及びリセット端子に加え、読み出しクロック端
子には、どちらのチャネルの書き込みクロックよりも周
波数の高い読み出しクロック発生回路９で発生させたク
ロックを、またリセット端子には書き込みリセット信号
をクロック同期化回路１０，１１で一定時間遅延させた
上、読み出しクロックに同期化させた信号を加えれば、
図６の(１)に示す非同期かつデータレートの異なるＡ，
Ｂ２チャネルのＡ／Ｄ変換出力は、２つのメモリ７，８
出力では同じ出力レートでかつ１水平走査周期単位で時
間軸圧縮された図６の(２)に示す出力に変換される。こ
こで念のためリセット、同期信号等を発生するクロック
同期化回路の具体的構成例を示しておくと、これは、図
４に示すようにリセット入力を持つカウンタ５１とこの
出力をデコードするデコーダ５２で簡単に構成できる。
メモリ７，８出力は、次に同期、ＩＤコード付加回路１
２，１３に送られ、図６の(３)に示すように映像信号の
先頭部分に各チャネル共通の同期コード及びチャネル毎
に異なるＩＤコードを付加された上、各々第１のパラレ
ル／シリアル変換回路１４，１５でシリアル信号に変換
される。この２チャネルのシリアル信号は、第２のパラ
レル／シリアル変換回路１６で一系統のシリアル信号に
変換され伝送される。

【００１１】次に、上記方法で多重された信号を受信す
る回路例を図７に示し、この動作を説明すると、受信イ
ンタフェース回路６１は、伝送路を介して伝送されてき
たデータを受信し、シリアルデータとクロックを再生す
る。このシリアルデータとクロックはシリアルＩＮ／パ
ラレルＯＵＴのシフトレジスタ６２と、２分周カウンタ
６３からなる第１のシリアル／パラレル変換回路に送ら
れる。ここで、シリアルデータはシフトレジスタ６２の
シリアルＩＮ端子６２−１に、また分周前のクロックは
シリアルクロック端子６２−２に、分周後のクロックは
パラレルロードクロック端子６２−３に接続される。こ
うすると、シフトレジスタ６２のパラレルＯＵＴ端子６
２−４からは、パラレルにＡ，Ｂ２チャネルのデータが
元のシリアルデータの１／２にレートダウンされて出力
される。

【００１２】しかし、このシリアル／パラレル変換で
は、シリアルデータのワードの切れ目に相当する、Ａ，
Ｂ２チャネルの区切りがどこであるかを判定せず、単純
にシリアル信号をパラレル化しているので、２つのパラ
レルＯＵＴ端子の内どちらからＡ，Ｂチャネルの信号が
出力されるかは確定しない。通常これを確定させるため
には、送信部の前記第２のパラレル／シリアル変換を行
う際に、ワード同期コードを付加しておき、受信部で
は、受信したシリアルデータの中からこれを検出し、上
記２分周カウンタ６３をリセットする必要がある。しか
し、通常ワード同期コード検出回路は多段のシフトレジ
スタとデータ一致判定回路により構成されるため、こう
すると高速で動作しなければならない回路が増えること
になる。このため、本発明では以下の方法で、出力チャ
ネルが確定しないまま後段の処理を可能にしている。即
ち、シフトレジスタ６２のパラレルＯＵＴ端子から出力
された２つのシリアル信号は、２つある第２のシリアル
／パラレル変換回路６４，６５に加えられる。上記した
ように、この２つのシリアル／パラレル変換回路６４，
６５の各々に入力される信号はどのチャネルの信号かは
確定していない。しかし、送信部で各チャネル共通のワ
ード同期コードが付加されているので、どのチャネルの
シリアル信号が入力しても、出力からはパラレルにシリ
アルデータが得られる。

【００１３】次に、パラレルに得られる出力のうちシリ
アル／パラレル変換回路６５の出力はチャネルＩＤ判定
回路６６に送られ、送信部で付加されたチャネルＩＤコ
ードが読解され、この信号がどのチャネルの信号である
かを判定される。なお、シリアル／パラレル変換回路６
５の出力だけがチャネルＩＤ判定回路６６に送られるの
は、２つの内１つのチャネルが判定できれば他は自ずか
ら確定するからであり、シリアル／パラレル変換回路６
５の替わりにシリアル／パラレル変換回路６４の出力で
判定を行っても差し支えない。また、第２のシリアル／
パラレル変換回路６４，６５の出力は、２チャネルのパ
ラレル入力と同じく２チャネルのパラレル出力を有する
スイッチング回路６８に送られる。また、チャネルＩＤ
判定回路６６の出力はスイッチング制御回路６７に送ら
れる。そして、スイッチング制御回路６７はスイッチン
グ回路６８の出力が上から順にＡ，Ｂチャネルとなるよ
うスイッチング回路６８を制御する。

【００１４】以上のように本発明の多重方法を用いれ
ば、受信側で第１のシリアル／パラレル変換時にワード
同期検出を行わなくても、正しいチャネルのパラレルデ
ータを得ることができる。このように本発明を用いる
と、送信側で必要とするメモリ容量は１水平ライン分の
みでたり、また高速で動作する回路も、送信側では第２
のパラレル／シリアル変換回路１６だけに、また、受信
側でも第１のシリアル／パラレル変換回路を構成するシ
フトレジスタ回路６２と２分周カウンタ回路６３だけで
すみ、他の回路はこの１／２以下のレートで動作する低
速回路で構成できる。なお、このように伝送したデータ
をそのままＤ／Ａ変換すると、ジッタが問題となること
があるため、受信側装置には通常このジッタを除去する
ためのフレームシンクロナイザ６９，７０が必要とな
る。しかし、一般にこのような映像信号伝送システムで
は、伝送レートが決まっている場合や外部システムから
の制御に同期して映像信号を出力する必要があるため、
従来の方法のように、送信側にフレームシンクロナイザ
がある場合にも受信側でもフレームシンクロナイザが必
要になるケースが多い。また、以上の説明では説明を簡
単にするために映像信号のチャネル数を２としたが、こ
の数は３以上であっても同様の構成で本発明の効果が得
られる。

【００１５】

【効果】以上のように本発明を用いると、送信側で大容
量のメモリが不要になるほか、高速で動作する回路の規
模を送受両方で大幅に削減することが可能になり、従来
方式で問題となっていたコストが高いといった問題や、
高速動作回路が多いため電力が大きく、安定性にも問題
があるといった問題を解決することができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図。

【図２】従来技術の送信部の構成を示すブロック図。

【図３】本発明に用いるＦＩＦＯメモリの構造を説明す
る図。

【図４】リセット、同期信号等を発生する回路の構成例
を説明する図。

【図５】従来技術の映像同期化回路の入出力タイミング
チャート。

【図６】本発明の映像信号レート同一化、同期ＩＤコー
ド付加のタイミングチャート。

【図７】本発明の装置により伝送された信号を受信する
装置の例を説明する図である。

【符号の説明】

５，６ 同期信号分離回路、７，８ ラインメモリ、１
０，１１ クロック同期化回路、１２，１３ 同期、Ｉ
Ｄコード付加回路、１４〜１６ パラレル／シリアル変
換回路、６１ 受信インタフェース、６２ シフトレジ
スタ、６３ ２分周カウンタ、６４，６５ シリアル／
パラレル変換回路、６６ チャネルＩＤ判定回路、６７
スイッチング制御回路、６８ スイッチング回路、６
９，７０フレームシンクロナイザ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ｎチャネルの非同期映像信号をそれぞれ
   入力しこれを少なくとも一水平走査期間記憶するｎ個の
   メモリと、当該ｎ個の各映像信号入力の水平同期信号に
   同期した個別のメモリ書き込み用クロック及び書き込み
   アドレス制御信号を発生する手段と、メモリ読出し用の
   上記ｎ個のどのクロックよりも高い周波数の共通の読出
   しクロックを発生する手段と、上記ｎチャネル個別の書
   き込みアドレスから一定時間遅延しかつ共通の読出しク
   ロックとは同期したｎ個の読出しアドレス制御信号を発
   生する手段と、上記ｎチャネルの各メモリ出力に同一の
   ワード同期符号とチャネルにより異なるＩＤコードを付
   加する手段と、当該ｎチャネルのパラレル信号を各々シ
   リアル信号に変換しｎチャネルのシリアル信号を得る手
   段と、該ｎチャネルのシリアル信号を更に一系統のシリ
   アル信号に変換しこれを伝送する手段を有することを特
   徴とする映像信号多重伝送装置。