JP2554785B2 - 表示駆動制御用集積回路及び表示システム - Google Patents
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Description
【０００１】
【産業上の利用分野】この発明はドットマトリクス表示
器等、二次元画面表示を行う表示器に表示用データを供
給する表示駆動制御用集積回路及びこれを用いた表示シ
ステムに係り、特に表示用データを記憶する表示用メモ
リを備えた表示駆動制御用集積回路に関する。
器等、二次元画面表示を行う表示器に表示用データを供
給する表示駆動制御用集積回路及びこれを用いた表示シ
ステムに係り、特に表示用データを記憶する表示用メモ
リを備えた表示駆動制御用集積回路に関する。
【０００２】
【従来の技術】表示器、例えばドットマトリクス式の液
晶表示装置の駆動制御を行う際に表示器の表示画素数が
多い場合には、全表示画素の領域を複数に分割し、分割
されたそれぞれの領域に表示駆動制御用集積回路を１個
ずつを割り当てるようにしている。
晶表示装置の駆動制御を行う際に表示器の表示画素数が
多い場合には、全表示画素の領域を複数に分割し、分割
されたそれぞれの領域に表示駆動制御用集積回路を１個
ずつを割り当てるようにしている。
【０００３】図８は表示器と１個の表示駆動制御用集積
回路とを示すブロック図であり、図において、Ｘは表示
器90の列方向の画素数であり、Ｙは同じく行方向の画素
数である。また、Ｘａは上記表示器90の表示制御を行う
表示駆動制御用集積回路91に内蔵された表示用メモリ92
の列方向のメモリセルの数であり、Ｙａは同じく行方向
の数である。ここで、表示器90における全画素数が１個
の表示駆動制御用集積回路内の表示用メモリのメモリ容
量よりも多いとする。例えば、Ｙ＞Ｙａ、Ｘ＞Ｘａの関
係があるとき、１個の表示駆動制御用集積回路では表示
器が駆動できないことになる。そこで、表示器の表示画
素の領域を複数に分割し、複数個の表示駆動制御用集積
回路で各分割された領域をを駆動するようにしている。
図８の例では１個の表示駆動制御用集積回路で駆動でき
る領域は、表示器90において斜線を施したＡXYからなる
一部の領域である。
回路とを示すブロック図であり、図において、Ｘは表示
器90の列方向の画素数であり、Ｙは同じく行方向の画素
数である。また、Ｘａは上記表示器90の表示制御を行う
表示駆動制御用集積回路91に内蔵された表示用メモリ92
の列方向のメモリセルの数であり、Ｙａは同じく行方向
の数である。ここで、表示器90における全画素数が１個
の表示駆動制御用集積回路内の表示用メモリのメモリ容
量よりも多いとする。例えば、Ｙ＞Ｙａ、Ｘ＞Ｘａの関
係があるとき、１個の表示駆動制御用集積回路では表示
器が駆動できないことになる。そこで、表示器の表示画
素の領域を複数に分割し、複数個の表示駆動制御用集積
回路で各分割された領域をを駆動するようにしている。
図８の例では１個の表示駆動制御用集積回路で駆動でき
る領域は、表示器90において斜線を施したＡXYからなる
一部の領域である。
【０００４】前記表示器90を例えば４等分した場合に
は、図９に示すように、４個の表示駆動制御用集積回路
911 〜914 を設け、４等分されたそれぞれの領域を各表
示駆動制御用集積回路で駆動するようにしている。な
お、上記４個の表示駆動制御用集積回路911 〜914 には
共通のデータバス93を介してＣＰＵからデータＤＢ０〜
ＤＢ７が供給されるものである。すなわち、上記表示器
90の４個の領域には４個の表示駆動制御用集積回路が割
り当てられる。
は、図９に示すように、４個の表示駆動制御用集積回路
911 〜914 を設け、４等分されたそれぞれの領域を各表
示駆動制御用集積回路で駆動するようにしている。な
お、上記４個の表示駆動制御用集積回路911 〜914 には
共通のデータバス93を介してＣＰＵからデータＤＢ０〜
ＤＢ７が供給されるものである。すなわち、上記表示器
90の４個の領域には４個の表示駆動制御用集積回路が割
り当てられる。
【０００５】ここで、４個の表示駆動制御用集積回路91
1 〜914 として、集積回路の品種を統一し、価格を低減
化するという目的から、データＤＢ０〜ＤＢ７の入力端
子及び駆動信号の出力端子Ｓ０〜Ｓ８０の配置状態が同
じ同一種類のものを使用するのが一般的である。上記出
力端子Ｓ１〜Ｓ８０から出力される駆動信号は表示器90
のセグメント線（図示せず）に供給されるものであるか
ら、図中、表示器90の下側に存在する２個の表示駆動制
御用集積回路911 ，912 では、集積回路の出力端子と表
示器のセグメント線の配置状態が一致するために、表示
器90との間で容易に配線を構成することができる。しか
し、図中、表示器90の上側に存在する２個の表示駆動制
御用集積回路913 ，914 では、集積回路の出力端子と表
示器のセグメント線の配置状態が逆になるので、表示器
90との間の配線に工夫が必要である。
1 〜914 として、集積回路の品種を統一し、価格を低減
化するという目的から、データＤＢ０〜ＤＢ７の入力端
子及び駆動信号の出力端子Ｓ０〜Ｓ８０の配置状態が同
じ同一種類のものを使用するのが一般的である。上記出
力端子Ｓ１〜Ｓ８０から出力される駆動信号は表示器90
のセグメント線（図示せず）に供給されるものであるか
ら、図中、表示器90の下側に存在する２個の表示駆動制
御用集積回路911 ，912 では、集積回路の出力端子と表
示器のセグメント線の配置状態が一致するために、表示
器90との間で容易に配線を構成することができる。しか
し、図中、表示器90の上側に存在する２個の表示駆動制
御用集積回路913 ，914 では、集積回路の出力端子と表
示器のセグメント線の配置状態が逆になるので、表示器
90との間の配線に工夫が必要である。
【０００６】例えば一部の表示駆動制御用集積回路はフ
レキシブル配線基板の一方面側に載置し、フレキシブル
配線基板のその面に形成された配線をそのま表示器のセ
グメント線と結線する。しかし、一部の表示駆動制御用
集積回路については、フレキシブル配線基板の他方面側
に載置し、この他方面側に形成された配線をフレキシブ
ル配線板の反対の面つまり一方面側に結線し直す必要が
あり、その際にフレキシブル配線基板にスルホール接続
部を設ける必要がある。
レキシブル配線基板の一方面側に載置し、フレキシブル
配線基板のその面に形成された配線をそのま表示器のセ
グメント線と結線する。しかし、一部の表示駆動制御用
集積回路については、フレキシブル配線基板の他方面側
に載置し、この他方面側に形成された配線をフレキシブ
ル配線板の反対の面つまり一方面側に結線し直す必要が
あり、その際にフレキシブル配線基板にスルホール接続
部を設ける必要がある。
【０００７】しかし、フレキシブル配線基板にこのよう
なスルホール接続部を設けることは価格の上昇につなが
る。また、場合によってはフレキシブル配線基板の他方
面側に集積回路が載置できないこともある。
なスルホール接続部を設けることは価格の上昇につなが
る。また、場合によってはフレキシブル配線基板の他方
面側に集積回路が載置できないこともある。
【０００８】
【発明が解決しようとする課題】このように従来、複数
個の表示駆動制御用集積回路を用いて表示器を駆動制御
する際に、表示駆動制御用集積回路と表示器との間の結
線を容易に行うことができないという問題がある。
個の表示駆動制御用集積回路を用いて表示器を駆動制御
する際に、表示駆動制御用集積回路と表示器との間の結
線を容易に行うことができないという問題がある。
【０００９】この発明は上記のような事情を考慮してな
されたものであり、その目的は、表示器との間の結線を
容易に行うことができる表示駆動制御用集積回路及びこ
の集積回路を用いた表示システムを提供することにあ
る。
されたものであり、その目的は、表示器との間の結線を
容易に行うことができる表示駆動制御用集積回路及びこ
の集積回路を用いた表示システムを提供することにあ
る。
【００１０】
【課題を解決するための手段】この発明の表示駆動制御
用集積回路は、表示器に与えるｎビットの整数倍のビッ
ト幅を持つデータを記憶する表示用メモリと、上記表示
用メモリに記憶させるｎビットを１単位とする表示用デ
ータを伝達するｎビット構成のバスラインと、それぞれ
上記バスラインと上記表示用メモリとに接続され、それ
ぞれｎビットの入出力容量を有する複数のバッファと、
制御信号に応じてビット配列状態が元のままの状態で表
示用データを上記バスライン上に出力するか、もしくは
元の配列状態とは逆のビット配列状態で表示用データを
上記バスライン上に出力するデータ配列方向選択回路
と、上記複数のバッファを順次選択して上記バスライン
上の表示用データを上記複数のバッファ内に取り込ませ
る制御を行なう選択回路とを具備している。
用集積回路は、表示器に与えるｎビットの整数倍のビッ
ト幅を持つデータを記憶する表示用メモリと、上記表示
用メモリに記憶させるｎビットを１単位とする表示用デ
ータを伝達するｎビット構成のバスラインと、それぞれ
上記バスラインと上記表示用メモリとに接続され、それ
ぞれｎビットの入出力容量を有する複数のバッファと、
制御信号に応じてビット配列状態が元のままの状態で表
示用データを上記バスライン上に出力するか、もしくは
元の配列状態とは逆のビット配列状態で表示用データを
上記バスライン上に出力するデータ配列方向選択回路
と、上記複数のバッファを順次選択して上記バスライン
上の表示用データを上記複数のバッファ内に取り込ませ
る制御を行なう選択回路とを具備している。
【００１１】またこの発明の表示システムは、複数の表
示画素を有し、これら複数の表示画素が複数の領域に分
割された表示器と、上記表示器の複数の各領域に対応し
て設けられた複数の表示駆動制御用集積回路とを具備
し、上記複数の各表示駆動制御用集積回路はさらに、表
示器に与えるｎビットの整数倍のビット幅を持つデータ
を記憶する表示用メモリと、上記表示用メモリに記憶さ
せるｎビットを１単位とする表示用データを伝達するｎ
ビット構成のバスラインと、それぞれ上記バスラインと
上記表示用メモリとに接続され、それぞれｎビットの入
出力容量を有する複数のバッファと、制御信号に応じて
ビット配列状態が元のままの状態で表示用データを上記
バスライン上に出力するか、もしくは元の配列状態とは
逆のビット配列状態で表示用データを上記バスライン上
に出力するデータ配列方向選択回路と、上記複数のバッ
ファを順次選択して上記バスライン上の表示用データを
上記複数のバッファ内に取り込ませる制御を行なう選択
回路とを具備している。
示画素を有し、これら複数の表示画素が複数の領域に分
割された表示器と、上記表示器の複数の各領域に対応し
て設けられた複数の表示駆動制御用集積回路とを具備
し、上記複数の各表示駆動制御用集積回路はさらに、表
示器に与えるｎビットの整数倍のビット幅を持つデータ
を記憶する表示用メモリと、上記表示用メモリに記憶さ
せるｎビットを１単位とする表示用データを伝達するｎ
ビット構成のバスラインと、それぞれ上記バスラインと
上記表示用メモリとに接続され、それぞれｎビットの入
出力容量を有する複数のバッファと、制御信号に応じて
ビット配列状態が元のままの状態で表示用データを上記
バスライン上に出力するか、もしくは元の配列状態とは
逆のビット配列状態で表示用データを上記バスライン上
に出力するデータ配列方向選択回路と、上記複数のバッ
ファを順次選択して上記バスライン上の表示用データを
上記複数のバッファ内に取り込ませる制御を行なう選択
回路とを具備している。
【００１２】
【作用】この発明では、表示駆動制御用集積回路におい
て、表示器に与えるデータを記憶する表示用メモリの前
段にデータ配列方向選択回路を設け、このデータ配列方
向選択回路により、バスライン上の表示用データをその
ビット配列状態が元のままの状態で上記表示用メモリに
出力させるか、もしくは元の配列状態とは逆のビット配
列状態で上記表示用メモリに出力させるようにしてい
る。これにより、集積回路内部でデータの配列状態を変
えることができ、同一品種の表示駆動制御用集積回路で
実質的に出力端子の配列状態を変更することができる。
て、表示器に与えるデータを記憶する表示用メモリの前
段にデータ配列方向選択回路を設け、このデータ配列方
向選択回路により、バスライン上の表示用データをその
ビット配列状態が元のままの状態で上記表示用メモリに
出力させるか、もしくは元の配列状態とは逆のビット配
列状態で上記表示用メモリに出力させるようにしてい
る。これにより、集積回路内部でデータの配列状態を変
えることができ、同一品種の表示駆動制御用集積回路で
実質的に出力端子の配列状態を変更することができる。
【００１３】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
り説明する。
【００１４】図１はこの発明に係る表示駆動制御用集積
回路の主要部の構成を示すブロック図である。図におい
て、11は例えば列方向に８０個、行方向に６４個のメモ
リセル（図示せず）がマトリクス状に配置された表示用
メモリである。この表示用メモリの８０本の出力端子信
号Ｓ１〜Ｓ８０から出力される信号は、図示しない表示
器の等分されたうちの１つの領域のセグメント線に供給
される。
回路の主要部の構成を示すブロック図である。図におい
て、11は例えば列方向に８０個、行方向に６４個のメモ
リセル（図示せず）がマトリクス状に配置された表示用
メモリである。この表示用メモリの８０本の出力端子信
号Ｓ１〜Ｓ８０から出力される信号は、図示しない表示
器の等分されたうちの１つの領域のセグメント線に供給
される。
【００１５】上記表示用メモリ11の入力側には例えばそ
れぞれ８ビットの入出力容量を持つ１０個のバッファ1
2，12，…が設けられている。これら１０個のバッファ1
2，12，…は例えば８ビット構成の内部データバスＢＵ
Ｓ０〜ＢＵＳ７に接続されている。
れぞれ８ビットの入出力容量を持つ１０個のバッファ1
2，12，…が設けられている。これら１０個のバッファ1
2，12，…は例えば８ビット構成の内部データバスＢＵ
Ｓ０〜ＢＵＳ７に接続されている。
【００１６】上記内部データバスＢＵＳ０〜ＢＵＳ７に
はデータ配列方向選択回路13の出力が供給される。この
データ配列方向選択回路13には複数ビット、例えば８ビ
ットの表示用データＤＢ０〜ＤＢ７が供給され、モード
制御信号ＳＷＡＰの論理レベルに応じて、この表示用デ
ータＤＢ０〜ＤＢ７の配列状態を変えて上記内部データ
バスＢＵＳ０〜ＢＵＳ７に出力する。例えばデータ配列
方向選択回路13は、モード制御信号ＳＷＡＰが“１”レ
ベルの非反転モードのときに入力データＤＢ０〜ＤＢ７
の配列状態を変えないでそのまま内部データバスＢＵＳ
０〜ＢＵＳ７に出力し、モード制御信号ＳＷＡＰが
“０”レベルの反転モードのときは入力データＤＢ０〜
ＤＢ７の配列状態を逆にして内部データバスＢＵＳ０〜
ＢＵＳ７に出力する。
はデータ配列方向選択回路13の出力が供給される。この
データ配列方向選択回路13には複数ビット、例えば８ビ
ットの表示用データＤＢ０〜ＤＢ７が供給され、モード
制御信号ＳＷＡＰの論理レベルに応じて、この表示用デ
ータＤＢ０〜ＤＢ７の配列状態を変えて上記内部データ
バスＢＵＳ０〜ＢＵＳ７に出力する。例えばデータ配列
方向選択回路13は、モード制御信号ＳＷＡＰが“１”レ
ベルの非反転モードのときに入力データＤＢ０〜ＤＢ７
の配列状態を変えないでそのまま内部データバスＢＵＳ
０〜ＢＵＳ７に出力し、モード制御信号ＳＷＡＰが
“０”レベルの反転モードのときは入力データＤＢ０〜
ＤＢ７の配列状態を逆にして内部データバスＢＵＳ０〜
ＢＵＳ７に出力する。
【００１７】また、上記１０個のバッファ12，12，…に
は選択デコーダ14の出力が供給されている。上記各バッ
ファ12，12，…は、上記選択デコーダ14の出力に応じ
て、上記内部データバスＢＵＳ０〜ＢＵＳ７で伝達され
る８ビットのデータを選択的に内部に取り込む。そし
て、各バッファ12に取り込まれた各８ビットのデータ
は、所定のタイミングで表示用メモリ11に出力され記憶
される。
は選択デコーダ14の出力が供給されている。上記各バッ
ファ12，12，…は、上記選択デコーダ14の出力に応じ
て、上記内部データバスＢＵＳ０〜ＢＵＳ７で伝達され
る８ビットのデータを選択的に内部に取り込む。そし
て、各バッファ12に取り込まれた各８ビットのデータ
は、所定のタイミングで表示用メモリ11に出力され記憶
される。
【００１８】上記表示駆動制御用集積回路は、１個の表
示駆動制御用集積回路のみでは全体を駆動できず、表示
画素の領域が複数に分割されている表示器の各領域を駆
動する際に使用される。例えば、図２に示す表示システ
ムのように表示画素が４等分された表示器20を駆動する
ためには、図１の表示駆動制御用集積回路が４個使用さ
れる。図２ではこの４個の表示駆動制御用集積回路を符
号21〜24で示している。
示駆動制御用集積回路のみでは全体を駆動できず、表示
画素の領域が複数に分割されている表示器の各領域を駆
動する際に使用される。例えば、図２に示す表示システ
ムのように表示画素が４等分された表示器20を駆動する
ためには、図１の表示駆動制御用集積回路が４個使用さ
れる。図２ではこの４個の表示駆動制御用集積回路を符
号21〜24で示している。
【００１９】上記構成でなる表示駆動制御用集積回路に
おいて、モード制御信号ＳＷＡＰが“１”レベルにされ
ている非反転モードのとき、データ配列方向選択回路13
は入力データＤＢ０〜ＤＢ７の配列状態を変えないでそ
のまま内部データバスＢＵＳ０〜ＢＵＳ７に出力する。
すなわち、最下位ビットのデータＤＢ０は最下位ビット
の内部データバスＢＵＳ０に、最上位ビットのデータＤ
Ｂ７は最上位ビットの内部データバスＢＵＳ７に出力さ
れる。そして、最初に内部データバスＢＵＳ０〜ＢＵＳ
７に出力された８ビットのデータは、選択デコーダ14の
出力に応じて最も左側に位置しているバッファ12に取り
込まれ、その後、表示用メモリ11の所定記憶領域に記憶
される。以下、同様にして８ビットのデータが供給され
る毎に、データ配列方向選択回路13は入力データＤＢ０
〜ＤＢ７の配列状態を変えないで内部データバスＢＵＳ
０〜ＢＵＳ７に出力し、内部データバスＢＵＳ０〜ＢＵ
Ｓ７に伝達される各８ビットのデータは最初にデータを
取り込んだバッファ12の右側に位置する９個の各バッフ
ァ12に順次取り込まれる。従って、８ビットのデータが
データ配列方向選択回路13に１０回供給された後は、表
示用メモリ11の一列分（８０個）のメモリセルの全てに
データが記憶されることになる。
おいて、モード制御信号ＳＷＡＰが“１”レベルにされ
ている非反転モードのとき、データ配列方向選択回路13
は入力データＤＢ０〜ＤＢ７の配列状態を変えないでそ
のまま内部データバスＢＵＳ０〜ＢＵＳ７に出力する。
すなわち、最下位ビットのデータＤＢ０は最下位ビット
の内部データバスＢＵＳ０に、最上位ビットのデータＤ
Ｂ７は最上位ビットの内部データバスＢＵＳ７に出力さ
れる。そして、最初に内部データバスＢＵＳ０〜ＢＵＳ
７に出力された８ビットのデータは、選択デコーダ14の
出力に応じて最も左側に位置しているバッファ12に取り
込まれ、その後、表示用メモリ11の所定記憶領域に記憶
される。以下、同様にして８ビットのデータが供給され
る毎に、データ配列方向選択回路13は入力データＤＢ０
〜ＤＢ７の配列状態を変えないで内部データバスＢＵＳ
０〜ＢＵＳ７に出力し、内部データバスＢＵＳ０〜ＢＵ
Ｓ７に伝達される各８ビットのデータは最初にデータを
取り込んだバッファ12の右側に位置する９個の各バッフ
ァ12に順次取り込まれる。従って、８ビットのデータが
データ配列方向選択回路13に１０回供給された後は、表
示用メモリ11の一列分（８０個）のメモリセルの全てに
データが記憶されることになる。
【００２０】このようにして表示用メモリ11の全ての行
にデータが記憶された後は、前記表示器20を駆動するた
めに、予め記憶されたデータが読み出されるものである
が、このデータ読み出しの際に８０個の出力端子Ｓ１〜
Ｓ８０から出力される信号と、前記各８ビットの入力デ
ータＤＢ０〜ＤＢ７とは図３の非反転モードに示すよう
な関係になる。すなわち、出力端子Ｓ１〜Ｓ８０の出力
信号の配列状態は、データ配列方向選択回路13に供給さ
れる各８ビットの入力データＤＢ０〜ＤＢ７をそのまま
縦続配列したものとなる。
にデータが記憶された後は、前記表示器20を駆動するた
めに、予め記憶されたデータが読み出されるものである
が、このデータ読み出しの際に８０個の出力端子Ｓ１〜
Ｓ８０から出力される信号と、前記各８ビットの入力デ
ータＤＢ０〜ＤＢ７とは図３の非反転モードに示すよう
な関係になる。すなわち、出力端子Ｓ１〜Ｓ８０の出力
信号の配列状態は、データ配列方向選択回路13に供給さ
れる各８ビットの入力データＤＢ０〜ＤＢ７をそのまま
縦続配列したものとなる。
【００２１】一方、表示駆動制御用集積回路において、
モード制御信号ＳＷＡＰが“０”レベルにされている反
転モードのとき、データ配列方向選択回路13は入力デー
タＤＢ０〜ＤＢ７の配列状態を逆にして内部データバス
ＢＵＳ０〜ＢＵＳ７に出力する。すなわち、最下位ビッ
トのデータＤＢ０が最上位ビットの内部データバスＢＵ
Ｓ７に、最上位ビットのデータＤＢ７が最下位ビットの
内部データバスＢＵＳ０に出力される。そして、表示用
メモリ11の全ての行にデータが記憶された後のデータの
読み出しの際に、表示用メモリ11の８０個の出力端子Ｓ
１〜Ｓ８０から出力される信号と、前記各８ビットの入
力データＤＢ０〜ＤＢ７とは図２の反転モードに示すよ
うな関係になる。すなわち、出力端子Ｓ１〜Ｓ８０の出
力信号の配列状態は、データ配列方向選択回路13に供給
される各８ビットの入力データＤＢ０〜ＤＢ７の配列状
態を逆にして縦続配列したものとなる。従って、モード
制御信号ＳＷＡＰが“０”レベルにされている表示駆動
制御用集積回路では、出力端子Ｓ１〜Ｓ８０から出力さ
れるデータのビットの並び方が、モード制御信号ＳＷＡ
Ｐが“１”レベルにされている表示駆動制御用集積回路
とは反対になる。
モード制御信号ＳＷＡＰが“０”レベルにされている反
転モードのとき、データ配列方向選択回路13は入力デー
タＤＢ０〜ＤＢ７の配列状態を逆にして内部データバス
ＢＵＳ０〜ＢＵＳ７に出力する。すなわち、最下位ビッ
トのデータＤＢ０が最上位ビットの内部データバスＢＵ
Ｓ７に、最上位ビットのデータＤＢ７が最下位ビットの
内部データバスＢＵＳ０に出力される。そして、表示用
メモリ11の全ての行にデータが記憶された後のデータの
読み出しの際に、表示用メモリ11の８０個の出力端子Ｓ
１〜Ｓ８０から出力される信号と、前記各８ビットの入
力データＤＢ０〜ＤＢ７とは図２の反転モードに示すよ
うな関係になる。すなわち、出力端子Ｓ１〜Ｓ８０の出
力信号の配列状態は、データ配列方向選択回路13に供給
される各８ビットの入力データＤＢ０〜ＤＢ７の配列状
態を逆にして縦続配列したものとなる。従って、モード
制御信号ＳＷＡＰが“０”レベルにされている表示駆動
制御用集積回路では、出力端子Ｓ１〜Ｓ８０から出力さ
れるデータのビットの並び方が、モード制御信号ＳＷＡ
Ｐが“１”レベルにされている表示駆動制御用集積回路
とは反対になる。
【００２２】ここで、図２中の表示器20を駆動するため
に、図１の表示駆動制御用集積回路を４個使用し、表示
器20の下側に配置される２個の表示駆動制御用集積回路
21，22についてはモード制御信号ＳＷＡＰを“１”レベ
ルにし、非反転モードに設定し、表示器20の上側に配置
される２個の表示駆動制御用集積回路23，24については
モード制御信号ＳＷＡＰを“０”レベルにし、反転モー
ドに設定する。これにより、反転モードに設定された２
個の表示駆動制御用集積回路23，24の出力端子Ｓ８０〜
Ｓ１から出力される信号の並び方と、非反転モードに設
定された２個の表示駆動制御用集積回路21，22の出力端
子Ｓ１〜Ｓ８０から出力される信号の並び方が同じにな
る。このため、図２に示すように、表示器20の上側に配
置される２個の表示駆動制御用集積回路23，24の出力端
子Ｓ１〜Ｓ８０を表示器20のセグメント線に直接結線す
ることができる。
に、図１の表示駆動制御用集積回路を４個使用し、表示
器20の下側に配置される２個の表示駆動制御用集積回路
21，22についてはモード制御信号ＳＷＡＰを“１”レベ
ルにし、非反転モードに設定し、表示器20の上側に配置
される２個の表示駆動制御用集積回路23，24については
モード制御信号ＳＷＡＰを“０”レベルにし、反転モー
ドに設定する。これにより、反転モードに設定された２
個の表示駆動制御用集積回路23，24の出力端子Ｓ８０〜
Ｓ１から出力される信号の並び方と、非反転モードに設
定された２個の表示駆動制御用集積回路21，22の出力端
子Ｓ１〜Ｓ８０から出力される信号の並び方が同じにな
る。このため、図２に示すように、表示器20の上側に配
置される２個の表示駆動制御用集積回路23，24の出力端
子Ｓ１〜Ｓ８０を表示器20のセグメント線に直接結線す
ることができる。
【００２３】従って、従来のように、フレキシブル配線
板にスルホール接続部を設ける等の対策が不要となり、
表示駆動制御用集積回路21〜24と表示器20との間の結線
を容易に行うことができる。
板にスルホール接続部を設ける等の対策が不要となり、
表示駆動制御用集積回路21〜24と表示器20との間の結線
を容易に行うことができる。
【００２４】図４は上記実施例回路におけるデータ配列
方向選択回路13の詳細な構成を示す回路図である。この
データ配列方向選択回路13は８個のデータ選択回路300
〜307 を備えている。これら各データ選択回路は、デー
タ選択回路30 7で例示するように、２個のＡＮＤゲート
31，32及び両ＡＮＤゲート31，32の出力を受けるＮＯＲ
ゲート33とから構成されている。上記全てのデータ選択
回路30 0〜307 内のＡＮＤゲート31の一方入力端には前
記モード制御信号ＳＷＡＰの反転信号が並列に供給さ
れ、ＡＮＤゲート32の一方入力端には前記モード制御信
号ＳＷＡＰが並列に供給される。また、データ選択回路
300 内のＡＮＤゲート31の他方入力端には前記入力デー
タＤＢ７が供給され、ＡＮＤゲート32の他方入力端には
前記入力データＤＢ０が供給される。データ選択回路30
1 内のＡＮＤゲート31の他方入力端には前記入力データ
ＤＢ６が供給され、ＡＮＤゲート32の他方入力端には前
記入力データＤＢ１が供給される。データ選択回路302
内のＡＮＤゲート31の他方入力端には前記入力データＤ
Ｂ５が供給され、ＡＮＤゲート32の他方入力端には前記
入力データＤＢ２が供給される。データ選択回路303 内
のＡＮＤゲート31の他方入力端には前記入力データＤＢ
４が供給され、ＡＮＤゲート32の他方入力端には前記入
力データＤＢ３が供給される。データ選択回路304 内の
ＡＮＤゲート31の他方入力端には前記入力データＤＢ３
が供給され、ＡＮＤゲート32の他方入力端には前記入力
データＤＢ４が供給される。データ選択回路305 内のＡ
ＮＤゲート31の他方入力端には前記入力データＤＢ２が
供給され、ＡＮＤゲート32の他方入力端には前記入力デ
ータＤＢ５が供給される。データ選択回路306 内のＡＮ
Ｄゲート31の他方入力端には前記入力データＤＢ１が供
給され、ＡＮＤゲート32の他方入力端には前記入力デー
タＤＢ６が供給される。データ選択回路30 7内のＡＮＤ
ゲート31の他方入力端には前記入力データＤＢ０が供給
され、ＡＮＤゲート32の他方入力端には前記入力データ
ＤＢ７が供給される。そして、各データ選択回路300 〜
307 内のＮＯＲゲート33の出力が前記内部データバスＢ
ＵＳ０〜ＢＵＳ７に出力される。
方向選択回路13の詳細な構成を示す回路図である。この
データ配列方向選択回路13は８個のデータ選択回路300
〜307 を備えている。これら各データ選択回路は、デー
タ選択回路30 7で例示するように、２個のＡＮＤゲート
31，32及び両ＡＮＤゲート31，32の出力を受けるＮＯＲ
ゲート33とから構成されている。上記全てのデータ選択
回路30 0〜307 内のＡＮＤゲート31の一方入力端には前
記モード制御信号ＳＷＡＰの反転信号が並列に供給さ
れ、ＡＮＤゲート32の一方入力端には前記モード制御信
号ＳＷＡＰが並列に供給される。また、データ選択回路
300 内のＡＮＤゲート31の他方入力端には前記入力デー
タＤＢ７が供給され、ＡＮＤゲート32の他方入力端には
前記入力データＤＢ０が供給される。データ選択回路30
1 内のＡＮＤゲート31の他方入力端には前記入力データ
ＤＢ６が供給され、ＡＮＤゲート32の他方入力端には前
記入力データＤＢ１が供給される。データ選択回路302
内のＡＮＤゲート31の他方入力端には前記入力データＤ
Ｂ５が供給され、ＡＮＤゲート32の他方入力端には前記
入力データＤＢ２が供給される。データ選択回路303 内
のＡＮＤゲート31の他方入力端には前記入力データＤＢ
４が供給され、ＡＮＤゲート32の他方入力端には前記入
力データＤＢ３が供給される。データ選択回路304 内の
ＡＮＤゲート31の他方入力端には前記入力データＤＢ３
が供給され、ＡＮＤゲート32の他方入力端には前記入力
データＤＢ４が供給される。データ選択回路305 内のＡ
ＮＤゲート31の他方入力端には前記入力データＤＢ２が
供給され、ＡＮＤゲート32の他方入力端には前記入力デ
ータＤＢ５が供給される。データ選択回路306 内のＡＮ
Ｄゲート31の他方入力端には前記入力データＤＢ１が供
給され、ＡＮＤゲート32の他方入力端には前記入力デー
タＤＢ６が供給される。データ選択回路30 7内のＡＮＤ
ゲート31の他方入力端には前記入力データＤＢ０が供給
され、ＡＮＤゲート32の他方入力端には前記入力データ
ＤＢ７が供給される。そして、各データ選択回路300 〜
307 内のＮＯＲゲート33の出力が前記内部データバスＢ
ＵＳ０〜ＢＵＳ７に出力される。
【００２５】上記データ配列方向選択回路13において、
モード制御信号ＳＷＡＰが“１”レベルにされる非反転
モードのときは、各データ選択回路のＡＮＤゲート31が
選択される。このため、入力データＤＢ０〜ＤＢ７はそ
のままの配列状態で内部データバスＢＵＳ０〜ＢＵＳ７
に出力される。ただし、内部データバスＢＵＳ０〜ＢＵ
Ｓ７に出力されるデータの論理レベルは、元の入力デー
タＤＢ０〜ＤＢ７とは逆になっている。
モード制御信号ＳＷＡＰが“１”レベルにされる非反転
モードのときは、各データ選択回路のＡＮＤゲート31が
選択される。このため、入力データＤＢ０〜ＤＢ７はそ
のままの配列状態で内部データバスＢＵＳ０〜ＢＵＳ７
に出力される。ただし、内部データバスＢＵＳ０〜ＢＵ
Ｓ７に出力されるデータの論理レベルは、元の入力デー
タＤＢ０〜ＤＢ７とは逆になっている。
【００２６】一方、モード制御信号ＳＷＡＰが“０”レ
ベルにされる反転モードのときは、各データ選択回路の
ＡＮＤゲート32が選択される。このため、入力データＤ
Ｂ０〜ＤＢ７は配列が逆の状態で内部データバスＢＵＳ
０〜ＢＵＳ７に出力される。図５は非反転モード及び反
転モードのときに内部データバスＢＵＳ０〜ＢＵＳ７に
出力されるデータの配列状態を示している。
ベルにされる反転モードのときは、各データ選択回路の
ＡＮＤゲート32が選択される。このため、入力データＤ
Ｂ０〜ＤＢ７は配列が逆の状態で内部データバスＢＵＳ
０〜ＢＵＳ７に出力される。図５は非反転モード及び反
転モードのときに内部データバスＢＵＳ０〜ＢＵＳ７に
出力されるデータの配列状態を示している。
【００２７】図６及び図７は図２の表示システムの詳細
な構成を示すブロック図である。
な構成を示すブロック図である。
【００２８】この例では表示器として、列方向の画素数
がＸＰ、行方向の画素数がＹＰのドットマトリクス液晶
表示器40が用いられている。この表示器40は前記のよう
に複数個の表示駆動制御用集積回路で駆動されるもので
あるが、図では１個の表示駆動制御用集積回路50のみを
示している。
がＸＰ、行方向の画素数がＹＰのドットマトリクス液晶
表示器40が用いられている。この表示器40は前記のよう
に複数個の表示駆動制御用集積回路で駆動されるもので
あるが、図では１個の表示駆動制御用集積回路50のみを
示している。
【００２９】図において、51は上記表示器40にセグメン
ト信号を供給する表示データラッチである。この表示デ
ータラッチ51には前記図１中の表示用メモリ11に相当す
る表示用メモリ52から読み出されるデータが供給され
る。上記表示用メモリ52には、上記表示器40に設けられ
た画素と一対一に対応した図示しないメモリセルが設け
られている。なお、この表示用メモリ52の入力線にはビ
ット１からビット８０の番号が付してある。従って、こ
の表示駆動制御用集積回路50のセグメント信号の出力端
子はＳ１からＳ８０の８０個である。そして、表示用メ
モリ52の列方向のメモリセルの数をＸＭ、行方向のメモ
リセルの数をＹＭとし、ＸＭ＜ＸＰ、ＹＭ＜ＹＰとする
と、上記表示器40を駆動するためには複数個の表示駆動
制御用集積回路50が必要である。
ト信号を供給する表示データラッチである。この表示デ
ータラッチ51には前記図１中の表示用メモリ11に相当す
る表示用メモリ52から読み出されるデータが供給され
る。上記表示用メモリ52には、上記表示器40に設けられ
た画素と一対一に対応した図示しないメモリセルが設け
られている。なお、この表示用メモリ52の入力線にはビ
ット１からビット８０の番号が付してある。従って、こ
の表示駆動制御用集積回路50のセグメント信号の出力端
子はＳ１からＳ８０の８０個である。そして、表示用メ
モリ52の列方向のメモリセルの数をＸＭ、行方向のメモ
リセルの数をＹＭとし、ＸＭ＜ＸＰ、ＹＭ＜ＹＰとする
と、上記表示器40を駆動するためには複数個の表示駆動
制御用集積回路50が必要である。
【００３０】上記表示用メモリ52に予め記憶されている
表示用データは、行選択デコーダ53の出力に応じて行単
位で選択され、読み出されたデータは上記表示データラ
ッチ51にセグメント駆動用信号として供給される。
表示用データは、行選択デコーダ53の出力に応じて行単
位で選択され、読み出されたデータは上記表示データラ
ッチ51にセグメント駆動用信号として供給される。
【００３１】一方、54は図示しない外部ＣＰＵから出力
されるデータを伝達する外部データバスである。この外
部データバス54上の表示用データはバッファレジスタ55
に供給され、さらに第１の内部データバス56を経由し
て、前記データ配列方向選択回路13に相当するデータ配
列方向選択回路57に入力される。そして、ここでステイ
タスレジスタ58内の１つのレジスタであるＳＷＡＰレジ
スタ59から出力されるモード制御信号ＳＷＡＰに応じ
て、データの配列方向が選択される。
されるデータを伝達する外部データバスである。この外
部データバス54上の表示用データはバッファレジスタ55
に供給され、さらに第１の内部データバス56を経由し
て、前記データ配列方向選択回路13に相当するデータ配
列方向選択回路57に入力される。そして、ここでステイ
タスレジスタ58内の１つのレジスタであるＳＷＡＰレジ
スタ59から出力されるモード制御信号ＳＷＡＰに応じ
て、データの配列方向が選択される。
【００３２】上記データ配列方向選択回路57の出力は、
前記図１中の内部データバスＢＵＳ０〜ＢＵＳ７に相当
する第２の内部データバス60を経由して、前記図１中の
バッファ12，12，…に相当する１０個のバッファ61，6
1，…に並列に供給される。そして、図１中の選択デコ
ーダ14に相当する列選択デコーダ62の出力に応じて、上
記第２の内部データバス60上を伝達される８ビットの表
示用データが上記１０個のバッファ61，61，…のいずれ
か１個に取り込まれる。
前記図１中の内部データバスＢＵＳ０〜ＢＵＳ７に相当
する第２の内部データバス60を経由して、前記図１中の
バッファ12，12，…に相当する１０個のバッファ61，6
1，…に並列に供給される。そして、図１中の選択デコ
ーダ14に相当する列選択デコーダ62の出力に応じて、上
記第２の内部データバス60上を伝達される８ビットの表
示用データが上記１０個のバッファ61，61，…のいずれ
か１個に取り込まれる。
【００３３】さらに、上記列選択デコーダ62の出力と上
記行選択デコーダ53の出力によって決定される上記表示
用メモリ52の８ビット分のメモリセル内にデータが記憶
されることになる。
記行選択デコーダ53の出力によって決定される上記表示
用メモリ52の８ビット分のメモリセル内にデータが記憶
されることになる。
【００３４】また、逆に、上記表示用メモリ52から１０
個の各バッファ61，61，…にデータを読み出すことも可
能であり、読み出しが行われる表示用メモリ52内の８ビ
ット分のメモリセルも、上記列選択デコーダ62の出力と
上記行選択デコーダ53の出力によって決定される。そし
て、この読み出されたデータは読み出し用のデータ配列
方向選択回路63、データ／レジスタステイタス切替用マ
ルチプレクサ64及び前記外部データバス54を介して、前
記外部ＣＰＵに供給される。
個の各バッファ61，61，…にデータを読み出すことも可
能であり、読み出しが行われる表示用メモリ52内の８ビ
ット分のメモリセルも、上記列選択デコーダ62の出力と
上記行選択デコーダ53の出力によって決定される。そし
て、この読み出されたデータは読み出し用のデータ配列
方向選択回路63、データ／レジスタステイタス切替用マ
ルチプレクサ64及び前記外部データバス54を介して、前
記外部ＣＰＵに供給される。
【００３５】また、上記マルチプレクサ64には上記デー
タ配列方向選択回路63の出力とステイタスレジスタ58の
出力とが入力される。このデータ／レジスタステイタス
切替用マルチプレクサ64はデータアクセス制御部65によ
って動作が制御される。
タ配列方向選択回路63の出力とステイタスレジスタ58の
出力とが入力される。このデータ／レジスタステイタス
切替用マルチプレクサ64はデータアクセス制御部65によ
って動作が制御される。
【００３６】上記データアクセス制御部65には、データ
／インストラクション切換信号、読み出し／書き込み信
号、チップイネーブル信号及びクロック信号が供給され
ており、外部ＣＰＵから上記外部データバス54に入力さ
れるデータがこの制御部65で、表示用データもしくはそ
れ以外のデータ例えばインストラクションすなわち各種
コマンドであるかの区別がなされる。そしてインストラ
クションの場合、第１の内部データバス56上のデータは
前記バッファ61に取り込まれることなく、データアクセ
ス制御部65の制御の下に各種コマンド制御部66に入力さ
れる。
／インストラクション切換信号、読み出し／書き込み信
号、チップイネーブル信号及びクロック信号が供給され
ており、外部ＣＰＵから上記外部データバス54に入力さ
れるデータがこの制御部65で、表示用データもしくはそ
れ以外のデータ例えばインストラクションすなわち各種
コマンドであるかの区別がなされる。そしてインストラ
クションの場合、第１の内部データバス56上のデータは
前記バッファ61に取り込まれることなく、データアクセ
ス制御部65の制御の下に各種コマンド制御部66に入力さ
れる。
【００３７】さらに上記データアクセス制御部65の制御
の下に、前記行選択デコーダ53及び列選択デコーダ62の
動作を制御するための第１の内部データバス56上のデー
タが表示メモリ設定用カウンタ67又は表示用カウンタ68
に入力される。上記表示メモリ設定用カウンタ67の出力
はＸ／Ｙ切換制御部69の出力に応じて、Ｘカウンタ用レ
ジスタ70又はＹカウンタ用レジスタ71に選択的に入力さ
れる。
の下に、前記行選択デコーダ53及び列選択デコーダ62の
動作を制御するための第１の内部データバス56上のデー
タが表示メモリ設定用カウンタ67又は表示用カウンタ68
に入力される。上記表示メモリ設定用カウンタ67の出力
はＸ／Ｙ切換制御部69の出力に応じて、Ｘカウンタ用レ
ジスタ70又はＹカウンタ用レジスタ71に選択的に入力さ
れる。
【００３８】上記Ｘカウンタ用レジスタ70の出力は上記
行選択デコーダ53に、上記Ｙカウンタ用レジスタ71の出
力は上記列選択デコーダ62にそれぞれ入力される。
行選択デコーダ53に、上記Ｙカウンタ用レジスタ71の出
力は上記列選択デコーダ62にそれぞれ入力される。
【００３９】データの読み出し／書き込み時に前記表示
用メモリ52の行を選択する行選択デコーダ53の動作は、
上記Ｘカウンタ用レジスタ70及び上記表示用カウンタ68
の出力と表示制御部72の出力によって制御される。ま
た、上記表示制御部72には、上記表示データラッチ51に
おけるラッチ動作を制御するためのラッチパルス信号
と、表示コントロールのためのフレームパルス信号が入
力される。
用メモリ52の行を選択する行選択デコーダ53の動作は、
上記Ｘカウンタ用レジスタ70及び上記表示用カウンタ68
の出力と表示制御部72の出力によって制御される。ま
た、上記表示制御部72には、上記表示データラッチ51に
おけるラッチ動作を制御するためのラッチパルス信号
と、表示コントロールのためのフレームパルス信号が入
力される。
【００４０】さらに、データアクセス制御部65の出力は
メモリアクセス制御部73に供給され、このメモリアクセ
ス制御部73の制御の下に前記バッファ61，61，…におけ
るデータの読み出し／書き込み動作が選択される。
メモリアクセス制御部73に供給され、このメモリアクセ
ス制御部73の制御の下に前記バッファ61，61，…におけ
るデータの読み出し／書き込み動作が選択される。
【００４１】この実施例の集積回路では、上記表示用メ
モリ52内のデータ及びステイタスレジスタ58内の各ステ
イタスを読み出すことが可能である。例えば、上記行選
択デコーダ53と列選択デコーダ62の出力で設定される上
記表示用メモリ52の領域のデータが１個のバッファ61を
介して第２の内部データバス60に出力される。そして、
この第２の内部データバス60上のデータは、読み出し用
のデータ配列方向選択回路63に入力される。このデータ
配列方向選択回路63にもステイタスレジスタ58のＳＷＡ
Ｐレジスタ59のモード制御信号ＳＷＡＰが供給されてい
る。従って、表示用メモリ52から読み出された８ビット
のデータについても、データ配列方向選択回路63によっ
てビットの配列状態が読み出された元のままの状態、も
しくは逆の状態にされ、その出力はデータ／レジスタス
テイタス切換マルチプレクサ64を経由して外部データバ
ス54に出力される。
モリ52内のデータ及びステイタスレジスタ58内の各ステ
イタスを読み出すことが可能である。例えば、上記行選
択デコーダ53と列選択デコーダ62の出力で設定される上
記表示用メモリ52の領域のデータが１個のバッファ61を
介して第２の内部データバス60に出力される。そして、
この第２の内部データバス60上のデータは、読み出し用
のデータ配列方向選択回路63に入力される。このデータ
配列方向選択回路63にもステイタスレジスタ58のＳＷＡ
Ｐレジスタ59のモード制御信号ＳＷＡＰが供給されてい
る。従って、表示用メモリ52から読み出された８ビット
のデータについても、データ配列方向選択回路63によっ
てビットの配列状態が読み出された元のままの状態、も
しくは逆の状態にされ、その出力はデータ／レジスタス
テイタス切換マルチプレクサ64を経由して外部データバ
ス54に出力される。
【００４２】つまり、上記ＳＷＡＰレジスタ59のモード
制御信号ＳＷＡＰが“０”レベルの反転モードであって
も、表示用メモリ52から読み出され、外部に出力される
ときには、外部から入力されるときと同じビットの配列
状態となる。
制御信号ＳＷＡＰが“０”レベルの反転モードであって
も、表示用メモリ52から読み出され、外部に出力される
ときには、外部から入力されるときと同じビットの配列
状態となる。
【００４３】さらに、上記Ｘカウンタ用レジスタ70及び
Ｙカウンタ用レジスタ71には、表示用データを表示用メ
モリ52に書き込む際に、この表示用メモリの領域を順次
指定するためのインクリメント／デクリメント機能を備
えている。インクリメント機能とは初期設定値から順次
その値を１ずつ増加させることであり、デクリメント機
能はこれとは逆に１ずつ減少させることである。上記Ｘ
カウンタ用レジスタ70及びＹカウンタ用レジスタ71をイ
ンクリメント／デクリメントさせるための機能設定は、
ＳＷＡＰレジスタ59と同様に外部からインストラクショ
ンとして入力することができる。そして、このインクリ
メント／デクリメント動作は、上記表示用メモリ52の各
領域にデータの書き込みが完了した後に自動的に行われ
る。
Ｙカウンタ用レジスタ71には、表示用データを表示用メ
モリ52に書き込む際に、この表示用メモリの領域を順次
指定するためのインクリメント／デクリメント機能を備
えている。インクリメント機能とは初期設定値から順次
その値を１ずつ増加させることであり、デクリメント機
能はこれとは逆に１ずつ減少させることである。上記Ｘ
カウンタ用レジスタ70及びＹカウンタ用レジスタ71をイ
ンクリメント／デクリメントさせるための機能設定は、
ＳＷＡＰレジスタ59と同様に外部からインストラクショ
ンとして入力することができる。そして、このインクリ
メント／デクリメント動作は、上記表示用メモリ52の各
領域にデータの書き込みが完了した後に自動的に行われ
る。
【００４４】また、各８ビットのデータのビット配列状
態を選択するために使用されるＳＷＡＰレジスタ59の内
容によるビット配列制御と、上記両カウンタ用レジスタ
70，71のインクリメント／デクリメント機能とを組み合
わせて使用することにより、この集積回路からの出力デ
ータの配列状態とは逆の配列状態で集積回路に表示用デ
ータを供給することも可能である。このとき、表示用メ
モリ52にデータを書き込むためのアドレス設定は、Ｘカ
ウンタ用レジスタ70及びＹカウンタ用レジスタ71におい
て自動的に行われる。従って、表示用メモリ52にデータ
の書き込みを行う際に、ＣＰＵはアドレスを計算する必
要がなくなる。例えば、Ｘ／Ｙ切換制御部69によってＹ
カウンタ用レジスタ71が選択され、ＳＷＡＰレジスタ59
の内容が反転モードであり、レジスタ71ではデクリメン
ト機能が選択されている場合と、ＳＷＡＰレジスタ59の
内容が非反転モードであり、レジスタ71でインクリメン
ト機能が選択されている場合とでは、表示器40に出力さ
れる供給される出力データのビット配列方向は反対にな
る。
態を選択するために使用されるＳＷＡＰレジスタ59の内
容によるビット配列制御と、上記両カウンタ用レジスタ
70，71のインクリメント／デクリメント機能とを組み合
わせて使用することにより、この集積回路からの出力デ
ータの配列状態とは逆の配列状態で集積回路に表示用デ
ータを供給することも可能である。このとき、表示用メ
モリ52にデータを書き込むためのアドレス設定は、Ｘカ
ウンタ用レジスタ70及びＹカウンタ用レジスタ71におい
て自動的に行われる。従って、表示用メモリ52にデータ
の書き込みを行う際に、ＣＰＵはアドレスを計算する必
要がなくなる。例えば、Ｘ／Ｙ切換制御部69によってＹ
カウンタ用レジスタ71が選択され、ＳＷＡＰレジスタ59
の内容が反転モードであり、レジスタ71ではデクリメン
ト機能が選択されている場合と、ＳＷＡＰレジスタ59の
内容が非反転モードであり、レジスタ71でインクリメン
ト機能が選択されている場合とでは、表示器40に出力さ
れる供給される出力データのビット配列方向は反対にな
る。
【００４５】
【発明の効果】以上説明したようにこの発明によれば、
表示器との間の結線を容易に行うことができる表示駆動
制御用集積回路及びこの集積回路を用いた表示システム
を提供することができる。
表示器との間の結線を容易に行うことができる表示駆動
制御用集積回路及びこの集積回路を用いた表示システム
を提供することができる。
【図１】この発明に係る表示駆動制御用集積回路の主要
部の構成を示すブロック図。
部の構成を示すブロック図。
【図２】図１の表示駆動制御用集積回路を用いた表示シ
ステムのブロック図。
ステムのブロック図。
【図３】図１の表示駆動制御用集積回路から出力される
データの配列状態を示す図。
データの配列状態を示す図。
【図４】図１の表示駆動制御用集積回路内のデータ配列
方向選択回路の詳細な構成を示す回路図。
方向選択回路の詳細な構成を示す回路図。
【図５】図４のデータ配列方向選択回路から出力される
データの配列状態を示す図。
データの配列状態を示す図。
【図６】図２の表示システムの詳細な構成を示すブロッ
ク図。
ク図。
【図７】図２の表示システムの詳細な構成を示すブロッ
ク図。
ク図。
【図８】表示器と１個の表示駆動制御用集積回路とを示
すブロック図。
すブロック図。
【図９】従来の表示駆動制御用集積回路を用いた表示シ
ステムの構成を示すブロック図。
ステムの構成を示すブロック図。
11…表示用メモリ、12…バッファ、13…データ配列方向
選択回路、14…選択デコーダ、20…表示器、21，22，2
3，24…表示駆動制御用集積回路、300 〜307 …データ
選択回路、31，32…ＡＮＤゲート、33…ＮＯＲゲート、
40…ドットマトリクス液晶表示器、50…表示駆動制御用
集積回路、51…表示データラッチ、52…表示用メモリ、
53…行選択デコーダ、54…外部データバス、55…バッフ
ァレジスタ、56…第１の内部データバス、57…データ配
列方向選択回路、58…ステイタスレジスタ、59…ＳＷＡ
Ｐレジスタ、60…第２の内部データバス、61…バッフ
ァ、62…列選択デコーダ、63…データ配列方向選択回
路、64…データ／レジスタステイタス切替用マルチプレ
クサ、65…データアクセス制御部、66…各種コマンド制
御部、67…表示メモリ設定用カウンタ、68…表示用カウ
ンタ、69…Ｘ／Ｙ切換制御部、70…Ｘカウンタ用レジス
タ、71…Ｙカウンタ用レジスタ、72…表示制御部、73…
上記表示データラッチ51におけるラッチ動作を制御する
ためのラッチパルス信号メモリアクセス制御部、ＢＵＳ
１〜ＢＵＳ７…データバス、ＤＢ０〜ＤＢ７…データ、
Ｓ１〜Ｓ８０…出力端子。
選択回路、14…選択デコーダ、20…表示器、21，22，2
3，24…表示駆動制御用集積回路、300 〜307 …データ
選択回路、31，32…ＡＮＤゲート、33…ＮＯＲゲート、
40…ドットマトリクス液晶表示器、50…表示駆動制御用
集積回路、51…表示データラッチ、52…表示用メモリ、
53…行選択デコーダ、54…外部データバス、55…バッフ
ァレジスタ、56…第１の内部データバス、57…データ配
列方向選択回路、58…ステイタスレジスタ、59…ＳＷＡ
Ｐレジスタ、60…第２の内部データバス、61…バッフ
ァ、62…列選択デコーダ、63…データ配列方向選択回
路、64…データ／レジスタステイタス切替用マルチプレ
クサ、65…データアクセス制御部、66…各種コマンド制
御部、67…表示メモリ設定用カウンタ、68…表示用カウ
ンタ、69…Ｘ／Ｙ切換制御部、70…Ｘカウンタ用レジス
タ、71…Ｙカウンタ用レジスタ、72…表示制御部、73…
上記表示データラッチ51におけるラッチ動作を制御する
ためのラッチパルス信号メモリアクセス制御部、ＢＵＳ
１〜ＢＵＳ７…データバス、ＤＢ０〜ＤＢ７…データ、
Ｓ１〜Ｓ８０…出力端子。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−309396（ＪＰ，Ａ) 特開 昭58−142438（ＪＰ，Ａ) 特開 昭63−98729（ＪＰ，Ａ) 特開 昭56−143051（ＪＰ，Ａ) 特開 昭63−193184（ＪＰ，Ａ)
Claims (5)
- 【請求項１】 表示器に与えるｎビットの整数倍のビッ
ト幅を持つデータを記憶する表示用メモリと、 上記表示用メモリに記憶させるｎビットを１単位とする
表示用データを伝達するｎビット構成のバスラインと、それぞれ上記バスラインと上記表示用メモリとに接続さ
れ、それぞれｎビットの入出力容量を有する複数のバッ
ファと、 制御信号に応じて ビット配列状態が元のままの状態で表
示用データを上記バスライン上に出力するか、もしくは
元の配列状態とは逆のビット配列状態で表示用データを
上記バスライン上に出力するデータ配列方向選択回路
と、上記複数のバッファを順次選択して上記バスライン上の
表示用データを上記複数のバッファ内に取り込ませる制
御を行なう選択回路と を具備したことを特徴とする表示
駆動制御用集積回路。 - 【請求項２】 前記データ配列方向選択回路が第１、第
２の論理積ゲート及びこれら２個の論理積ゲートの出力
を受ける論理和ゲートとからそれぞれ構成されたｎ個の
データ選択回路を備え、 上記ｎ個のデータ選択回路内の各第１の論理積ゲートの
各一方入力端には前記制御信号を並列に与え、各第１の
論理積ゲートの各他方入力端には前記ｎビットの表示用
データを最上位ビット側から順次１ビットずつ与え、 上記ｎ個のデータ選択回路内の各第２の論理積ゲートの
各一方入力端には上記前記制御信号の反転信号を並列に
与え、各第２の論理積ゲートの各他方入力端には前記ｎ
ビットの表示用データを最下位ビット側から順次１ビッ
トずつ与えるように構成したことを特徴とする請求項１
に記載の表示駆動制御用集積回路。 - 【請求項３】 複数の表示画素を有し、これら複数の表
示画素が複数の領域に分割された表示器と、 上記表示器の複数の各領域に対応して設けられた複数の
表示駆動制御用集積回路とを具備し、 上記複数の各表示駆動制御用集積回路はさらに、 表示器に与えるｎビットの整数倍のビット幅を持つデー
タを記憶する表示用メモリと、 上記表示用メモリに記憶させるｎビットを１単位とする
表示用データを伝達するｎビット構成のバスラインと、それぞれ上記バスラインと上記表示用メモリとに接続さ
れ、それぞれｎビットの入出力容量を有する複数のバッ
ファと、 制御信号に応じて ビット配列状態が元のままの状態で表
示用データを上記バスライン上に出力するか、もしくは
元の配列状態とは逆のビット配列状態で表示用データを
上記バスライン上に出力するデータ配列方向選択回路
と、上記複数のバッファを順次選択して上記バスライン上の
表示用データを上記複数のバッファ内に取り込ませる制
御を行なう選択回路と を具備したことを特徴とする表示
システム。 - 【請求項４】 前記データ配列方向選択回路が第１、第
２の論理積ゲート及びこれら２個の論理積ゲートの出力
を受ける論理和ゲートとからそれぞれ構成されたｎ個の
データ選択回路を備え、 上記ｎ個のデータ選択回路内の各第１の論理積ゲートの
各一方入力端には前記制御信号を並列に与え、各第１の
論理積ゲートの各他方入力端には前記ｎビットの表示用
データを最上位ビット側から順次１ビットずつ与え、 上記ｎ個のデータ選択回路内の各第２の論理積ゲートの
各一方入力端には前記制御信号と相補なレベルの信号を
並列に与え、各第２の論理積ゲートの各他方入力端には
前記ｎビットの表示用データを最下位ビット側から順次
１ビットずつ与えるように構成したことを特徴とする請
求項３に記載の表示システム。 - 【請求項５】 前記複数の各表示駆動制御用集積回路に
は、前記制御信号を記憶するレジスタがさらに設けられ
ている請求項４に記載の表示システム。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3091011A JP2554785B2 (ja) | 1991-03-30 | 1991-03-30 | 表示駆動制御用集積回路及び表示システム |
| GB9206597A GB2255668B (en) | 1991-03-30 | 1992-03-25 | Display driving/controlling integrated circuit and display system |
| KR1019920005190A KR950010752B1 (ko) | 1991-03-30 | 1992-03-28 | 표시 구동 제어용 집적회로 및 표시 시스템 |
| TW081107778A TW199209B (ja) | 1991-03-30 | 1992-09-30 | |
| US08/395,202 US5523773A (en) | 1991-03-30 | 1995-02-27 | Display driving/controlling integrated circuit and display system |
| HK98100453A HK1001480A1 (en) | 1991-03-30 | 1998-01-20 | Display driving /controlling integrated circuit and display system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3091011A JP2554785B2 (ja) | 1991-03-30 | 1991-03-30 | 表示駆動制御用集積回路及び表示システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04303233A JPH04303233A (ja) | 1992-10-27 |
| JP2554785B2 true JP2554785B2 (ja) | 1996-11-13 |
Family
ID=14014597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3091011A Expired - Lifetime JP2554785B2 (ja) | 1991-03-30 | 1991-03-30 | 表示駆動制御用集積回路及び表示システム |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5523773A (ja) |
| JP (1) | JP2554785B2 (ja) |
| KR (1) | KR950010752B1 (ja) |
| GB (1) | GB2255668B (ja) |
| HK (1) | HK1001480A1 (ja) |
| TW (1) | TW199209B (ja) |
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| CN1044292C (zh) * | 1993-05-13 | 1999-07-21 | 卡西欧计算机公司 | 显示器驱动设备 |
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- 1991-03-30 JP JP3091011A patent/JP2554785B2/ja not_active Expired - Lifetime
-
1992
- 1992-03-25 GB GB9206597A patent/GB2255668B/en not_active Expired - Fee Related
- 1992-03-28 KR KR1019920005190A patent/KR950010752B1/ko not_active IP Right Cessation
- 1992-09-30 TW TW081107778A patent/TW199209B/zh active
-
1995
- 1995-02-27 US US08/395,202 patent/US5523773A/en not_active Expired - Lifetime
-
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- 1998-01-20 HK HK98100453A patent/HK1001480A1/xx not_active IP Right Cessation
Also Published As
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| JPH04303233A (ja) | 1992-10-27 |
| GB2255668A (en) | 1992-11-11 |
| US5523773A (en) | 1996-06-04 |
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