JPH07336174A - ディジタルａｇｃ装置 - Google Patents

Abstract

(57)【要約】 【目的】 全てディジタルで構成したディジタルＡＧＣ
装置を提供する。 【構成】 メモリ７に直線近似のための定数を格納して
おき、入力信号Ｘの上位ｎビットで読み出す。この定数
を用いて、乗算器１１、加減算器１４で直線近似を行
い、入力信号Ｘに対するゲインＧを求める。急激にゲイ
ンが増加しないように、ゲインが増加する場合は、その
状態の持続時間を計時し、所定時間後、回復係数だけ現
在のゲインを増加させる。メモリ１７は、その一部また
は全てを書き換え可能なメモリで構成し、ゲイン特性の
変更を容易にする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイク出力などのアナ
ログ信号をＡ／Ｄ変換したディジタル信号の振幅レベル
と信号の状態を判定して、適切なゲインに自動で調整す
ることで望みの出力振幅を得るディジタルＡＧＣ装置に
関する。

【０００２】

【従来の技術】実用化されているＡＧＣは、アナログ回
路によるものが主流であり、フルディジタル処理による
ＡＧＣは、現在、存在しない。

【０００３】

【発明が解決しようとする課題】入力振幅が大きくなっ
て行くとき、現状のアナログＡＧＣ回路では、適切なゲ
インに調整する時間であるアタックタイムは、０秒では
なく、ある時間が必要である。このため、この時間内の
ゲイン調整段階では、出力波形に歪みが発生しやすくな
る。

【０００４】任意のゲイン特性に対応したアナログＡＧ
Ｃ回路にするためには、回路を追加する必要があり、一
度製品化すると、違うゲイン特性のものが必要になると
回路変更しなければならない。

【０００５】ＬＣＩ化をする上で、アナログＡＧＣ回路
では微細化と電源電圧の低電圧化が容易でなく、特性の
一定な製品が難しい。

【０００６】したがって、本発明の目的は、すべてデジ
タル処理で動作するＡＧＣ装置を提供することである。

【０００７】本発明の他の目的は、得られたＡＧＣ特性
が、適切なものであるＡＧＣ装置を提供することであ
る。

【０００８】本発明の第３の目的は、得られたＡＧＣ特
性が、急激にゲインを増大することのないＡＧＣ装置を
提供することである。

【０００９】本発明の第４の目的は、ＡＧＣ特性の変更
が容易なデジタルＡＧＣ装置を得ることである。

【００１０】本発明の第５の目的は、既存の回路から、
容易に構成できるデジタルＡＧＣ装置を得ることであ
る。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明は、アナログ信号をＡＤ変換した入
力信号のゲインを自動で調整し任意の出力振幅レベルを
得るディジタルＡＧＣ装置において、入力対ゲインの関
係を示すＡＧＣのゲイン特性を入力信号の大きさにした
がって分割し、分割した各区間を直線近似するための定
数を各区間ごとにメモリに格納し、前記入力信号の値に
より該定数を生成する定数生成手段と、前記定数と前記
入力信号の値から、直線近似で所定のゲイン特性を満た
す前記入力信号に対する算出ゲインを算出するゲイン算
出手段と、該算出ゲインと前回算出時に設定されている
設定ゲインとを比較することで、ゲインを更新するか回
復するかを判定する比較手段と、前記算出ゲインの方が
小さい場合に、前記設定ゲインを前記算出ゲインに更新
するゲイン更新手段と、前記算出ゲインの方が大きい場
合に、前記算出ゲインが前設定ゲインより大きい時間が
どれだけ続いたかを監視し、該時間が所定のゲイン保持
時間以内では設定されているゲインを変更せず、該時間
が所定のゲイン保持時間を経過したときに、ゲイン回復
係数と前記設定ゲインとの積を次回のゲインとするゲイ
ン回復手段と、前記設定ゲインと前記入力信号をかけ算
して出力信号を得る出力手段を有することを特徴とする
ディジタルＡＧＣ装置である。

【００１２】請求項２の発明は、前記定数生成手段は、
入力対ゲインを示すゲイン特性を２ⁿ に分割し、分割し
た各区間を直線近似するための定数を、入力信号の上位
ｎビットをアドレスとする箇所に格納したメモリを有す
ることを特徴とする請求項１記載のディジタルＡＧＣ装
置である。

【００１３】請求項３の発明は、前記定数生成手段は、
前記直線近似をするための定数として、直線の傾き
“０”の定数およびゲインの上限値または下限値の定数
を含み、前記ゲイン算出手段は、ゲインの上限値または
下限値も算出することを特徴とする請求項１または２記
載のディジタルＡＧＣ装置である。

【００１４】請求項４の発明は、前記定数生成手段の前
記メモリは、ゲイン保持時間およびゲイン回復係数も格
納していることを特徴とする請求項１〜３のいずれか１
項に記載のディジタルＡＧＣ装置である。

【００１５】請求項５の発明は、前記定数生成手段の前
記メモリは、一部または全てが書き換え可能なメモリで
あることを特徴とする請求項１〜４のいずれか１項に記
載のディジタルＡＧＣ装置である。

【００１６】請求項６の発明は、前記ゲイン算出手段
は、乗算器および加減算器を有することを特徴とする請
求項１〜５のいずれか１項に記載のディジタルＡＧＣ装
置である。

【００１７】請求項７の発明は、前記ゲイン算出手段の
前記乗算器および前記加減算器は、ΔΣ変換方式による
ＡＤ変換器と共有することを特徴とする請求項６に記載
のディジタルＡＧＣ装置である。

【００１８】請求項８の発明は、前記ゲイン算出手段
は、乗算器を有しないことを特徴とする請求項１〜５の
いずれか１項に記載のディジタルＡＧＣ装置である。

【００１９】

【作用】本発明は、ＡＧＣ機能の全てをディジタルで実
現している。したがって、アナログＡＧＣ回路にない特
徴を持っている。

【００２０】まず、ＡＧＣの特性を決める定数をＲＡＭ
化等にして定数データの書換を容易にすることで、どの
ようなゲイン特性も簡単に同一のシステムで対応可能な
ディジタルＡＧＣ装置が構築できる。

【００２１】ディジタル回路をＬＣＩ化する上では、ア
ナログ回路より、微細加工が容易で調整せずに同一の性
能のＡＧＣを容易に製品化でき、製品テストも簡単に実
施できるため、本発明のディジタルＡＧＣ装置はトータ
ルコストが削減できる。

【００２２】本発明のディジタルＡＧＣ装置は、入力に
対応するゲインを絶えず計算で求めているので、より大
きな振幅の信号が入力された時、これに対応するゲイン
に調整するまでに要する時間であるアタックタイムが実
質的に０秒のＡＧＣが簡単に実現でき、出力波形に歪み
を発生しにくい。

【００２３】本発明では、入力信号に対応したゲインを
求めるために、乗算や加算が必要であるが、ΔΣ変換方
式によるＡＤ変換器のように必然的に乗算器・加算器を
内蔵しているシステムでは、内蔵した回路を利用して小
規模な機能追加によりディジタルＡＧＣ装置が実現でき
る。

【００２４】

【実施例】以下、図面を用いて、本発明の実施例を説明
する。

【００２５】図１は、本発明のデジタルＡＧＣの全体の
構成を示すブロック図である。

【００２６】図１において、符号７は、ＲＯＭまたはＲ
ＡＭで構成されたメモリで傾きと切片とを格納してお
り、アドレスを入力することで対応する傾きと切片とを
読み出すことができる。符号１０は、回復係数（後述）
を記憶しておくレジスタである。符号１１は、乗算器
で、セレクタ８および９への制御信号ＳＥＬ１およびＳ
ＥＬ２により選択された２入力をかけ算する。符号１４
は、加減算器で、セレクタ１２および１３への制御信号
ＳＥＬ３により選択された２入力（メモリ７の出力と乗
算器１１の出力との２入力またはレジスタＢとレジスタ
Ａの出力との２入力）を、制御信号ＡＬにより、加算ま
たは減算している。

【００２７】アナログの入力信号をＡ／Ｄ変換してデジ
タル化した入力信号Ｘが、図１のＡＧＣに入力し、これ
が増幅されて出力信号Ｇ・Ｘ（Ｇはゲイン）として出力
するまでを説明する。ＡＧＣは、このゲインＧを制御し
ている。

【００２８】現在使用しているゲインＧ（設定ゲイン）
は、レジスタＢに設定されている。

【００２９】まず、入力信号Ｘに対する算出ゲインＧｃ
を直線近似で求める。

【００３０】入力信号Ｘの上位ｎビットをアドレスとし
てＲＯＭまたはＲＡＭ７に印加し、ＲＯＭまたはＲＡＭ
７から傾きＡと切片Ｃを読み出す。制御信号ＳＥＬ１で
セレクタ８より傾きＡを選択し、制御信号ＳＥＬ２でセ
レクタ９により入力信号Ｘを選択して、この２つの値を
乗算器１１でかけ算して、Ａ・Ｘを求める。制御信号Ｓ
ＥＬ３でセレクタ１３より乗算結果Ａ・Ｘを選択し、同
じ制御信号ＳＥＬ３でセレクタ１２より切片Ｃを選択
し、加減算器１４の制御信号ＡＬにて、乗算結果Ａ・Ｘ
と切片Ｃを加減算器１４で加算して算出ゲイン

【００３１】

【数１】Ｇｃ＝Ａ・Ｘ＋Ｃ を求める。このように、入力信号Ｘに対する算出ゲイン
Ｇｃを直線近似で求める。

【００３２】この求められた算出ゲインＧｃをレジスタ
Ａに格納する。

【００３３】算出ゲインＧｃを設定ゲインＧとを比較す
るために、制御信号ＳＥＬ３でセレクタ１２，１３よ
り、レジスタＢからの設定ゲインＧとレジスタＡからの
算出ゲインＧｃを選択し、制御信号ＡＬにて、Ｇ−Ｇｃ
の減算を実施してサインビットＳＧＮを求める。このサ
インビットＳＮＧをゲイン決定部１５に入力する。

【００３４】ゲイン決定部１５は、サインビットＳＧＮ
が“０”ならＧ≧Ｇｃなので、設定ゲインＧを格納して
いるレジスタＢへ、レジスタＡの値であるＧｃを格納す
るために、レジスタＡ，Ｂに制御信号を送出すると共
に、ゲイン決定部１５内のゲイン継続時間のカウントを
リセットする。これで、算出ゲインＧｃが設定ゲインＧ
となる。次に、出力信号Ｚを計算して求め（Ｇ・Ｘ）、
出力するまたサインビットＳＧＮが“１”ならＧ＜Ｇｃ
なので、制御信号ＳＥＬ１，ＳＥＬ２にて回復係数レジ
スタ１０からの回復係数ＣｇとレジスタＢからの設定ゲ
インＧを選択して、乗算器１１でかけ算する。得られた
値Ｇ′（Ｃｇ・Ｇ）を、ゲイン決定部１５からの制御信
号ＣＤ２により、レジスタＣに格納する。

【００３５】ゲイン決定部１５は、内部でゲイン継続時
間をカウントしている。これがゲイン保持時間以上であ
ると、出力信号Ｚを計算後、レジスタＣの値（Ｇ′）を
レジスタＢに設定ゲインＧとして格納する制御信号を送
出すると共に、ゲイン継続時間のカウントをリセットす
る。ゲイン保持時間内であると、設定ゲインＧを変更せ
ず、出力信号Ｚを現在の設定ゲインＧで計算して出力す
る。

【００３６】出力信号Ｚは、制御信号ＳＥＬ１，ＳＥＬ
２でレジスタＢからの現在設定されているゲインＧと入
力信号Ｘをセレクタ８，９で選択し、乗算器１１でかけ
算して求める。

【００３７】回復係数とゲイン保持時間とで、急激に増
幅度が増大するのを防止している。

【００３８】この回復係数およびゲイン保持時間は、実
験的に定めるべきものである。

【００３９】図２は、本発明の実施例の動作を示すフロ
ーチャートである。

【００４０】図２において、最初に設定ゲインをイニシ
ャライズ（Ｓ１）し、Ｘが入力されたら（Ｓ２）、Ｘに
対応するゲイン特性の近似直線式を表す定数（傾き：
Ａ，切片：Ｃ）を定数生成部（メモリ７）より求める
（Ｓ４）。この定数と入力よりゲイン算出部（乗算器１
１，加減算器１４等）で

【００４１】

【数２】Ｇｃ＝Ａ×Ｘ＋Ｃ の演算で算出ゲインＧｃを求める（Ｓ５）。

【００４２】入力振幅の状態より出力ゲインを決定する
ために、算出ゲインＧｃと設定ゲインＧとを比較部（加
減算器１４）で比較する（Ｓ６）。

【００４３】比較結果が算出ゲインＧｃの方が小さい場
合（振幅大の信号が入力）（Ｓ６でＹＥＳ）は、設定ゲ
インＧを算出ゲインＧｃに更新して出力波形の歪みを抑
える（Ｓ８）。

【００４４】比較の結果、算出ゲインＧｃの方が大きい
場合（Ｓ６でＮＯ）は、設定ゲインを元の状態に戻すた
めの処理を実施する。このゲイン回復処理では、設定ゲ
インＧより算出ゲインＧｃが大きい時間がどれだけ続い
たか（ゲイン継続時間Ｔ）で、入力の状態が入力振幅の
変動途中の状態かまたは設定ゲインに比べて低入力振幅
の状態が継続しているかを判定して、２つのゲイン回復
処理を行っている。

【００４５】設定したゲイン保持時間Ｔｈとゲイン継続
時間Ｔを比較し（Ｓ１０）、ゲイン持続時間Ｔがゲイン
保持時間Ｔｈ以内なら（Ｓ１０でＮＯ）、入力が変動途
中の状態と判断して、Ｔをカウントアップして（Ｓ１
３）、設定ゲインを変更しないで出力を求める（Ｓ
９）。

【００４６】ゲイン継続時間Ｔがゲイン保持時間Ｔｈを
オーバーした場合は、入力が持続した低入力振幅の状態
が続いてると判断して、直ちに設定ゲインＧを算出ゲイ
ンＧｃに変更するような急激な変動を与えないような処
理を行う。

【００４７】まず、現在の設定ゲインＧと入力信号Ｘを
かけ算して出力信号Ｚを求める（Ｓ１１）。

【００４８】次に、ゲイン回復係数Ｃｇと設定ゲインＧ
とをかけ算し、

【００４９】

【数３】Ｇ′＝Ｇ×Ｃｇ 次回入力に対する設定ゲインＧ′を求め、設定ゲインＧ
をＧ′に変更して、次の入力を待つ（Ｓ１２）。

【００５０】ゲインの算出は、入力に対するゲイン特性
を直線近似して求めている。

【００５１】例えば、図３のようなＡＧＣのゲイン特性
を実現しようとする場合、図４に示すようにゲイン特性
を適当な区間に多分割した点Ｐ，Ｑ間のゲイン特性を直
線近似して、ゲインＧｃを算出する。

【００５２】この時の直線関係式として、以下の３式が
考えられる。

【００５３】

【数４】 Ｇｃ＝Ａ・Ｘ ＋Ｃ ・・・（１） Ｇｃ＝Ａ・ΔＸ ＋Ｇｐ ・・・（２） Ｇｃ＝Ａ・ΔＸ′＋Ｇｑ ・・・（３） なお、ΔＸ＝Ｘ−Ｐ ΔＸ′＝Ｑ−Ｘ この直線関係式の定数である傾きＡ，切片Ｃ，Ｐ点Ｑ点
のゲインＧｐ，Ｇｑのいずれかの組み合わせの１つを定
数データとしてＲＡＭかＲＯＭのメモリへ格納して、入
力値にしたがってアクセスできたら、ゲインは簡単に求
められる。

【００５４】さて、どの程度に分割するかであるが、当
然この分割を細かくすればするほどゲイン特性の精度は
向上する。

【００５５】最終的には入力に対応して１対１のゲイン
を求める場合の実施例を図５に示す。

【００５６】図５において、ＲＡＭまたはＲＯＭで構成
されたメモリには、入力信号Ｘの値に１対１で対応した
ゲインが入力信号Ｘの値をアドレスとした位置に格納さ
れている。このため、入力信号Ｘの値をアドレスとして
入力すると、その値に対応したゲインが読み出されてく
る。入力信号Ｘがｍビットでは、２^m ワードのメモリが
必要になる。

【００５７】そこで、このメモリの必要容量を減らす方
法として、２つの方法がある。

【００５８】一つには、ある程度まで分割し、この分割
された入力範囲に対して１つのゲインで代表する方法で
ある。これでは、入力値に対応して段階的なゲインを与
えることになり、分割の程度によってはゲイン変更点で
振幅レベルが変動するため、ブツ音が発生すると言う欠
点がある。

【００５９】もう一つの方法が、上述したように、特性
を２ⁿ 等分し、直線近似を行うための定数である傾きＡ
と切片Ｃ、傾きＡと範囲の最大値Ｇｐあるいは範囲の最
小値Ｇｑを、入力信号Ｘの値の上位ｎビットをアドレス
とした位置に格納することである。

【００６０】この様な構成では、２ⁿ ワードのメモリで
済み、またゲインは直線近似を行って求めるので、入力
値ごとに連続的なゲインが求められ、得られる出力の振
幅レベルも連続したものとなる。しかし、ゲインを求め
るためには、メモリに加えて、直線近似の計算を行う乗
算器や加算器が必要となる。

【００６１】直線近似を行う本発明のＡＧＣを用いるシ
ステムにおいて、乗算器や加算器を持った、例えばΔΣ
方式のＡＤ変換器などが組み込まれている場合は、これ
らの回路を利用して近似計算を演算できるので、これら
のシステムにおいては定数用メモリと若干の回路追加で
本発明のシステムを構成できる。

【００６２】ゲインの算出は、例えば、図６、図７に示
すブロック図に示す構成で求められる。

【００６３】直線関係式（１）による構成の一例を示す
図６は、図１に示した構成の算出ゲインＧｃを求める部
分と同じである。

【００６４】図６において、メモリ１に、傾きＡと切片
Ｃのデータが入力信号の上位ｎビットをアドレスとした
位置に、格納されている。これを入力信号Ｘの値で読み
出し、乗算器２、加算器３で

【００６５】

【数５】Ｇｃ＝ＡＸ＋Ｃ を計算する。

【００６６】図７は、直線関係式（２）あるいは（３）
による構成である。

【００６７】図７において、入力信号Ｘのｍビットの上
位ｎビットがメモリ４のアドレスと使用され、このアド
レスでアクセスされたデータとして特性の傾きＡとＧｐ
あるいはＧｑがメモリ４から供給される。傾きＡは乗算
器５へ、ＧｐあるいはＧｑは加算器６へ供給される。乗
算器５へ供給された傾きＡはΔＸあるいはΔＸ′とかけ
算され、加算器６へ供給され、ＧｐあるいはＧｑと加算
されてゲインＧｃが求められる。

【００６８】このΔＸは、ｍビットデータの内、上位ｎ
ビットを入力信号Ｘのサインビットと同じにすることで
求めることができる。ΔＸ′は、ｍビットデータの内、
上位ｎビットをサインビットの逆とすることで求めるこ
とができる。

【００６９】直線近似でゲインを求める場合、ゲインの
上限と下限の制限は、メモリの定数データで制御できる
利点もある。

【００７０】上限と下限のゲインをそれぞれ、Ｇｕ，Ｇ
ｄとする。上限ゲインＧｕにしたい入力信号Ｘの値が入
力されたとき、定数用のメモリから、傾きＡと切片Ｃと
して、０（ゼロ）とＧｕを出力するように、メモリに格
納する。

【００７１】ゲインＧｃは、直線近似の式から

【００７２】

【数６】Ｇｃ＝Ａ×Ｘ＋Ｃ＝０＋Ｇｕ＝Ｇｕ となりゲインの上限値Ｇｕが求められる。

【００７３】また上限ゲインＧｕのデータを下限ゲイン
Ｇｄのデータとすることで、下限ゲインも求められる。
ΔＸおよびΔＸ′を用いる場合も同様に求められる。し
たがって、このシステムではゲインのリミッタとして、
特別なシステムは不要となる。

【００７４】図８を用いて、本発明のＡＧＣの動作を説
明する。

【００７５】システムがスタート直後の、入力信号Ｘが
絶えず増大している期間Ａでは、設定ゲインＧと入力に
対応する算出ゲインＧｃとが、Ｇ＞Ｇｃの関係にあり、
設定ゲインＧは絶えず更新される。

【００７６】入力信号Ｘが減少している期間Ｂでは、設
定ゲインＧと入力に対応する算出ゲインＧｃとが、Ｇ＜
Ｇｃの関係にあり、この関係が連続してゲイン保持時間
Ｔｈをオーバーしたら、ゲイン回復係数Ｃｇを設定ゲイ
ンに掛けて、次回設定ゲインＧ１を求める。

【００７７】

【数７】Ｇ１＝Ｇ×Ｃｇ 続いて、Ｇ１がＧ１＜Ｇｃの関係にあり、この関係が連
続してゲイン保持時間をオーバーしたら、次回の設定ゲ
インＧ２を求める。

【００７８】

【数８】Ｇ２＝Ｇ１×Ｃｇ さらにＧ２がＧ２＜Ｇｃの関係にあり、この関係が連続
してゲイン保持時間をオーバーしたら、同様の処理を行
うが、途中でＧ２≧Ｇｃの関係になったら、ゲイン継続
時間の計測をリセットし設定ゲインをＧｃに更新する。

【００７９】このゲイン保持時間Ｔｈを可変にすること
で、信号ソースの特徴に対応したいろいろな回復の特性
をもったＡＧＣが設定できる。

【００８０】図９は、入力信号とゲインとの関係を示す
特性図である。

【００８１】従来のアナログＡＧＣ回路では、図９の点
線のような入力対出力の関係である。この関係は回路特
性で定まっており、変更できない。

【００８２】本発明のディジタルＡＧＣ装置では、図９
の実線のようにアナログＡＧＣと異なるような入力レベ
ルに比例した出力レベルになる特性や、また、アナログ
ＡＧＣのような特性などの任意のゲイン特性を、線近似
式の定数を格納するメモリ（ＲＯＭやＲＡＭ）のデータ
を変更することのみで、回路を変更することなく実現で
きる。

【００８３】図１０は、本発明の他の実施例の構成を示
している。

【００８４】図１０において、符号２０は、ＲＯＭまた
はＲＡＭで構成されたメモリで、傾きと切片とを格納し
ている。メモリ２０に、入力信号の上位ビットおよび制
御信号ＡＤを入力することで、対応する傾きまたは切片
を読み出すことができる。メモリ２０は、回復係数Ｃｇ
も格納している。符号２３は、乗算器で、セレクタ２１
および２２への制御信号ＳＥＬ４およびＳＥＬ５によ
り、選択された２入力をかけ算または１とのかけ算を行
う。符号２６は、加減算器で、制御信号ＡＬにより、加
算、減算あるいは０との加算を行う。符号２５は、累積
器レジスタで、加減算器２６の結果を格納する。また、
データＲＡＭ２４は、設定ゲイン等を格納しておくメモ
リ（レジスタ）であり、ゲイン決定／アドレス制御回路
２７からのアドレスにより読み出すことができる。ゲイ
ン決定／アドレス制御回路２７は、ゲイン継続時間Ｔの
計時も行っている。

【００８５】まず、入力信号Ｘの上位ｎビットと制御信
号ＡＤをアドレスとするＲＯＭ（あるいはＲＡＭ）２０
より、傾きＡを読みだし、セレクタ２１，２２より制御
信号ＳＥＬ４，ＳＥＬ５で傾きＡと入力信号Ｘを選択
し、この２つの値を乗算器２３でかけ算し、加減算器２
６でこの結果と“０”を加算し、その結果（Ａ・Ｘ）を
累積器レジスタ２５にセットする。

【００８６】次に、メモリ２０より入力信号Ｘの上位ｎ
ビットと制御信号ＡＤをアドレスとして、切片Ｃを読み
出し、セレクタ２１でこの値を選択し、乗算器２３で
“１”をかけ算する。この結果（Ｃ）と先ほど求めた累
積器レジスタ２５のデータＡ・Ｘとを、加減算器２６で
加算して、算出ゲインＧｃ（＝Ａ・Ｘ＋Ｃ）を求める。
この求められた算出ゲインＧｃを累積器レジスタ２５に
セットする。

【００８７】算出ゲインＧｃと設定ゲインＧを比較する
ために、データＲＡＭ２４より設定ゲインＧを読み出
し、乗算器２３で“１”とかけ算し、加減算器２６で先
ほど累積レジスタ２５にセットされた算出ゲインＧｃと
Ｇ−Ｇｃの減算を実施してサインビットＳＧＮを求め
る。このサインビットＳＧＮをゲイン決定／アドレス制
御回路２７に入力する。

【００８８】このゲイン決定／アドレス制御回路２７で
は、サインビットＳＧＮが“０”ならＧ≧Ｇｃなのでデ
ータＲＡＭ２４の設定ゲインＧの値を、累積器レジスタ
２５の値Ｇｃに変更すると共に、ゲイン継続時間のカウ
ントをリセットする。次に、設定ゲインＧと入力信号Ｘ
とを乗算器２３でかけ算し、“０”を加減算器２６で加
算して、出力信号Ｚを求める。

【００８９】また、サインビットＳＧＮが“１”ならＧ
＜Ｇｃなので、メモリ２０より回復係数Ｃｇを、データ
ＲＡＭ２４より設定ゲインＧを読み出して、乗算器２３
でかけ算し、加減算器２６で“０”を加算して、次回設
定ゲインＧ´（Ｃｇ・Ｇ）を求めデータＲＡＭ２４へ格
納する。

【００９０】これと共に、ゲイン決定／アドレス制御回
路２７において、ゲイン継続時間Ｔをカウントし、これ
がゲイン保持時間Ｔｈ以上になったら、設定ゲインＧで
の出力信号Ｚを算出後に、設定ゲインＧを、求めた次回
設定ゲインＧ´へ変更すると共に、ゲイン継続時間Ｔの
カウントをリセットする。出力信号Ｚは、入力信号Ｘと
制御信号ＳＥＬ４で選択されたデータＲＡＭ２４の設定
ゲインＧとを乗算器２３でかけ算し、“０”を加減算器
２６で加算して求める。

【００９１】図１１は、乗算器を用いない本発明の他の
実施例の構成を示している。この構成は、時間がかかる
ので、データ処理時間に余裕がある場合に適用できる。

【００９２】図１１において、符号２８は、ＲＯＭまた
はＲＡＭで構成されたメモリであり、傾きと切片とを格
納している。メモリ２８に、入力信号の上位ビットおよ
び制御信号ＡＤを入力することで、対応する傾きまたは
切片を読み出すことができる。符号３２は、ＡＮＤゲー
トおよびシフタである。ＡＮＤゲートおよびシフタ３２
のＡＮＤとシフトの制御は、乗数レジスタ２９またはゲ
イン設定レジスタ３４から１ビットづつセレクタ３１に
印加し、そのビットおよび制御信号Ｓにより制御信号Ｍ
を生成し、これにより行われる。符号３６は、加減算器
で、被乗数レジスタ３０と累算器レジスタ３７とからの
値を、制御信号ＡＬにより、加減算する。

【００９３】入力信号Ｘの上位ｎビットと制御信号ＡＤ
とをアドレスとするメモリ２８より傾きＡを読み出し、
乗数レジスタ２９にセットする。このとき、被乗数レジ
スタ３０には入力信号Ｘをセットし、ＡＮＤゲートおよ
びシフタ３２を使って、Ａの１ビットとＸのかけ算を
し、この結果と次のＡの１ビットとのかけ算とを加減算
器３６で加算する。この作業をＡのデータ長回実行して
かけ算結果Ａ・Ｘを求め、累積器レジスタ３７にセット
される。次に、切片Ｃをメモリ２８より読み出して、被
乗数レジスタにセットし、切片Ｃと先ほど求めたＡ・Ｘ
とを加減算器３６で加算し、算出ゲインＧｃ（＝Ａ・Ｘ
＋Ｃ）を累積器レジスタ３７に求める。

【００９４】この算出ゲインＧｃと設定ゲインＧを比較
するために、ゲイン設定レジスタ３４の設定ゲインＧを
被乗数レジスタ３０にセットし、制御信号ＡＬにより加
減算器３６でＧ−Ｇｃの減算を実施し、サインビットＳ
ＧＮを求める。このとき、累積器レジスタ３７の算出ゲ
インＧｃは変更しない。サインビットＳＧＮは、ゲイン
決定部３５に入力される。

【００９５】ゲイン決定部３５では、サインビットＳＧ
Ｎが“０”なら、Ｇ≧Ｇｃなので、ゲイン設定レジスタ
３４に累積器レジスタ３７の値を格納すると共に、ゲイ
ン決定回路３５で計時しているゲイン継続時間Ｔのカウ
ントをリセットする。出力信号Ｚは、設定ゲインＧと入
力信号Ｘのかけ算をＡＮＤゲートおよびシフタ３２，セ
レクタ３１および加減算器３６を使って求め、出力す
る。

【００９６】また、サインビットＳＧＮが“１”なら、
Ｇ＜Ｇｃなので、まず出力信号ＺをＧ・Ｘにより求め
る。ゲイン決定回路３５でゲイン継続時間Ｔをカウント
してる。これがゲイン保持時間Ｔｈ以上になったとき
に、回復係数Ｃｇを被乗数レジスタ３０にセットして、
上記と同様の方法で回復係数Ｃｇと設定ゲインＧをかけ
算し、この値をゲイン設定レジスタ３４にセットしてい
る。

【００９７】図１２は、ΔΣ変換方式ＡＤ変換器に用い
られているディジタルフィルタのブロック図である。

【００９８】図１２において、ΔΣ変換方式ＡＤ変換器
は、ＲＯＭ３８、データＲＡＭ３９、乗算器４１および
加算器４３、累算器レジスタ４２から構成されている。

【００９９】この構成は、図１０に示した本発明の実施
例の構成とよく似ている。したがって、乗算器４１を、
“１”とＲＯＭデータをかけ算できるように構成するこ
と、加算器４３を減算ができる加減算器に回路変更し、
データＲＡＭ３９を設定ゲイン等を格納しておくメモリ
（レジスタ）として使用できるようにする。そして、Ａ
ＧＣで使用する各定数と回復係数をＲＯＭ３８に格納す
る。

【０１００】さらに、ゲインを決定するゲイン決定／ア
ドレス制御回路と乗算器の入力用セレクタを追加するこ
とで、図１０の回路構成と同様になり、ディジタルＡＧ
Ｃとディジタルフィルタの両方の処理が実行できるシス
テムとなる。

【０１０１】これまで、ハードウェア構成で説明した
が、図２に示したフローチャートの動作を、シグナルプ
ロセッサ等のマイクロコンピュータで行うことができる
ことは、この分野の通常の知識を有する者なら、自明で
あろう。

【０１０２】また、本発明で使用する定数を格納してい
るメモリは、その一部または全部を、書き換え可能なＲ
ＡＭ等で構成すると、定数の設定の変更が容易に行われ
る。

【０１０３】

【発明の効果】本発明のデジタルＡＧＣ装置において
は、入力対ゲインを示すゲイン特性を分割し、この各区
間のゲイン特性を直線で近似し、この直線関係式の各定
数を各区間ごとに入力値をアドレスとするデータとして
格納することで、入力値ごとに定数が供給され、この定
数と入力値から望みのゲイン特性を満たすゲインを絶え
ず計算で求めており、前回の入力振幅より大きな信号が
入力した時に、これに対応したゲインに調整するまでの
時間が実質的に０秒なので、出力波形の歪みを発生しに
くい。

【０１０４】本発明のデジタルＡＧＣ装置においては、
直線近似式の傾き定数を“０”、切片定数をゲインの上
限値あるいは下限値とすることで、直線近似式からゲイ
ンの上限と下限を算出することができ、ゲインに制限を
設けることが簡単にできる。また、これらの定数は入力
値をアドレスとするメモリ等から供給されるようにする
ことで、上限と下限のリミッタ機能用としての特別なリ
ミッタシステムを必要としない上限と下限ゲインのリミ
ッタ付きのディジタルＡＧＣ装置を構成できる。

【０１０５】本発明のデジタルＡＧＣ装置においては、
ゲイン特性を直線近似した各区間の定数（傾き、切片）
とゲイン保持時間とゲイン回復係数の各定数の一部また
は全てをＲＡＭ等の外部から書換え可能にすることで、
ゲイン特性を簡単に変更可能なシステムを構築できる。

【０１０６】本発明の構成により、ディジタル回路でＡ
ＧＣ装置が構成可能となり、微細加工が容易で調整せず
に同一の性能のＡＧＣ装置を容易に製品化でき、製品テ
ストも簡単に実施でき、トータルコストが削減できる。

【０１０７】ΔΣ変換方式によるＡＤ変換器では、必然
的に乗算器、加算器を内蔵しているので、ＡＤ変換器に
内蔵した回路を利用して、ＡＧＣを内蔵したＡＤ変換器
を小規模の回路追加にて設計できる。

【図面の簡単な説明】

【図１】本発明の実施例の構成を示すブロック図であ
る。

【図２】本発明の動作を示すフローチャートである。

【図３】入力に対するゲインの特性の一例を示す特性図
である。

【図４】分割直線近似によるゲイン算出の説明図であ
る。

【図５】１対１対応でゲイン特性を求めるブロック図で
ある。

【図６】分割直線近似によるゲイン算出する構成を示す
ブロック図である。

【図７】分割直線近似によるゲイン算出する他の構成を
示すブロック図である。

【図８】ゲイン算出動作の説明図である。

【図９】入力対出力の特性図である。

【図１０】本発明の他の実施例の構成を示すブロック図
である。

【図１１】本発明の乗算器を用いない実施例の構成を示
すブロック図である。

【図１２】従来のΔΣ変換方式ＡＤ変換器に用いられて
いるディジタルフィルタのブロック図である。

【符号の説明】

１，４，７，２０，２８ ＲＯＭまたはＲＡＭで構成さ
れたメモリ ８，９，１２，１３，２１，２２ セレクタ １０ 回復係数レジスタ ２，５，１１，２３ 乗算器 ３，６ 加算器 １４，２６，３６ 加減算器 １５ ゲイン決定部 １６，１７，１８ レジスタ ２４ データＲＡＭ ２５，３７ 累積器レジスタ ２７ ゲイン決定／アドレス制御回路 ２９ 乗数レジスタ ３０ 被乗数レジスタ ３２ ＡＮＤゲートおよびシフタ ３４ ゲイン設定レジスタ ３５ ゲイン決定回路 ３８ ＲＯＭ ３９ データＲＡＭ ４０ セレクタ ４１ 乗算器 ４２ 累積器レジスタ ４３ 加算器

Claims (8)

【特許請求の範囲】
1. 【請求項１】 アナログ信号をＡＤ変換した入力信号の
   ゲインを自動で調整し任意の出力振幅レベルを得るディ
   ジタルＡＧＣ装置において、 入力対ゲインの関係を示すＡＧＣのゲイン特性を入力信
   号の大きさにしたがって分割し、分割した各区間を直線
   近似するための定数を各区間ごとにメモリに格納し、前
   記入力信号の値により該定数を生成する定数生成手段
   と、 前記定数と前記入力信号の値から、直線近似で所定のゲ
   イン特性を満たす前記入力信号に対する算出ゲインを算
   出するゲイン算出手段と、 該算出ゲインと前回算出時に設定されている設定ゲイン
   とを比較することで、ゲインを更新するか回復するかを
   判定する比較手段と、 前記算出ゲインの方が小さい場合に、前記設定ゲインを
   前記算出ゲインに更新するゲイン更新手段と、 前記算出ゲインの方が大きい場合に、前記算出ゲインが
   前設定ゲインより大きい時間がどれだけ続いたかを監視
   し、該時間が所定のゲイン保持時間以内では設定されて
   いるゲインを変更せず、該時間が所定のゲイン保持時間
   を経過したときに、ゲイン回復係数と前記設定ゲインと
   の積を次回のゲインとするゲイン回復手段と、 前記設定ゲインと前記入力信号をかけ算して出力信号を
   得る出力手段とを有することを特徴とするディジタルＡ
   ＧＣ装置。
2. 【請求項２】 前記定数生成手段は、入力対ゲインを示
   すゲイン特性を２ⁿ分割し、分割した各区間を直線近似
   するための定数を、入力信号の上位ｎビットをアドレス
   とする箇所に格納したメモリを有することを特徴とする
   請求項１記載のディジタルＡＧＣ装置。
3. 【請求項３】 前記定数生成手段は、前記直線近似をす
   るための定数として、直線の傾き“０”の定数およびゲ
   インの上限値または下限値の定数を含み、前記ゲイン算
   出手段は、ゲインの上限値または下限値も算出すること
   を特徴とする請求項１または２記載のディジタルＡＧＣ
   装置。
4. 【請求項４】 前記定数生成手段の前記メモリは、ゲイ
   ン保持時間およびゲイン回復係数も格納していることを
   特徴とする請求項１〜３のいずれか１項に記載のディジ
   タルＡＧＣ装置。
5. 【請求項５】 前記定数生成手段の前記メモリは、一部
   または全てが書き換え可能なメモリであることを特徴と
   する請求項１〜４のいずれか１項に記載のディジタルＡ
   ＧＣ装置。
6. 【請求項６】 前記ゲイン算出手段は、乗算器および加
   減算器を有することを特徴とする請求項１〜５のいずれ
   か１項に記載のディジタルＡＧＣ装置。
7. 【請求項７】 前記ゲイン算出手段の前記乗算器および
   前記加減算器は、ΔΣ変換方式によるＡＤ変換器と共有
   することを特徴とする請求項６に記載のディジタルＡＧ
   Ｃ装置。
8. 【請求項８】 前記ゲイン算出手段は、乗算器を有しな
   いことを特徴とする請求項１〜５のいずれか１項に記載
   のディジタルＡＧＣ装置。