JP3654118B2 - 多段デジタルフィルタ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、梯子型ＲＣ積分フィルタの特性を実現する多段デジタルフィルタに関するものである。
【０００２】
【従来の技術】
従来、アナログ方式のミュージック・シンセサイザとして、電圧制御発振器（ＶＣＯ），電圧制御低域通過フィルタ（ＶＣＦ），電圧制御増幅器（ＶＣＡ）等の、電圧で制御されるユニットを相互に接続したものが知られている。
図５は、従来のアナログ・シンセサイザに用いられていたＶＣＦの回路構成図である。
図中、８１，８３，８５，８８，８９，９３，９７，１０１，１０５，１０６，１１１，１１２，１１４，１１７，１１９，１２１，１２３，１２４，１２７，１２９，１３１，１３３，１３６は固定抵抗器、８２，８７，１１５，１３２，１３５，１３７は可変抵抗器、８４，９２，９６，１００，１０４，１０７，１１０，１１６，１２０，１２２，１３０，１３４はコンデンサ、８６，９０，９１，９４，９５，９８，９９，１０２，１０３，１０８，１０９，１１３，１１８，１２５，１２６，１２８はトランジスタである。
【０００３】
このＶＣＦは、梯子型のアナログフィルタであって、その積分時定数は制御入力電圧によって可変である。
トランジスタ１０８，１０９とその両コレクタ間に接続されたコンデンサ１０４とが第１段のＲＣ積分フィルタを構成する。入力信号は、コンデンサ１０７を介してトランジスタ１０８のベースに入力され、一方、フィードバック信号は較正用の可変抵抗器１１５を介してトランジスタ１０９のベースに入力され、差動増幅される。可変抵抗器１１５の他端は、抵抗器１１４を介して、ベースバイアス回路の抵抗器１１１およびコンデンサ１１０に接続される。抵抗器１１２およびトランジスタ１１３は、トランジスタ１０８，１０９の両エミッタと基準電位との間に接続され、差動増幅用の定電流源となる。
【０００４】
トランジスタ１０８，１０９の両コレクタは、それぞれ、トランジスタ１０２，１０３のエミッタに接続される。トランジスタ１０２，１０３とその両コレクタ間に接続されたコンデンサ１００とが、第２段のＲＣ積分フィルタを構成する。
同様に、トランジスタ１０２，１０３の両コレクタは、それぞれ、トランジスタ９８，９９のエミッタに接続される。トランジスタ９８，９９とその両コレクタ間に接続されたコンデンサ９６とが、第３段のＲＣ積分フィルタを構成する。
トランジスタ９８，９９の両コレクタは、それぞれ、トランジスタ９４，９５のエミッタに接続される。トランジスタ９４，９５とその両コレクタ間に接続されたコンデンサ９２とが、第４段のＲＣ積分フィルタを構成する。
【０００５】
トランジスタ９４，９５の両コレクタは、トランジスタ９０，９１のエミッタに接続される。トランジスタ９０，９１の両コレクタは、正電圧源（＋Ｖ）に接続され、能動負荷となる。
抵抗器８９，９３，９７，１０１，１０５，１１１は、直列接続され、正電圧源（＋Ｖ）を抵抗分割し、トランジスタ９０，９１、９４，９５、９８，９９、１０２，１０３にベース電圧を供給する。さらに、抵抗器１０６は、抵抗器１０５，１１１間から第１段のＲＣ積分フィルタのトランジスタ１０８にベース電圧を供給する。
【０００６】
カットオフ周波数を動かす図示しないエンベロープジェネレータ（ＥＧ）の出力は、コンデンサ１３４，エンベロープゲイン調整用可変抵抗器１３５、抵抗器８１を介し、トランジスタ８６のベースに供給される。また、カットオフ周波数の中心周波数を決める可変抵抗器１３７の出力も、トランジスタ８６のベースに供給される。
このトランジスタ８６のベースは、スケール決定用可変抵抗器８２、抵抗器８３、コンデンサ８４により、基準電位に接続される。トランジスタ８６のエミッタは、レンジ決定用可変抵抗器８７を介して正電圧源（＋Ｖ）に接続され、そのコレクタは、抵抗器８５を介して負電圧源（−Ｖ）に接続される。トランジスタ８６のエミッタは、また、定電流駆動用トランジスタ１１３のベースに接続され、そのベース電流を制御することにより、各段のＲＣ積分フィルタのトランジスタの内部抵抗を可変する。
【０００７】
上述したように、コンデンサが出力間に接続された複数段の差動増幅回路が梯子型に接続されているので、各段のトランジスタが能動型可変抵抗器の機能を果たし、コンデンサとの接続により、電圧制御可変積分時定数回路を構成し、４段の梯子型ＲＣ積分フィルタとなる。そのカットオフ周波数は、エンベロープジェネレータ（ＥＧ）から印可される交流電圧および可変抵抗器１３７の直流電圧により制御される。
カットオフ周波数において、各段のＲＣ積分フィルタは、それぞれ、４５°移相され、全体のネガティブ・フィードバックループにより位相が３６０°回転する。
【０００８】
４段目のＲＣ積分フィルタの出力である、トランジスタ９４，９５の両コレクタは、それぞれ、コンデンサ１１６，１３０を介し、トランジスタ１１８，１２８のベースに接続される。
トランジスタ１１８，１２８は、それぞれ、トランジスタ１２５，１２６とダーリントン接続され、トランジスタ１２５，１２６の両エミッタは抵抗器１２７を介して負電圧源（−Ｖ）に接続され、差動増幅器が構成される。
トランジスタ１１８，１２８のベースは、抵抗器１１７，１３１を介して基準電位に接続され、トランジスタ１２５，１２６のベースは、抵抗器１１９，１２９を介して負電圧源（−Ｖ）に接続される。トランジスタ１２６のコレクタは正電圧源（＋Ｖ）に接続される。
【０００９】
一方、トランジスタ１２５のコレクタからは、信号出力端子が引き出されるとともに、抵抗器１２３，１２１，１２４を介して正電圧源（＋Ｖ）に接続される。この抵抗器１２３，１２１間にコンデンサ１２２か接続され、このバイパスコンデンサ１２２は基準電位に接続される。
抵抗器１２１，１２４間にはコンデンサ１２０が接続され、コンデンサ１２０、エンファシス調整用可変抵抗器１３２、抵抗器１３３，較正用可変抵抗器１１５を介して、第１段目のＲＣ積分フィルタのトランジスタ１０９に出力信号をフィードバックしている。
エンファシス調整用可変抵抗器１３２は、フィードバック量を可変することにより、上述したカットオフ周波数における共振特性のピークレベルを制御する。
【００１０】
図６は、従来の梯子型ＲＣ積分フィルタおよび後述する従来の多段デジタルフィルタの周波数特性を説明する線図である。図中、横軸は周波数（対数）、縦軸は振幅（ｄＢ）である。
図示の特性は、いずれも、フィードバック（帰還）を零にしたときの特性であり、フィードバック量を増加させると、図示のカットオフ周波数において共振特性のピークが立つようになる。
上述した梯子型ＲＣ積分フィルタは、低域から既に減衰が始まる周波数特性を有している。特に、図示のようにフィードバックが零の付近ではこの傾向が大きい。楽音信号は、一般に低域から高域にかけてダラ下がりのスペクトル特性を有する。したがって、電子楽器の音源部あるいは効果付与部において、上述した梯子型ＲＣ積分フィルタを用いると、より自然な音色感が得られる。特に、ベース音の発生に使用すれば、太い音が発生する。
【００１１】
上述した４段梯子型ＲＣ積分フィルタは、その後、可変抵抗素子をＣｄＳセルやＦＥＴに置き換えて使用されている。
図７は、図５に示した従来のＶＣＦと等価な梯子型ＲＣ積分フィルタの構成図である。
図中、１４１，１５７，１５９は可変抵抗器、１４２，１４３，１４４，１４６，１６０，１６１，は抵抗器、１４７，１４９，１５１，１５３は可変抵抗素子、１４８，１５０，１５２，１５４，１５６はコンデンサ、１４５，１５５，１６２はオペアンプ（演算増幅器）、１６３は抵抗値制御部である。
【００１２】
入力信号は、抵抗器１４３，１４４の分圧回路を介し、オペアンプ１４５の非反転入力端子に入力される。一方、オペアンプ１４５の反転入力端子には、出力信号がエンファシス調整用の可変抵抗器１４１および抵抗器１４２を介してフィードバックされる。
オペアンプ１４５は、フィードバック用抵抗器１４６を有して差動増幅器を構成し、その出力は、４段梯子型ＲＣ積分フィルタに供給される。
可変抵抗素子１４７とコンデンサ１４８、可変抵抗素子１４９とコンデンサ１５０、可変抵抗素子１５１とコンデンサ１５２、可変抵抗素子１５３とコンデンサ１５４は、それぞれ第１〜第４段のＲＣ積分フィルタとなる。その出力は、ボルテージフォロワであるオペアンプ１５５の非反転入力端子に入力される。オペアンプ１５５は出力信号を出すとともに、可変抵抗器１４１に出力側から入力側へのフィードバック信号を供給する。
【００１３】
一方、エンベロープジェネレータ（ＥＧ）からの制御入力は、コンデンサ１５６，可変抵抗器１５７，固定抵抗器１５８を介し、ボルテージフォロワであるオペアンプ１６２の非反転入力端子に入力される。また、カットオフ周波数の中心周波数を調整するための可変抵抗器１５９の出力も抵抗器１６０を介してオペアンプ１６２の非反転入力端子に入力される。抵抗器１６１は非反転入力の分圧抵抗である。
オペアンプ１６２は、エンベロープジェネレータからの制御入力、カットオフ周波数の中心周波数調整用半固定抵抗器１５９の他、図示しないその他のカットオフ周波数制御要素の入力を加算し、加算された制御入力を、上述した抵抗値制御部１６３に出力する。
抵抗値制御部１６３は、半導体の指数関数特性を用いた指数回路を含み、ＶＣＦのカットオフ周波数を制御する。
【００１４】
しかし、図５，図７の回路は、アナログフィルタであるため、特性の再現性、精度、温度変動や経年変化の問題がある。そのため、このような問題がないデジタルフィルタで、上述したアナログフィルタの特性を再現することが望まれている。
図８は、従来の多段デジタルＬＰＦ（ローパスフィルタ）のブロック構成図である。この従来例は、特開平３−１２４１１１号公報等で知られたものである。個々の段のＲＣ積分フィルタを、個別にデジタルＬＰＦに置き換えた多段デジタルＬＰＦであって、その全体のフィードバックループに遅延器を介挿したものである。
１は加算器、２１はエンファシス用係数乗算器，２２はゲインアップ用係数乗算器、１７１〜１７４はデジタルＬＰＦ、１７５は入力信号をデジタル信号処理の単位時間（ｄｔ＝１／Ｆｓ，Ｆｓはサンプリング周波数）の遅延をさせる遅延器であり、Ｚ関数で表すと、Ｚ-1となる。なお、オーバサンプリングでデジタル信号処理をする場合、Ｆｓをオーバサンプリングの周波数とする。
【００１５】
入力信号は、加算器１において、フィードバック信号と減算され、縦続接続（カスケード接続）されたデジタルＬＰＦ１７１〜１７４の第１段に入力される。第４段の出力信号は、遅延器１７５、エンファシス用係数乗算器２１、ゲインアップ用係数乗算器２２を通って、加算器１において入力側にフィードバックされる。
遅延器１７５は、ディレイフリーループを防止するためのものである。
ここで、デジタルＬＰＦ１７１〜１７４のカットオフ周波数は、図示を省略した制御入力信号によって制御される。ゲインアップ用の係数乗算器２２の係数ｇは、カットオフ周波数において十分な共振特性（resonance）が得られるように設定される。
【００１６】
しかし、デジタルＬＰＦ１７１〜１７４は、図７に示した個々の段のＲＣ積分フィルタを、個別のデジタルＬＰＦに置き換えただけであるので、段間の相互結合が考慮されておらず、梯子型ＲＣ積分フィルタの、前段から後段に流れ込む電流が反映されていない。したがって、図６に従来のデジタルフィルタの特性として示したように、通過帯域においてほぼ平坦であり、カットオフ領域に入ると直線的に減衰するような特性となる。したがって、従来の梯子型ＲＣ積分フィルタの特性を完全には再現できていない。
【００１７】
デジタルフィルタ設計方法として、この他に、インパルス不変法がある。
図７の４段梯子型ＲＣ積分フィルタの伝達関数を部分分数に展開し、これをラプラス変換することによりインパルス応答を求める。次に、これをサンプリングしたものが、そのインパルス応答となるようなデジタルフィルタの伝達関数を求める。このようにして、図７に示した４段梯子型ＲＣ積分フィルタの特性を多段デジタルフィルタによって再現することが可能である。しかし、この場合、フィルタの次数が高くなり、構成が複雑になってしまうという問題がある。
できれば、比較的簡単な構成で、図６に示された多段梯子型ＲＣ積分フィルタの特性に近い特性を、デジタルフィルタで実現させたい。
【００１８】
【発明が解決しようとする課題】
本発明は、上述した問題点を解決するためになされたもので、比較的簡単な構成で多段梯子型ＲＣ積分フィルタの特性を再現する多段デジタルフィルタを提供することを目的とするものである。
特に、電子楽器の音源装置あるいは効果付与装置において、楽音信号の音色を制御するＬＰＦに使用すれば、独特の魅力ある音色の楽音を発生させることができる。
【００１９】
【課題を解決するための手段】
本発明は、請求項１に記載の発明においては、それぞれが遅延部を有する複数段のデジタルフィルタを有する多段デジタルフィルタであって、最終段を除く各段の前記デジタルフィルタは、当該段への入力信号から、当該段の前記遅延部の出力信号に当該段の第１の係数を乗算された信号を減算し、かつ、次段の前記遅延部の出力信号を加算した値に、当該段の第２の係数を乗算し、乗算した値に当該段の前記遅延部の出力信号を加算して、当該段の前記遅延部に出力するとともに、当該段の前記遅延部への入力信号または当該段の前記遅延部の出力信号を次段の前記デジタルフィルタへの入力信号とするものであり、最終段の前記デジタルフィルタは、最終段への入力信号から、最終段の前記遅延部の出力信号を減算した値に、最終段の第２の係数を乗算し、乗算した値に前記最終段の前記遅延部の出力信号を加算し、加算した値を最終段の前記遅延部に出力するとともに、最終段の前記遅延部の入力信号または当該段の前記遅延部の出力信号を最終段の出力信号とするものである。
したがって、多段デジタルフィルタを用いて、比較的簡単な構成で多段梯子型ＲＣ積分フィルタの特性を再現することができる。
特に、各段の前記デジタルフィルタの第１の係数を「２」とすれば、再現性が良好になる。また、最終段を除く各段の前記デジタルフィルタにおいて、当該段の前記遅延部への入力信号を次段の前記デジタルフィルタの入力信号とすれば、再現性がさらに良好となる。
【００２０】
請求項２に記載の発明においては、請求項１に記載の多段デジタルフィルタにおいて、最終段の前記遅延部の出力信号を初段の前記デジタルフィルタの入力信号にフィードバックさせるフィードバック部を有するものである。
したがって、フィードバック量に応じて、フィードバックによる移相回転が３６０°となる周波数における共振特性を制御することができる。
特に、最終段の前記デジタルフィルタの前記遅延部の出力信号をフィードバックさせることから、簡単な構成で、前記フィードバック部がディレイフリーループとならないようにすることができる。
さらに、最終段の前記デジタルフィルタの前記遅延部の出力信号をフィードバックさせるとともに、最終段を除く各段の前記デジタルフィルタにおいては、当該段の遅延部への入力信号を次段のデジタルフィルタへの入力信号とすれば、フィードバックループを有する多段梯子型ＲＣ積分フィルタの特性の再現性が良好となる。
【００２１】
【発明の実施の形態】
図１は、本発明の多段デジタルフィルタの構成図である。
図中、図８と対応する部分には同じ符号を付している。１，２，４，７，９，１２，１４，１７，１９は加算器、３，６，８，１１，１３，１６，１８，２１，２２は係数乗算器、５，１０，１５，２０は、図８の遅延器１７５と同様に、入力信号をデジタル信号処理の単位時間（ｄｔ＝１／Ｆｓ，Ｆｓはサンプリング周波数）の遅延をさせる遅延器である。しかし、必ずしも上述した単位時間の遅延をさせる必要はなく、単位時間の数倍にしてもよいし、単位時間より短くすることも可能である。
入力信号は、図８と同様に、加算器１において、エンファシス用係数乗算器２１およびゲインアップ用係数乗算器２２を通したフィードバック信号と減算される。この減算信号は、４段のデジタルＬＰＦに入力される。４段のデジタルＬＰＦ部分においては、梯子型ＲＣ積分フィルタをシミュレートさせるために、後段のデジタルＬＰＦの出力を前段のデジタルＬＰＦにフィードバックさせている。
【００２２】
加算器１の出力は、第１段デジタルＬＰＦに出力され、当該段の加算器２において、当該段の係数乗算器６（係数２）を通した当該段の遅延器５からのフィードバック信号を減算されるとともに、次段の遅延器１０からのフィードバック信号を加算されて、当該段の係数乗算器３（係数ｘ）に出力される。係数ｘの値については後述する。
当該段の係数乗算器３の出力は、当該段の加算器４において、当該段の遅延器５のフィードバック信号と加算される。当該段の加算器４の出力は、当該段の遅延器５に出力されるとともに、第１段デジタルＬＰＦの出力として第２段の加算器７に出力される。
【００２３】
第２段デジタルＬＰＦの加算器７において、当該段の入力信号は、当該段の係数乗算器１１（係数２）を通した当該段の遅延器１０からのフィードバック信号を減算されるとともに、次段の遅延器１５からのフィードバック信号を加算され、当該段の係数乗算器（係数ｘ）８に出力される。
当該段の係数乗算器８の出力は、当該段の加算器９において、当該段の遅延器１０からのフィードバック信号と加算される。当該段の加算器９の出力は、当該段の遅延器１０に出力されるとともに、第２段デジタルＬＰＦの出力として第３段デジタルＬＰＦの加算器１２に出力される。
【００２４】
第３段デジタルＬＰＦの加算器１２において、当該段の入力信号は、当該段の係数乗算器１６（係数２）を通した当該段の遅延器１５からのフィードバック信号を減算されるとともに、次段の遅延器２０からのフィードバック信号を加算され、当該段の係数乗算器（係数ｘ）１３に出力される。
当該段の係数乗算器１３の出力は、当該段の加算器１４において、当該段の遅延器１５からのフィードバック信号と加算される。当該段の加算器１４の出力は、当該段の遅延器１５に出力されるとともに、第３段デジタルＬＰＦの出力として第４段デジタルＬＰＦの加算器１７に出力される。
【００２５】
第４段デジタルＬＰＦの加算器１７において、当該段の入力信号は、当該段の遅延器２０からのフィードバック信号を減算され、当該段の係数乗算器１８（係数ｘ）に出力される。
当該段の係数乗算器１８の出力は、当該段の加算器１９において、当該段の遅延器２０からのフィードバック信号と加算されて、当該段の遅延器２０に出力されるとともに、第４段デジタルＬＰＦの出力信号となる。
エンファシス用係数乗算器２１に出力するフィードバック信号は、第４段の遅延器２０の出力から取り出す。
【００２６】
図示の構成要素は機能的要素であり、具体的にどのような方法で実現されてもよい。例えば、乗算係数が２倍の係数乗算器６は、シフタによって、数値を１ビットアップしてもよい。これらの機能を現実の装置として実現するものは、専用のハードウエア回路、あるいは、信号処理プログラムを実行する、ＤＳＰ（Digital Signal Processor）またはＣＰＵ（Central Processing Unit）、および、ＲＡＭ（Random Access Memory）などである。
【００２７】
以下、上述した多段デジタルＬＰＦが、図６に示した、従来の４段梯子型ＲＣ積分フィルタの特性をシミュレートするものであることを順を追って説明する。図２〜図４は、従来の梯子型ＲＣ積分フィルタから多段デジタルフィルタへの置き換え過程の第１〜第３の説明図である。
図２（ａ）はＲＣ積分フィルタが縦続接続された回路、図２（ｂ）は単一のＲＣ積分フィルタ、図２（ｃ）は単一のデジタルＬＰＦ、図２（ｄ）は４段デジタルＬＰＦの構成図である。
【００２８】
図２（ａ）において、３１，３３，３５，３７は抵抗器、３２，３４，３６，３８はコンデンサであり、ＲＣ積分フィルタが４段縦続接続されている。
まず、コンデンサを積分に置き換えるブロック変換を行う。各コンデンサ３２，３４，３６，３８に流れる充電電流を、それぞれ、ｉ1，ｉ2，ｉ3，ｉ4とし、各コンデンサ３２，３４，３６，３８に加わる充電電圧をＶ1，Ｖ2，Ｖ3，Ｖ4とする。入力（ＩＮ）に理想的な電圧源が接続され、出力（ＯＵＴ）側の負荷の影響はないものとする。このとき、各抵抗器３１，３３，３５，３７を流れる充電電流は、それぞれ、ｉ1＋ｉ2＋ｉ3＋ｉ4，ｉ2＋ｉ3＋ｉ4，ｉ3＋ｉ4，ｉ4となる。すなわち、充電電流ｉ1〜ｉ4は、１段毎に各段のコンデンサ３２，３４，３６，３８に分岐して行く。
【００２９】
図２（ｂ）において、４１は入力電圧源、４２は抵抗器、４３はコンデンサである。単一のＲＣ積分フィルタにおいて、抵抗器４２の抵抗値をＲ、コンデンサ４３の静電容量をＣとする。入力信号電圧をＩＮ、コンデンサ４３の充電電圧をＶとし、充電電流をｉとする。この回路の１次微分方程式を差分方程式に置き換える。サンプリング時間間隔は、ｄｔ（＝１／Ｆｓ，Ｆｓ：サンプリング周波数）である。
その結果、単一のＲＣ積分フィルタは、図２（ｃ）に示すデジタルＬＰＦに置き換えることができる。図中、４４，４７は加算器、４５，４６は係数乗算器、４８は図１の遅延器５，１０，１５，２０と同様の遅延器である。
【００３０】
入力信号電圧ＩＮは、加算器４４において、コンデンサ４３の充電電圧Ｖの１サンプル時間前の値である遅延器４８の出力信号をフィードバック信号として減算されて、係数乗算器４５（係数１／Ｒ）に出力される。係数乗算器４５の出力は、抵抗器４２を流れる充電電流ｉの値を出力する。この充電電流ｉは、コンデンサ４３の蓄積電荷Ｑの増分値であり、これを係数乗算器４６（係数ｄｔ／Ｃ）に通すことによって、コンデンサ４３の充電電圧の増分値となる。この増分値は、加算器４７において、１サンプル時間前のコンデンサの充電電圧である遅延器４８の出力信号と加算されて、現在のサンプル時間におけるコンデンサ４３の充電電圧Ｖを出力する。
【００３１】
図２（ｄ）は、図２（ａ）に示した梯子型ＲＣ積分フィルタを、図２（ｂ）から図２（ｃ）への変換規則に従い、４段デジタルＬＰＦに置き換えたものである。ただし、紙面の都合上、第４段のデジタルＬＰＦについては記載を省略している。
図中、図１に対応する要素には同じ符号を付し、対応関係を示している。５１，５３，５５，５７，５９，６１は加算器、５２，５４，５６，５８，６０，６２は係数乗算器である。
【００３２】
各段の係数乗算器５４，５８，６２等を流れる電流が、図２（ａ）における各段の抵抗器３１，３３，３５，３７に流れる充電電流ｉ1，ｉ2，ｉ3，ｉ4と等しくなるように変換されている。
最初に第３段デジタルＬＰＦから説明する。基本的には図２（ｃ）のデジタルＬＰＦと同じであるが、図２（ｃ）の係数乗算器４５，４６に対応する図２（ｄ）の係数乗算器６０，６２との間に加算器６１が挿入されている。この加算器６１において、後段の第４段デジタルＬＰＦの充電電流ｉ4が減算されて充電電流ｉ3となるようにする。これは、加算器６１の入力信号である係数乗算器６０（係数１／Ｒ）を流れる電流が、図２（ａ）の抵抗器３５に流れる充電電流と同様に、ｉ3＋ｉ4となることを意味する。
【００３３】
次に、第２段デジタルＬＰＦを説明する。図２（ｃ）の係数乗算器４５，４６に対応する図２（ｄ）の係数乗算器５６，５８との間に加算器５７が挿入されている。この加算器５７において、後段の第３段デジタルＬＰＦの係数乗算器６０（係数１／Ｒ）を流れる充電電流ｉ3＋ｉ4が減算されて充電電流ｉ2となるようにする。これは、加算器５７の入力信号である係数乗算器５６（係数１／Ｒ）を流れる充電電流が、図２（ａ）の抵抗器３３に流れる充電電流と同様に、ｉ2＋ｉ3＋ｉ4となることを意味する。
【００３４】
次に、第１段デジタルＬＰＦを説明する。図２（ｃ）の係数乗算器４５，４６に対応する図２（ｄ）の係数乗算器５２，５４との間に加算器５３が挿入されている。この加算器５３において、後段の第２段デジタルＬＰＦの係数乗算器５６（係数１／Ｒ）を流れる充電電流ｉ2＋ｉ3＋ｉ4が減算されて充電電流ｉ1となるようにする。これは、加算器５３の入力信号である係数乗算器５２（係数１／Ｒ）を流れる充電電流を、図２（ａ）の抵抗器３１に流れる充電電流と同様に、ｉ1＋ｉ2＋ｉ3＋ｉ4となることを意味する。
その結果、図２（ａ）の縦続接続されたＲＣ積分フィルタの充電電流がシミュレートされたデジタルＬＰＦが構成される。
【００３５】
しかし、このままでは、ディレイフリーループを含むから計算できない。すなわち、図２（ｄ）は、フィードバック信号が入力信号に加算されないと出力信号が計算できない構成である。すなわち、遅延要素を含まないフィードバックループを含むので、入力側の加算ができず、その結果、フィードバック信号が計算できない。
そこで、前処理として、図２（ｄ）に示した４段デジタルＬＰＦにおける、フィードバック信号の加算点を、電圧の加算点に移動させる。
すなわち、図２（ｄ）の第２段のフィードバック信号の取り出し点を、加算器５５の出力とし、これを第１段の加算器５１において入力信号と減算する。すなわち、電圧の加算点に移動させる。その結果、加算器５３が不要となる。そこで、係数乗算器５２，５４を１つにまとめ、係数乗算器５４の係数をｄｔ／Ｒ・Ｃとする。
【００３６】
次に、図２（ｄ）の第３段のフィードバック信号の取り出し点を、係数乗算器６０で係数１／Ｒが乗算される前の加算器５９の出力とし、これを第２段の加算器５７への減算入力とする。このとき、加算器５７の他方の入力は、係数乗算器５６で係数１／Ｒが乗算されるものであったので、加算器５７の出力側の、係数乗算器５８の係数ｄｔ／Ｃにを、これに係数１／Ｒを乗算したｄｔ／Ｒ・Ｃとすれば、係数乗算器５６が不要となる。
図示を省略した第４段については、第３段と同様に加算点を移動させることができる。
その結果、多段デジタルＬＰＦ全体においては、まず、第１段の加算器５３が不要となり、第１段〜第４段の係数乗算器５２と５４、５６と５８、６０と６２等を、それぞれ１つの係数乗算器にまとめることができる。
【００３７】
図３（ａ）は、図２（ｄ）に示した４段デジタルＬＰＦにおける、フィードバック信号の加算点を、上述したように移動させた結果を示す説明図である。
係数乗算器３，８，１３，１８は、１つにまとめられた係数乗算器であり、その係数ｘは、
ｘ＝ｄｔ／Ｒ・Ｃ＝１／（Ｒ・Ｃ・Ｆｓ）である。
図３（ａ）において、フィードバック信号のうち、第１〜第３段の遅延器５，１０，１５の入力点から取り出されるものは、ディレイフリーループを通る信号となる。一方、後段の遅延器１０，１５，２０の出力点から取り出されるものは問題がない。したがって、この２種類のフィードバック信号を分離し、前者のフィードバックループに変更を加えれば、最小限の構成変更でディレイフリーループを解消することができる。
【００３８】
図３（ｂ）は、図２（ａ）から、第１段と第２段のデジタルＬＰＦを抜き出した説明図である。
図４には、変更後の構成が示されている。
まず、図３（ａ）における第２段の加算器５７への入力信号を、第１段の遅延器５の入力点からの入力信号と、第２段の遅延器１０からのフィードバック信号とに一旦分ける。そして、図３（ｂ）に示すように、これらを改めて加算器７２において加算し、加算器５７に入力する。
一方、第１段の遅延器５の入力点から取り出されるフィードバック信号ａは、加算器５５において、第２段の遅延器１０からのフィードバック信号ｂを減算されて、加算器２における減算入力となる。
【００３９】
ここで、フィードバック信号ａの取り出し点を、破線で示すように、第１段の遅延器５の出力側に変更し、フィードバック信号ｃとする。その結果、ディレイフリーループがなくなる。フィードバック信号ｃは、元のフィードバック信号ａが遅延器５により単位遅延時間だけ遅らされたものであるので、この変更により、特性はほとんど変化しない。
さらに、このフィードバック信号ｃは、元々あった、遅延器５から加算器２へフィードバックされる信号ｄと同じものである。したがって、図４に示すように、係数が２である係数乗算器６を用いて１つのフィードバック信号にまとめることにより、図３（ｂ）に示す第２段の加算器５５を不要としている。
なお、係数乗算器６の係数を正確に「２」にする必要はなく、多段デジタルフィルタの特性が、梯子型ＲＣ積分フィルタの特性から大幅に異ならなければよい。
【００４０】
一方、フィードバック信号ｂは、加算器２において加算されることになる。また、加算器７２，５７は、図４に示す１つの加算器７にまとめることができる。
具体的な説明は省略するが、第２段以降についても同様にして、ディレイフリーループを解消することができる。
最終段である第４段については、後段がないので、遅延器２０から加算器１７へのフィードバックループには、係数が２の係数乗算器を必要としない。
【００４１】
図４の構成は、先に図１に示した本発明の実施の一形態の多段デジタルフィルタの、縦続接続された第１段〜第４段のデジタルＬＰＦに対応した部分となっている。
そこで、図１に戻って説明する。係数乗算器２１，２２の直列接続された、全体の出力点から入力点への全体のフィードバックループは、最終の第４段の遅延器２０の出力点から取り出される。この遅延器２０は、全体のフィードバックループが、ディレイフリーとならないようにしている。
【００４２】
図１に示す回路は、図３（ｂ）において最小限の変形しか行っていないために、変形が特性に与える影響が少ない。しかし、最終段を除く少なくとも１つの段において、少なくとも１つの遅延器５，１０，１５の出力点を当該段の出力点とし、この出力点から次段に信号を出力しても、全体のフィードバックループがディレイフリーとならない。このとき、全体のフィードバック信号は、遅延器２０の入力点から取り出してもよいし、図１と同様に、遅延器２０の出力点から取り出してもよい。また、多段デジタルフィルタの外部への出力は、第４段デジタルフィルタの遅延器２０への入力点から取り出しているが、遅延器２０の出力点から取り出してもよい。
また、全体のフィードバック信号は、最終段の出力信号を、新たに設けた別の遅延器を介して入力側に戻してもよい。別の遅延器を用いた場合、遅延時間は、多段デジタルフィルタとしての特性が大きく変化しない限り、必ずしも単位遅延時間でなくてもよい。
【００４３】
上述した説明では、４段のデジタルＬＰＦを用いたが、３段以上のデジタルＬＰＦに対しても、同様の方法で、同じ段数の多段梯子型ＲＣ積分フィルタの特性を実現するデジタルフィルタを得ることができる。例えば、３段であれば、各段で６０°移相させる。
段数が増えれば、フィードバックループを考慮しないときの、多段デジタルフィルタの移相量を１８０°ではなく、３６０°にすることもでき、この場合、フィードバック信号は、入力信号と同極性で加算する。このように、加算器１においてフィードバック信号を減算するか加算するかは、フィードバックループを考慮しないときの移相量の設計によって決まる。
【００４４】
また、上述した説明では、各段のカットオフ周波数を同一に設定しているが、必ずしも同一にする必要はない。また、カットオフ周波数においてエンファシス特性が不要である場合には、エンファシス用係数乗算器２１とゲインアップ用係数乗算器２２による、全体の出力点から入力点への全体のフィードバックループは不要である。
この他、エンファシス用係数乗算器２１またはゲインアップ用係数乗算器２２に、周波数依存特性を有する要素を加えれば、それに応じて、多段デジタルＬＰＦの特性を変更することができる。
【００４５】
上述した説明では、本発明の多段デジタルフィルタを、電子楽器の音源装置あるいは効果付与装置における音色制御に用いた例を説明した。しかし、梯子型ＲＣ積分フィルタ特性を必要とする場合に、一般的に使用することができる。本発明の多段デジタルフィルタは、梯子型ＲＣ積分フィルタをモデルに設計されたものであるので、素子感度が低い、すなわち、設計値に近い特性を得ることができるという特長を有している。
【００４６】
【発明の効果】
本発明は、上述した説明から明らかなように、梯子型ＲＣ積分フィルタの特性を実現できるするという効果がある。
特に、電子楽器の音源装置あるいは効果付与装置に用いて、楽音信号の音色を制御するＬＰＦとして使用すれば、独特の魅力ある音色の楽音を発生させることができる。
【図面の簡単な説明】
【図１】 本発明の多段デジタルフィルタの構成図である。
【図２】 従来の梯子型ＲＣ積分フィルタから多段デジタルフィルタへの置き換え過程の第１の説明図である。
【図３】 従来の梯子型ＲＣ積分フィルタから多段デジタルフィルタへの置き換え過程の第２の説明図である。
【図４】 従来の梯子型ＲＣ積分フィルタから多段デジタルフィルタへの置き換え過程の第３の説明図である。
【図５】 従来のＶＣＦの回路構成図である。
【図６】 従来の梯子型ＲＣ積分フィルタおよび従来の多段デジタルフィルタの周波数特性を説明する線図である。
【図７】 従来の多段デジタルＬＰＦのブロック構成図である。
図５に示した従来のＶＣＦと等価な梯子型ＲＣ積分フィルタの構成図である。
【図８】 図７に示した梯子型ＲＣ積分フィルタを、単純に多段デジタルＬＰＦに置き換えた場合を示す構成図である。
【符号の説明】
１，２，４，７，９，１２，１４，１７，１９ 加算器
３，６，８，１１，１３，１６，１８ 係数乗算器
５，１０，１５，２０ 遅延器
【発明の属する技術分野】
本発明は、梯子型ＲＣ積分フィルタの特性を実現する多段デジタルフィルタに関するものである。
【０００２】
【従来の技術】
従来、アナログ方式のミュージック・シンセサイザとして、電圧制御発振器（ＶＣＯ），電圧制御低域通過フィルタ（ＶＣＦ），電圧制御増幅器（ＶＣＡ）等の、電圧で制御されるユニットを相互に接続したものが知られている。
図５は、従来のアナログ・シンセサイザに用いられていたＶＣＦの回路構成図である。
図中、８１，８３，８５，８８，８９，９３，９７，１０１，１０５，１０６，１１１，１１２，１１４，１１７，１１９，１２１，１２３，１２４，１２７，１２９，１３１，１３３，１３６は固定抵抗器、８２，８７，１１５，１３２，１３５，１３７は可変抵抗器、８４，９２，９６，１００，１０４，１０７，１１０，１１６，１２０，１２２，１３０，１３４はコンデンサ、８６，９０，９１，９４，９５，９８，９９，１０２，１０３，１０８，１０９，１１３，１１８，１２５，１２６，１２８はトランジスタである。
【０００３】
このＶＣＦは、梯子型のアナログフィルタであって、その積分時定数は制御入力電圧によって可変である。
トランジスタ１０８，１０９とその両コレクタ間に接続されたコンデンサ１０４とが第１段のＲＣ積分フィルタを構成する。入力信号は、コンデンサ１０７を介してトランジスタ１０８のベースに入力され、一方、フィードバック信号は較正用の可変抵抗器１１５を介してトランジスタ１０９のベースに入力され、差動増幅される。可変抵抗器１１５の他端は、抵抗器１１４を介して、ベースバイアス回路の抵抗器１１１およびコンデンサ１１０に接続される。抵抗器１１２およびトランジスタ１１３は、トランジスタ１０８，１０９の両エミッタと基準電位との間に接続され、差動増幅用の定電流源となる。
【０００４】
トランジスタ１０８，１０９の両コレクタは、それぞれ、トランジスタ１０２，１０３のエミッタに接続される。トランジスタ１０２，１０３とその両コレクタ間に接続されたコンデンサ１００とが、第２段のＲＣ積分フィルタを構成する。
同様に、トランジスタ１０２，１０３の両コレクタは、それぞれ、トランジスタ９８，９９のエミッタに接続される。トランジスタ９８，９９とその両コレクタ間に接続されたコンデンサ９６とが、第３段のＲＣ積分フィルタを構成する。
トランジスタ９８，９９の両コレクタは、それぞれ、トランジスタ９４，９５のエミッタに接続される。トランジスタ９４，９５とその両コレクタ間に接続されたコンデンサ９２とが、第４段のＲＣ積分フィルタを構成する。
【０００５】
トランジスタ９４，９５の両コレクタは、トランジスタ９０，９１のエミッタに接続される。トランジスタ９０，９１の両コレクタは、正電圧源（＋Ｖ）に接続され、能動負荷となる。
抵抗器８９，９３，９７，１０１，１０５，１１１は、直列接続され、正電圧源（＋Ｖ）を抵抗分割し、トランジスタ９０，９１、９４，９５、９８，９９、１０２，１０３にベース電圧を供給する。さらに、抵抗器１０６は、抵抗器１０５，１１１間から第１段のＲＣ積分フィルタのトランジスタ１０８にベース電圧を供給する。
【０００６】
カットオフ周波数を動かす図示しないエンベロープジェネレータ（ＥＧ）の出力は、コンデンサ１３４，エンベロープゲイン調整用可変抵抗器１３５、抵抗器８１を介し、トランジスタ８６のベースに供給される。また、カットオフ周波数の中心周波数を決める可変抵抗器１３７の出力も、トランジスタ８６のベースに供給される。
このトランジスタ８６のベースは、スケール決定用可変抵抗器８２、抵抗器８３、コンデンサ８４により、基準電位に接続される。トランジスタ８６のエミッタは、レンジ決定用可変抵抗器８７を介して正電圧源（＋Ｖ）に接続され、そのコレクタは、抵抗器８５を介して負電圧源（−Ｖ）に接続される。トランジスタ８６のエミッタは、また、定電流駆動用トランジスタ１１３のベースに接続され、そのベース電流を制御することにより、各段のＲＣ積分フィルタのトランジスタの内部抵抗を可変する。
【０００７】
上述したように、コンデンサが出力間に接続された複数段の差動増幅回路が梯子型に接続されているので、各段のトランジスタが能動型可変抵抗器の機能を果たし、コンデンサとの接続により、電圧制御可変積分時定数回路を構成し、４段の梯子型ＲＣ積分フィルタとなる。そのカットオフ周波数は、エンベロープジェネレータ（ＥＧ）から印可される交流電圧および可変抵抗器１３７の直流電圧により制御される。
カットオフ周波数において、各段のＲＣ積分フィルタは、それぞれ、４５°移相され、全体のネガティブ・フィードバックループにより位相が３６０°回転する。
【０００８】
４段目のＲＣ積分フィルタの出力である、トランジスタ９４，９５の両コレクタは、それぞれ、コンデンサ１１６，１３０を介し、トランジスタ１１８，１２８のベースに接続される。
トランジスタ１１８，１２８は、それぞれ、トランジスタ１２５，１２６とダーリントン接続され、トランジスタ１２５，１２６の両エミッタは抵抗器１２７を介して負電圧源（−Ｖ）に接続され、差動増幅器が構成される。
トランジスタ１１８，１２８のベースは、抵抗器１１７，１３１を介して基準電位に接続され、トランジスタ１２５，１２６のベースは、抵抗器１１９，１２９を介して負電圧源（−Ｖ）に接続される。トランジスタ１２６のコレクタは正電圧源（＋Ｖ）に接続される。
【０００９】
一方、トランジスタ１２５のコレクタからは、信号出力端子が引き出されるとともに、抵抗器１２３，１２１，１２４を介して正電圧源（＋Ｖ）に接続される。この抵抗器１２３，１２１間にコンデンサ１２２か接続され、このバイパスコンデンサ１２２は基準電位に接続される。
抵抗器１２１，１２４間にはコンデンサ１２０が接続され、コンデンサ１２０、エンファシス調整用可変抵抗器１３２、抵抗器１３３，較正用可変抵抗器１１５を介して、第１段目のＲＣ積分フィルタのトランジスタ１０９に出力信号をフィードバックしている。
エンファシス調整用可変抵抗器１３２は、フィードバック量を可変することにより、上述したカットオフ周波数における共振特性のピークレベルを制御する。
【００１０】
図６は、従来の梯子型ＲＣ積分フィルタおよび後述する従来の多段デジタルフィルタの周波数特性を説明する線図である。図中、横軸は周波数（対数）、縦軸は振幅（ｄＢ）である。
図示の特性は、いずれも、フィードバック（帰還）を零にしたときの特性であり、フィードバック量を増加させると、図示のカットオフ周波数において共振特性のピークが立つようになる。
上述した梯子型ＲＣ積分フィルタは、低域から既に減衰が始まる周波数特性を有している。特に、図示のようにフィードバックが零の付近ではこの傾向が大きい。楽音信号は、一般に低域から高域にかけてダラ下がりのスペクトル特性を有する。したがって、電子楽器の音源部あるいは効果付与部において、上述した梯子型ＲＣ積分フィルタを用いると、より自然な音色感が得られる。特に、ベース音の発生に使用すれば、太い音が発生する。
【００１１】
上述した４段梯子型ＲＣ積分フィルタは、その後、可変抵抗素子をＣｄＳセルやＦＥＴに置き換えて使用されている。
図７は、図５に示した従来のＶＣＦと等価な梯子型ＲＣ積分フィルタの構成図である。
図中、１４１，１５７，１５９は可変抵抗器、１４２，１４３，１４４，１４６，１６０，１６１，は抵抗器、１４７，１４９，１５１，１５３は可変抵抗素子、１４８，１５０，１５２，１５４，１５６はコンデンサ、１４５，１５５，１６２はオペアンプ（演算増幅器）、１６３は抵抗値制御部である。
【００１２】
入力信号は、抵抗器１４３，１４４の分圧回路を介し、オペアンプ１４５の非反転入力端子に入力される。一方、オペアンプ１４５の反転入力端子には、出力信号がエンファシス調整用の可変抵抗器１４１および抵抗器１４２を介してフィードバックされる。
オペアンプ１４５は、フィードバック用抵抗器１４６を有して差動増幅器を構成し、その出力は、４段梯子型ＲＣ積分フィルタに供給される。
可変抵抗素子１４７とコンデンサ１４８、可変抵抗素子１４９とコンデンサ１５０、可変抵抗素子１５１とコンデンサ１５２、可変抵抗素子１５３とコンデンサ１５４は、それぞれ第１〜第４段のＲＣ積分フィルタとなる。その出力は、ボルテージフォロワであるオペアンプ１５５の非反転入力端子に入力される。オペアンプ１５５は出力信号を出すとともに、可変抵抗器１４１に出力側から入力側へのフィードバック信号を供給する。
【００１３】
一方、エンベロープジェネレータ（ＥＧ）からの制御入力は、コンデンサ１５６，可変抵抗器１５７，固定抵抗器１５８を介し、ボルテージフォロワであるオペアンプ１６２の非反転入力端子に入力される。また、カットオフ周波数の中心周波数を調整するための可変抵抗器１５９の出力も抵抗器１６０を介してオペアンプ１６２の非反転入力端子に入力される。抵抗器１６１は非反転入力の分圧抵抗である。
オペアンプ１６２は、エンベロープジェネレータからの制御入力、カットオフ周波数の中心周波数調整用半固定抵抗器１５９の他、図示しないその他のカットオフ周波数制御要素の入力を加算し、加算された制御入力を、上述した抵抗値制御部１６３に出力する。
抵抗値制御部１６３は、半導体の指数関数特性を用いた指数回路を含み、ＶＣＦのカットオフ周波数を制御する。
【００１４】
しかし、図５，図７の回路は、アナログフィルタであるため、特性の再現性、精度、温度変動や経年変化の問題がある。そのため、このような問題がないデジタルフィルタで、上述したアナログフィルタの特性を再現することが望まれている。
図８は、従来の多段デジタルＬＰＦ（ローパスフィルタ）のブロック構成図である。この従来例は、特開平３−１２４１１１号公報等で知られたものである。個々の段のＲＣ積分フィルタを、個別にデジタルＬＰＦに置き換えた多段デジタルＬＰＦであって、その全体のフィードバックループに遅延器を介挿したものである。
１は加算器、２１はエンファシス用係数乗算器，２２はゲインアップ用係数乗算器、１７１〜１７４はデジタルＬＰＦ、１７５は入力信号をデジタル信号処理の単位時間（ｄｔ＝１／Ｆｓ，Ｆｓはサンプリング周波数）の遅延をさせる遅延器であり、Ｚ関数で表すと、Ｚ-1となる。なお、オーバサンプリングでデジタル信号処理をする場合、Ｆｓをオーバサンプリングの周波数とする。
【００１５】
入力信号は、加算器１において、フィードバック信号と減算され、縦続接続（カスケード接続）されたデジタルＬＰＦ１７１〜１７４の第１段に入力される。第４段の出力信号は、遅延器１７５、エンファシス用係数乗算器２１、ゲインアップ用係数乗算器２２を通って、加算器１において入力側にフィードバックされる。
遅延器１７５は、ディレイフリーループを防止するためのものである。
ここで、デジタルＬＰＦ１７１〜１７４のカットオフ周波数は、図示を省略した制御入力信号によって制御される。ゲインアップ用の係数乗算器２２の係数ｇは、カットオフ周波数において十分な共振特性（resonance）が得られるように設定される。
【００１６】
しかし、デジタルＬＰＦ１７１〜１７４は、図７に示した個々の段のＲＣ積分フィルタを、個別のデジタルＬＰＦに置き換えただけであるので、段間の相互結合が考慮されておらず、梯子型ＲＣ積分フィルタの、前段から後段に流れ込む電流が反映されていない。したがって、図６に従来のデジタルフィルタの特性として示したように、通過帯域においてほぼ平坦であり、カットオフ領域に入ると直線的に減衰するような特性となる。したがって、従来の梯子型ＲＣ積分フィルタの特性を完全には再現できていない。
【００１７】
デジタルフィルタ設計方法として、この他に、インパルス不変法がある。
図７の４段梯子型ＲＣ積分フィルタの伝達関数を部分分数に展開し、これをラプラス変換することによりインパルス応答を求める。次に、これをサンプリングしたものが、そのインパルス応答となるようなデジタルフィルタの伝達関数を求める。このようにして、図７に示した４段梯子型ＲＣ積分フィルタの特性を多段デジタルフィルタによって再現することが可能である。しかし、この場合、フィルタの次数が高くなり、構成が複雑になってしまうという問題がある。
できれば、比較的簡単な構成で、図６に示された多段梯子型ＲＣ積分フィルタの特性に近い特性を、デジタルフィルタで実現させたい。
【００１８】
【発明が解決しようとする課題】
本発明は、上述した問題点を解決するためになされたもので、比較的簡単な構成で多段梯子型ＲＣ積分フィルタの特性を再現する多段デジタルフィルタを提供することを目的とするものである。
特に、電子楽器の音源装置あるいは効果付与装置において、楽音信号の音色を制御するＬＰＦに使用すれば、独特の魅力ある音色の楽音を発生させることができる。
【００１９】
【課題を解決するための手段】
本発明は、請求項１に記載の発明においては、それぞれが遅延部を有する複数段のデジタルフィルタを有する多段デジタルフィルタであって、最終段を除く各段の前記デジタルフィルタは、当該段への入力信号から、当該段の前記遅延部の出力信号に当該段の第１の係数を乗算された信号を減算し、かつ、次段の前記遅延部の出力信号を加算した値に、当該段の第２の係数を乗算し、乗算した値に当該段の前記遅延部の出力信号を加算して、当該段の前記遅延部に出力するとともに、当該段の前記遅延部への入力信号または当該段の前記遅延部の出力信号を次段の前記デジタルフィルタへの入力信号とするものであり、最終段の前記デジタルフィルタは、最終段への入力信号から、最終段の前記遅延部の出力信号を減算した値に、最終段の第２の係数を乗算し、乗算した値に前記最終段の前記遅延部の出力信号を加算し、加算した値を最終段の前記遅延部に出力するとともに、最終段の前記遅延部の入力信号または当該段の前記遅延部の出力信号を最終段の出力信号とするものである。
したがって、多段デジタルフィルタを用いて、比較的簡単な構成で多段梯子型ＲＣ積分フィルタの特性を再現することができる。
特に、各段の前記デジタルフィルタの第１の係数を「２」とすれば、再現性が良好になる。また、最終段を除く各段の前記デジタルフィルタにおいて、当該段の前記遅延部への入力信号を次段の前記デジタルフィルタの入力信号とすれば、再現性がさらに良好となる。
【００２０】
請求項２に記載の発明においては、請求項１に記載の多段デジタルフィルタにおいて、最終段の前記遅延部の出力信号を初段の前記デジタルフィルタの入力信号にフィードバックさせるフィードバック部を有するものである。
したがって、フィードバック量に応じて、フィードバックによる移相回転が３６０°となる周波数における共振特性を制御することができる。
特に、最終段の前記デジタルフィルタの前記遅延部の出力信号をフィードバックさせることから、簡単な構成で、前記フィードバック部がディレイフリーループとならないようにすることができる。
さらに、最終段の前記デジタルフィルタの前記遅延部の出力信号をフィードバックさせるとともに、最終段を除く各段の前記デジタルフィルタにおいては、当該段の遅延部への入力信号を次段のデジタルフィルタへの入力信号とすれば、フィードバックループを有する多段梯子型ＲＣ積分フィルタの特性の再現性が良好となる。
【００２１】
【発明の実施の形態】
図１は、本発明の多段デジタルフィルタの構成図である。
図中、図８と対応する部分には同じ符号を付している。１，２，４，７，９，１２，１４，１７，１９は加算器、３，６，８，１１，１３，１６，１８，２１，２２は係数乗算器、５，１０，１５，２０は、図８の遅延器１７５と同様に、入力信号をデジタル信号処理の単位時間（ｄｔ＝１／Ｆｓ，Ｆｓはサンプリング周波数）の遅延をさせる遅延器である。しかし、必ずしも上述した単位時間の遅延をさせる必要はなく、単位時間の数倍にしてもよいし、単位時間より短くすることも可能である。
入力信号は、図８と同様に、加算器１において、エンファシス用係数乗算器２１およびゲインアップ用係数乗算器２２を通したフィードバック信号と減算される。この減算信号は、４段のデジタルＬＰＦに入力される。４段のデジタルＬＰＦ部分においては、梯子型ＲＣ積分フィルタをシミュレートさせるために、後段のデジタルＬＰＦの出力を前段のデジタルＬＰＦにフィードバックさせている。
【００２２】
加算器１の出力は、第１段デジタルＬＰＦに出力され、当該段の加算器２において、当該段の係数乗算器６（係数２）を通した当該段の遅延器５からのフィードバック信号を減算されるとともに、次段の遅延器１０からのフィードバック信号を加算されて、当該段の係数乗算器３（係数ｘ）に出力される。係数ｘの値については後述する。
当該段の係数乗算器３の出力は、当該段の加算器４において、当該段の遅延器５のフィードバック信号と加算される。当該段の加算器４の出力は、当該段の遅延器５に出力されるとともに、第１段デジタルＬＰＦの出力として第２段の加算器７に出力される。
【００２３】
第２段デジタルＬＰＦの加算器７において、当該段の入力信号は、当該段の係数乗算器１１（係数２）を通した当該段の遅延器１０からのフィードバック信号を減算されるとともに、次段の遅延器１５からのフィードバック信号を加算され、当該段の係数乗算器（係数ｘ）８に出力される。
当該段の係数乗算器８の出力は、当該段の加算器９において、当該段の遅延器１０からのフィードバック信号と加算される。当該段の加算器９の出力は、当該段の遅延器１０に出力されるとともに、第２段デジタルＬＰＦの出力として第３段デジタルＬＰＦの加算器１２に出力される。
【００２４】
第３段デジタルＬＰＦの加算器１２において、当該段の入力信号は、当該段の係数乗算器１６（係数２）を通した当該段の遅延器１５からのフィードバック信号を減算されるとともに、次段の遅延器２０からのフィードバック信号を加算され、当該段の係数乗算器（係数ｘ）１３に出力される。
当該段の係数乗算器１３の出力は、当該段の加算器１４において、当該段の遅延器１５からのフィードバック信号と加算される。当該段の加算器１４の出力は、当該段の遅延器１５に出力されるとともに、第３段デジタルＬＰＦの出力として第４段デジタルＬＰＦの加算器１７に出力される。
【００２５】
第４段デジタルＬＰＦの加算器１７において、当該段の入力信号は、当該段の遅延器２０からのフィードバック信号を減算され、当該段の係数乗算器１８（係数ｘ）に出力される。
当該段の係数乗算器１８の出力は、当該段の加算器１９において、当該段の遅延器２０からのフィードバック信号と加算されて、当該段の遅延器２０に出力されるとともに、第４段デジタルＬＰＦの出力信号となる。
エンファシス用係数乗算器２１に出力するフィードバック信号は、第４段の遅延器２０の出力から取り出す。
【００２６】
図示の構成要素は機能的要素であり、具体的にどのような方法で実現されてもよい。例えば、乗算係数が２倍の係数乗算器６は、シフタによって、数値を１ビットアップしてもよい。これらの機能を現実の装置として実現するものは、専用のハードウエア回路、あるいは、信号処理プログラムを実行する、ＤＳＰ（Digital Signal Processor）またはＣＰＵ（Central Processing Unit）、および、ＲＡＭ（Random Access Memory）などである。
【００２７】
以下、上述した多段デジタルＬＰＦが、図６に示した、従来の４段梯子型ＲＣ積分フィルタの特性をシミュレートするものであることを順を追って説明する。図２〜図４は、従来の梯子型ＲＣ積分フィルタから多段デジタルフィルタへの置き換え過程の第１〜第３の説明図である。
図２（ａ）はＲＣ積分フィルタが縦続接続された回路、図２（ｂ）は単一のＲＣ積分フィルタ、図２（ｃ）は単一のデジタルＬＰＦ、図２（ｄ）は４段デジタルＬＰＦの構成図である。
【００２８】
図２（ａ）において、３１，３３，３５，３７は抵抗器、３２，３４，３６，３８はコンデンサであり、ＲＣ積分フィルタが４段縦続接続されている。
まず、コンデンサを積分に置き換えるブロック変換を行う。各コンデンサ３２，３４，３６，３８に流れる充電電流を、それぞれ、ｉ1，ｉ2，ｉ3，ｉ4とし、各コンデンサ３２，３４，３６，３８に加わる充電電圧をＶ1，Ｖ2，Ｖ3，Ｖ4とする。入力（ＩＮ）に理想的な電圧源が接続され、出力（ＯＵＴ）側の負荷の影響はないものとする。このとき、各抵抗器３１，３３，３５，３７を流れる充電電流は、それぞれ、ｉ1＋ｉ2＋ｉ3＋ｉ4，ｉ2＋ｉ3＋ｉ4，ｉ3＋ｉ4，ｉ4となる。すなわち、充電電流ｉ1〜ｉ4は、１段毎に各段のコンデンサ３２，３４，３６，３８に分岐して行く。
【００２９】
図２（ｂ）において、４１は入力電圧源、４２は抵抗器、４３はコンデンサである。単一のＲＣ積分フィルタにおいて、抵抗器４２の抵抗値をＲ、コンデンサ４３の静電容量をＣとする。入力信号電圧をＩＮ、コンデンサ４３の充電電圧をＶとし、充電電流をｉとする。この回路の１次微分方程式を差分方程式に置き換える。サンプリング時間間隔は、ｄｔ（＝１／Ｆｓ，Ｆｓ：サンプリング周波数）である。
その結果、単一のＲＣ積分フィルタは、図２（ｃ）に示すデジタルＬＰＦに置き換えることができる。図中、４４，４７は加算器、４５，４６は係数乗算器、４８は図１の遅延器５，１０，１５，２０と同様の遅延器である。
【００３０】
入力信号電圧ＩＮは、加算器４４において、コンデンサ４３の充電電圧Ｖの１サンプル時間前の値である遅延器４８の出力信号をフィードバック信号として減算されて、係数乗算器４５（係数１／Ｒ）に出力される。係数乗算器４５の出力は、抵抗器４２を流れる充電電流ｉの値を出力する。この充電電流ｉは、コンデンサ４３の蓄積電荷Ｑの増分値であり、これを係数乗算器４６（係数ｄｔ／Ｃ）に通すことによって、コンデンサ４３の充電電圧の増分値となる。この増分値は、加算器４７において、１サンプル時間前のコンデンサの充電電圧である遅延器４８の出力信号と加算されて、現在のサンプル時間におけるコンデンサ４３の充電電圧Ｖを出力する。
【００３１】
図２（ｄ）は、図２（ａ）に示した梯子型ＲＣ積分フィルタを、図２（ｂ）から図２（ｃ）への変換規則に従い、４段デジタルＬＰＦに置き換えたものである。ただし、紙面の都合上、第４段のデジタルＬＰＦについては記載を省略している。
図中、図１に対応する要素には同じ符号を付し、対応関係を示している。５１，５３，５５，５７，５９，６１は加算器、５２，５４，５６，５８，６０，６２は係数乗算器である。
【００３２】
各段の係数乗算器５４，５８，６２等を流れる電流が、図２（ａ）における各段の抵抗器３１，３３，３５，３７に流れる充電電流ｉ1，ｉ2，ｉ3，ｉ4と等しくなるように変換されている。
最初に第３段デジタルＬＰＦから説明する。基本的には図２（ｃ）のデジタルＬＰＦと同じであるが、図２（ｃ）の係数乗算器４５，４６に対応する図２（ｄ）の係数乗算器６０，６２との間に加算器６１が挿入されている。この加算器６１において、後段の第４段デジタルＬＰＦの充電電流ｉ4が減算されて充電電流ｉ3となるようにする。これは、加算器６１の入力信号である係数乗算器６０（係数１／Ｒ）を流れる電流が、図２（ａ）の抵抗器３５に流れる充電電流と同様に、ｉ3＋ｉ4となることを意味する。
【００３３】
次に、第２段デジタルＬＰＦを説明する。図２（ｃ）の係数乗算器４５，４６に対応する図２（ｄ）の係数乗算器５６，５８との間に加算器５７が挿入されている。この加算器５７において、後段の第３段デジタルＬＰＦの係数乗算器６０（係数１／Ｒ）を流れる充電電流ｉ3＋ｉ4が減算されて充電電流ｉ2となるようにする。これは、加算器５７の入力信号である係数乗算器５６（係数１／Ｒ）を流れる充電電流が、図２（ａ）の抵抗器３３に流れる充電電流と同様に、ｉ2＋ｉ3＋ｉ4となることを意味する。
【００３４】
次に、第１段デジタルＬＰＦを説明する。図２（ｃ）の係数乗算器４５，４６に対応する図２（ｄ）の係数乗算器５２，５４との間に加算器５３が挿入されている。この加算器５３において、後段の第２段デジタルＬＰＦの係数乗算器５６（係数１／Ｒ）を流れる充電電流ｉ2＋ｉ3＋ｉ4が減算されて充電電流ｉ1となるようにする。これは、加算器５３の入力信号である係数乗算器５２（係数１／Ｒ）を流れる充電電流を、図２（ａ）の抵抗器３１に流れる充電電流と同様に、ｉ1＋ｉ2＋ｉ3＋ｉ4となることを意味する。
その結果、図２（ａ）の縦続接続されたＲＣ積分フィルタの充電電流がシミュレートされたデジタルＬＰＦが構成される。
【００３５】
しかし、このままでは、ディレイフリーループを含むから計算できない。すなわち、図２（ｄ）は、フィードバック信号が入力信号に加算されないと出力信号が計算できない構成である。すなわち、遅延要素を含まないフィードバックループを含むので、入力側の加算ができず、その結果、フィードバック信号が計算できない。
そこで、前処理として、図２（ｄ）に示した４段デジタルＬＰＦにおける、フィードバック信号の加算点を、電圧の加算点に移動させる。
すなわち、図２（ｄ）の第２段のフィードバック信号の取り出し点を、加算器５５の出力とし、これを第１段の加算器５１において入力信号と減算する。すなわち、電圧の加算点に移動させる。その結果、加算器５３が不要となる。そこで、係数乗算器５２，５４を１つにまとめ、係数乗算器５４の係数をｄｔ／Ｒ・Ｃとする。
【００３６】
次に、図２（ｄ）の第３段のフィードバック信号の取り出し点を、係数乗算器６０で係数１／Ｒが乗算される前の加算器５９の出力とし、これを第２段の加算器５７への減算入力とする。このとき、加算器５７の他方の入力は、係数乗算器５６で係数１／Ｒが乗算されるものであったので、加算器５７の出力側の、係数乗算器５８の係数ｄｔ／Ｃにを、これに係数１／Ｒを乗算したｄｔ／Ｒ・Ｃとすれば、係数乗算器５６が不要となる。
図示を省略した第４段については、第３段と同様に加算点を移動させることができる。
その結果、多段デジタルＬＰＦ全体においては、まず、第１段の加算器５３が不要となり、第１段〜第４段の係数乗算器５２と５４、５６と５８、６０と６２等を、それぞれ１つの係数乗算器にまとめることができる。
【００３７】
図３（ａ）は、図２（ｄ）に示した４段デジタルＬＰＦにおける、フィードバック信号の加算点を、上述したように移動させた結果を示す説明図である。
係数乗算器３，８，１３，１８は、１つにまとめられた係数乗算器であり、その係数ｘは、
ｘ＝ｄｔ／Ｒ・Ｃ＝１／（Ｒ・Ｃ・Ｆｓ）である。
図３（ａ）において、フィードバック信号のうち、第１〜第３段の遅延器５，１０，１５の入力点から取り出されるものは、ディレイフリーループを通る信号となる。一方、後段の遅延器１０，１５，２０の出力点から取り出されるものは問題がない。したがって、この２種類のフィードバック信号を分離し、前者のフィードバックループに変更を加えれば、最小限の構成変更でディレイフリーループを解消することができる。
【００３８】
図３（ｂ）は、図２（ａ）から、第１段と第２段のデジタルＬＰＦを抜き出した説明図である。
図４には、変更後の構成が示されている。
まず、図３（ａ）における第２段の加算器５７への入力信号を、第１段の遅延器５の入力点からの入力信号と、第２段の遅延器１０からのフィードバック信号とに一旦分ける。そして、図３（ｂ）に示すように、これらを改めて加算器７２において加算し、加算器５７に入力する。
一方、第１段の遅延器５の入力点から取り出されるフィードバック信号ａは、加算器５５において、第２段の遅延器１０からのフィードバック信号ｂを減算されて、加算器２における減算入力となる。
【００３９】
ここで、フィードバック信号ａの取り出し点を、破線で示すように、第１段の遅延器５の出力側に変更し、フィードバック信号ｃとする。その結果、ディレイフリーループがなくなる。フィードバック信号ｃは、元のフィードバック信号ａが遅延器５により単位遅延時間だけ遅らされたものであるので、この変更により、特性はほとんど変化しない。
さらに、このフィードバック信号ｃは、元々あった、遅延器５から加算器２へフィードバックされる信号ｄと同じものである。したがって、図４に示すように、係数が２である係数乗算器６を用いて１つのフィードバック信号にまとめることにより、図３（ｂ）に示す第２段の加算器５５を不要としている。
なお、係数乗算器６の係数を正確に「２」にする必要はなく、多段デジタルフィルタの特性が、梯子型ＲＣ積分フィルタの特性から大幅に異ならなければよい。
【００４０】
一方、フィードバック信号ｂは、加算器２において加算されることになる。また、加算器７２，５７は、図４に示す１つの加算器７にまとめることができる。
具体的な説明は省略するが、第２段以降についても同様にして、ディレイフリーループを解消することができる。
最終段である第４段については、後段がないので、遅延器２０から加算器１７へのフィードバックループには、係数が２の係数乗算器を必要としない。
【００４１】
図４の構成は、先に図１に示した本発明の実施の一形態の多段デジタルフィルタの、縦続接続された第１段〜第４段のデジタルＬＰＦに対応した部分となっている。
そこで、図１に戻って説明する。係数乗算器２１，２２の直列接続された、全体の出力点から入力点への全体のフィードバックループは、最終の第４段の遅延器２０の出力点から取り出される。この遅延器２０は、全体のフィードバックループが、ディレイフリーとならないようにしている。
【００４２】
図１に示す回路は、図３（ｂ）において最小限の変形しか行っていないために、変形が特性に与える影響が少ない。しかし、最終段を除く少なくとも１つの段において、少なくとも１つの遅延器５，１０，１５の出力点を当該段の出力点とし、この出力点から次段に信号を出力しても、全体のフィードバックループがディレイフリーとならない。このとき、全体のフィードバック信号は、遅延器２０の入力点から取り出してもよいし、図１と同様に、遅延器２０の出力点から取り出してもよい。また、多段デジタルフィルタの外部への出力は、第４段デジタルフィルタの遅延器２０への入力点から取り出しているが、遅延器２０の出力点から取り出してもよい。
また、全体のフィードバック信号は、最終段の出力信号を、新たに設けた別の遅延器を介して入力側に戻してもよい。別の遅延器を用いた場合、遅延時間は、多段デジタルフィルタとしての特性が大きく変化しない限り、必ずしも単位遅延時間でなくてもよい。
【００４３】
上述した説明では、４段のデジタルＬＰＦを用いたが、３段以上のデジタルＬＰＦに対しても、同様の方法で、同じ段数の多段梯子型ＲＣ積分フィルタの特性を実現するデジタルフィルタを得ることができる。例えば、３段であれば、各段で６０°移相させる。
段数が増えれば、フィードバックループを考慮しないときの、多段デジタルフィルタの移相量を１８０°ではなく、３６０°にすることもでき、この場合、フィードバック信号は、入力信号と同極性で加算する。このように、加算器１においてフィードバック信号を減算するか加算するかは、フィードバックループを考慮しないときの移相量の設計によって決まる。
【００４４】
また、上述した説明では、各段のカットオフ周波数を同一に設定しているが、必ずしも同一にする必要はない。また、カットオフ周波数においてエンファシス特性が不要である場合には、エンファシス用係数乗算器２１とゲインアップ用係数乗算器２２による、全体の出力点から入力点への全体のフィードバックループは不要である。
この他、エンファシス用係数乗算器２１またはゲインアップ用係数乗算器２２に、周波数依存特性を有する要素を加えれば、それに応じて、多段デジタルＬＰＦの特性を変更することができる。
【００４５】
上述した説明では、本発明の多段デジタルフィルタを、電子楽器の音源装置あるいは効果付与装置における音色制御に用いた例を説明した。しかし、梯子型ＲＣ積分フィルタ特性を必要とする場合に、一般的に使用することができる。本発明の多段デジタルフィルタは、梯子型ＲＣ積分フィルタをモデルに設計されたものであるので、素子感度が低い、すなわち、設計値に近い特性を得ることができるという特長を有している。
【００４６】
【発明の効果】
本発明は、上述した説明から明らかなように、梯子型ＲＣ積分フィルタの特性を実現できるするという効果がある。
特に、電子楽器の音源装置あるいは効果付与装置に用いて、楽音信号の音色を制御するＬＰＦとして使用すれば、独特の魅力ある音色の楽音を発生させることができる。
【図面の簡単な説明】
【図１】 本発明の多段デジタルフィルタの構成図である。
【図２】 従来の梯子型ＲＣ積分フィルタから多段デジタルフィルタへの置き換え過程の第１の説明図である。
【図３】 従来の梯子型ＲＣ積分フィルタから多段デジタルフィルタへの置き換え過程の第２の説明図である。
【図４】 従来の梯子型ＲＣ積分フィルタから多段デジタルフィルタへの置き換え過程の第３の説明図である。
【図５】 従来のＶＣＦの回路構成図である。
【図６】 従来の梯子型ＲＣ積分フィルタおよび従来の多段デジタルフィルタの周波数特性を説明する線図である。
【図７】 従来の多段デジタルＬＰＦのブロック構成図である。
図５に示した従来のＶＣＦと等価な梯子型ＲＣ積分フィルタの構成図である。
【図８】 図７に示した梯子型ＲＣ積分フィルタを、単純に多段デジタルＬＰＦに置き換えた場合を示す構成図である。
【符号の説明】
１，２，４，７，９，１２，１４，１７，１９ 加算器
３，６，８，１１，１３，１６，１８ 係数乗算器
５，１０，１５，２０ 遅延器
Claims (2)
- それぞれが遅延部を有する複数段のデジタルフィルタを有する多段デジタルフィルタであって、
最終段を除く各段の前記デジタルフィルタは、当該段への入力信号から、当該段の前記遅延部の出力信号に当該段の第１の係数を乗算された信号を減算し、かつ、次段の前記遅延部の出力信号を加算した値に、当該段の第２の係数を乗算し、乗算した値に当該段の前記遅延部の出力信号を加算して、当該段の前記遅延部に出力するとともに、当該段の前記遅延部への入力信号または当該段の前記遅延部の出力信号を次段の前記デジタルフィルタへの入力信号とするものであり、
最終段の前記デジタルフィルタは、最終段への入力信号から、最終段の前記遅延部の出力信号を減算した値に、最終段の第２の係数を乗算し、乗算した値に前記最終段の前記遅延部の出力信号を加算し、加算した値を最終段の前記遅延部に出力するとともに、最終段の前記遅延部の入力信号または当該段の前記遅延部の出力信号を最終段の出力信号とするものである、
ことを特徴とする多段デジタルフィルタ。 - 最終段の前記遅延部の出力信号を初段の前記デジタルフィルタの入力信号にフィードバックさせるフィードバック部を有することを特徴とする請求項１に記載の多段デジタルフィルタ。
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