JP3654118B2 - 多段デジタルフィルタ - Google Patents
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Description
【発明の属する技術分野】
本発明は、梯子型RC積分フィルタの特性を実現する多段デジタルフィルタに関するものである。
【0002】
【従来の技術】
従来、アナログ方式のミュージック・シンセサイザとして、電圧制御発振器(VCO),電圧制御低域通過フィルタ(VCF),電圧制御増幅器(VCA)等の、電圧で制御されるユニットを相互に接続したものが知られている。
図5は、従来のアナログ・シンセサイザに用いられていたVCFの回路構成図である。
図中、81,83,85,88,89,93,97,101,105,106,111,112,114,117,119,121,123,124,127,129,131,133,136は固定抵抗器、82,87,115,132,135,137は可変抵抗器、84,92,96,100,104,107,110,116,120,122,130,134はコンデンサ、86,90,91,94,95,98,99,102,103,108,109,113,118,125,126,128はトランジスタである。
【0003】
このVCFは、梯子型のアナログフィルタであって、その積分時定数は制御入力電圧によって可変である。
トランジスタ108,109とその両コレクタ間に接続されたコンデンサ104とが第1段のRC積分フィルタを構成する。入力信号は、コンデンサ107を介してトランジスタ108のベースに入力され、一方、フィードバック信号は較正用の可変抵抗器115を介してトランジスタ109のベースに入力され、差動増幅される。可変抵抗器115の他端は、抵抗器114を介して、ベースバイアス回路の抵抗器111およびコンデンサ110に接続される。抵抗器112およびトランジスタ113は、トランジスタ108,109の両エミッタと基準電位との間に接続され、差動増幅用の定電流源となる。
【0004】
トランジスタ108,109の両コレクタは、それぞれ、トランジスタ102,103のエミッタに接続される。トランジスタ102,103とその両コレクタ間に接続されたコンデンサ100とが、第2段のRC積分フィルタを構成する。
同様に、トランジスタ102,103の両コレクタは、それぞれ、トランジスタ98,99のエミッタに接続される。トランジスタ98,99とその両コレクタ間に接続されたコンデンサ96とが、第3段のRC積分フィルタを構成する。
トランジスタ98,99の両コレクタは、それぞれ、トランジスタ94,95のエミッタに接続される。トランジスタ94,95とその両コレクタ間に接続されたコンデンサ92とが、第4段のRC積分フィルタを構成する。
【0005】
トランジスタ94,95の両コレクタは、トランジスタ90,91のエミッタに接続される。トランジスタ90,91の両コレクタは、正電圧源(+V)に接続され、能動負荷となる。
抵抗器89,93,97,101,105,111は、直列接続され、正電圧源(+V)を抵抗分割し、トランジスタ90,91、94,95、98,99、102,103にベース電圧を供給する。さらに、抵抗器106は、抵抗器105,111間から第1段のRC積分フィルタのトランジスタ108にベース電圧を供給する。
【0006】
カットオフ周波数を動かす図示しないエンベロープジェネレータ(EG)の出力は、コンデンサ134,エンベロープゲイン調整用可変抵抗器135、抵抗器81を介し、トランジスタ86のベースに供給される。また、カットオフ周波数の中心周波数を決める可変抵抗器137の出力も、トランジスタ86のベースに供給される。
このトランジスタ86のベースは、スケール決定用可変抵抗器82、抵抗器83、コンデンサ84により、基準電位に接続される。トランジスタ86のエミッタは、レンジ決定用可変抵抗器87を介して正電圧源(+V)に接続され、そのコレクタは、抵抗器85を介して負電圧源(−V)に接続される。トランジスタ86のエミッタは、また、定電流駆動用トランジスタ113のベースに接続され、そのベース電流を制御することにより、各段のRC積分フィルタのトランジスタの内部抵抗を可変する。
【0007】
上述したように、コンデンサが出力間に接続された複数段の差動増幅回路が梯子型に接続されているので、各段のトランジスタが能動型可変抵抗器の機能を果たし、コンデンサとの接続により、電圧制御可変積分時定数回路を構成し、4段の梯子型RC積分フィルタとなる。そのカットオフ周波数は、エンベロープジェネレータ(EG)から印可される交流電圧および可変抵抗器137の直流電圧により制御される。
カットオフ周波数において、各段のRC積分フィルタは、それぞれ、45°移相され、全体のネガティブ・フィードバックループにより位相が360°回転する。
【0008】
4段目のRC積分フィルタの出力である、トランジスタ94,95の両コレクタは、それぞれ、コンデンサ116,130を介し、トランジスタ118,128のベースに接続される。
トランジスタ118,128は、それぞれ、トランジスタ125,126とダーリントン接続され、トランジスタ125,126の両エミッタは抵抗器127を介して負電圧源(−V)に接続され、差動増幅器が構成される。
トランジスタ118,128のベースは、抵抗器117,131を介して基準電位に接続され、トランジスタ125,126のベースは、抵抗器119,129を介して負電圧源(−V)に接続される。トランジスタ126のコレクタは正電圧源(+V)に接続される。
【0009】
一方、トランジスタ125のコレクタからは、信号出力端子が引き出されるとともに、抵抗器123,121,124を介して正電圧源(+V)に接続される。この抵抗器123,121間にコンデンサ122か接続され、このバイパスコンデンサ122は基準電位に接続される。
抵抗器121,124間にはコンデンサ120が接続され、コンデンサ120、エンファシス調整用可変抵抗器132、抵抗器133,較正用可変抵抗器115を介して、第1段目のRC積分フィルタのトランジスタ109に出力信号をフィードバックしている。
エンファシス調整用可変抵抗器132は、フィードバック量を可変することにより、上述したカットオフ周波数における共振特性のピークレベルを制御する。
【0010】
図6は、従来の梯子型RC積分フィルタおよび後述する従来の多段デジタルフィルタの周波数特性を説明する線図である。図中、横軸は周波数(対数)、縦軸は振幅(dB)である。
図示の特性は、いずれも、フィードバック(帰還)を零にしたときの特性であり、フィードバック量を増加させると、図示のカットオフ周波数において共振特性のピークが立つようになる。
上述した梯子型RC積分フィルタは、低域から既に減衰が始まる周波数特性を有している。特に、図示のようにフィードバックが零の付近ではこの傾向が大きい。楽音信号は、一般に低域から高域にかけてダラ下がりのスペクトル特性を有する。したがって、電子楽器の音源部あるいは効果付与部において、上述した梯子型RC積分フィルタを用いると、より自然な音色感が得られる。特に、ベース音の発生に使用すれば、太い音が発生する。
【0011】
上述した4段梯子型RC積分フィルタは、その後、可変抵抗素子をCdSセルやFETに置き換えて使用されている。
図7は、図5に示した従来のVCFと等価な梯子型RC積分フィルタの構成図である。
図中、141,157,159は可変抵抗器、142,143,144,146,160,161,は抵抗器、147,149,151,153は可変抵抗素子、148,150,152,154,156はコンデンサ、145,155,162はオペアンプ(演算増幅器)、163は抵抗値制御部である。
【0012】
入力信号は、抵抗器143,144の分圧回路を介し、オペアンプ145の非反転入力端子に入力される。一方、オペアンプ145の反転入力端子には、出力信号がエンファシス調整用の可変抵抗器141および抵抗器142を介してフィードバックされる。
オペアンプ145は、フィードバック用抵抗器146を有して差動増幅器を構成し、その出力は、4段梯子型RC積分フィルタに供給される。
可変抵抗素子147とコンデンサ148、可変抵抗素子149とコンデンサ150、可変抵抗素子151とコンデンサ152、可変抵抗素子153とコンデンサ154は、それぞれ第1〜第4段のRC積分フィルタとなる。その出力は、ボルテージフォロワであるオペアンプ155の非反転入力端子に入力される。オペアンプ155は出力信号を出すとともに、可変抵抗器141に出力側から入力側へのフィードバック信号を供給する。
【0013】
一方、エンベロープジェネレータ(EG)からの制御入力は、コンデンサ156,可変抵抗器157,固定抵抗器158を介し、ボルテージフォロワであるオペアンプ162の非反転入力端子に入力される。また、カットオフ周波数の中心周波数を調整するための可変抵抗器159の出力も抵抗器160を介してオペアンプ162の非反転入力端子に入力される。抵抗器161は非反転入力の分圧抵抗である。
オペアンプ162は、エンベロープジェネレータからの制御入力、カットオフ周波数の中心周波数調整用半固定抵抗器159の他、図示しないその他のカットオフ周波数制御要素の入力を加算し、加算された制御入力を、上述した抵抗値制御部163に出力する。
抵抗値制御部163は、半導体の指数関数特性を用いた指数回路を含み、VCFのカットオフ周波数を制御する。
【0014】
しかし、図5,図7の回路は、アナログフィルタであるため、特性の再現性、精度、温度変動や経年変化の問題がある。そのため、このような問題がないデジタルフィルタで、上述したアナログフィルタの特性を再現することが望まれている。
図8は、従来の多段デジタルLPF(ローパスフィルタ)のブロック構成図である。この従来例は、特開平3−124111号公報等で知られたものである。個々の段のRC積分フィルタを、個別にデジタルLPFに置き換えた多段デジタルLPFであって、その全体のフィードバックループに遅延器を介挿したものである。
1は加算器、21はエンファシス用係数乗算器,22はゲインアップ用係数乗算器、171〜174はデジタルLPF、175は入力信号をデジタル信号処理の単位時間(dt=1/Fs,Fsはサンプリング周波数)の遅延をさせる遅延器であり、Z関数で表すと、Z-1となる。なお、オーバサンプリングでデジタル信号処理をする場合、Fsをオーバサンプリングの周波数とする。
【0015】
入力信号は、加算器1において、フィードバック信号と減算され、縦続接続(カスケード接続)されたデジタルLPF171〜174の第1段に入力される。第4段の出力信号は、遅延器175、エンファシス用係数乗算器21、ゲインアップ用係数乗算器22を通って、加算器1において入力側にフィードバックされる。
遅延器175は、ディレイフリーループを防止するためのものである。
ここで、デジタルLPF171〜174のカットオフ周波数は、図示を省略した制御入力信号によって制御される。ゲインアップ用の係数乗算器22の係数gは、カットオフ周波数において十分な共振特性(resonance)が得られるように設定される。
【0016】
しかし、デジタルLPF171〜174は、図7に示した個々の段のRC積分フィルタを、個別のデジタルLPFに置き換えただけであるので、段間の相互結合が考慮されておらず、梯子型RC積分フィルタの、前段から後段に流れ込む電流が反映されていない。したがって、図6に従来のデジタルフィルタの特性として示したように、通過帯域においてほぼ平坦であり、カットオフ領域に入ると直線的に減衰するような特性となる。したがって、従来の梯子型RC積分フィルタの特性を完全には再現できていない。
【0017】
デジタルフィルタ設計方法として、この他に、インパルス不変法がある。
図7の4段梯子型RC積分フィルタの伝達関数を部分分数に展開し、これをラプラス変換することによりインパルス応答を求める。次に、これをサンプリングしたものが、そのインパルス応答となるようなデジタルフィルタの伝達関数を求める。このようにして、図7に示した4段梯子型RC積分フィルタの特性を多段デジタルフィルタによって再現することが可能である。しかし、この場合、フィルタの次数が高くなり、構成が複雑になってしまうという問題がある。
できれば、比較的簡単な構成で、図6に示された多段梯子型RC積分フィルタの特性に近い特性を、デジタルフィルタで実現させたい。
【0018】
【発明が解決しようとする課題】
本発明は、上述した問題点を解決するためになされたもので、比較的簡単な構成で多段梯子型RC積分フィルタの特性を再現する多段デジタルフィルタを提供することを目的とするものである。
特に、電子楽器の音源装置あるいは効果付与装置において、楽音信号の音色を制御するLPFに使用すれば、独特の魅力ある音色の楽音を発生させることができる。
【0019】
【課題を解決するための手段】
本発明は、請求項1に記載の発明においては、それぞれが遅延部を有する複数段のデジタルフィルタを有する多段デジタルフィルタであって、最終段を除く各段の前記デジタルフィルタは、当該段への入力信号から、当該段の前記遅延部の出力信号に当該段の第1の係数を乗算された信号を減算し、かつ、次段の前記遅延部の出力信号を加算した値に、当該段の第2の係数を乗算し、乗算した値に当該段の前記遅延部の出力信号を加算して、当該段の前記遅延部に出力するとともに、当該段の前記遅延部への入力信号または当該段の前記遅延部の出力信号を次段の前記デジタルフィルタへの入力信号とするものであり、最終段の前記デジタルフィルタは、最終段への入力信号から、最終段の前記遅延部の出力信号を減算した値に、最終段の第2の係数を乗算し、乗算した値に前記最終段の前記遅延部の出力信号を加算し、加算した値を最終段の前記遅延部に出力するとともに、最終段の前記遅延部の入力信号または当該段の前記遅延部の出力信号を最終段の出力信号とするものである。
したがって、多段デジタルフィルタを用いて、比較的簡単な構成で多段梯子型RC積分フィルタの特性を再現することができる。
特に、各段の前記デジタルフィルタの第1の係数を「2」とすれば、再現性が良好になる。また、最終段を除く各段の前記デジタルフィルタにおいて、当該段の前記遅延部への入力信号を次段の前記デジタルフィルタの入力信号とすれば、再現性がさらに良好となる。
【0020】
請求項2に記載の発明においては、請求項1に記載の多段デジタルフィルタにおいて、最終段の前記遅延部の出力信号を初段の前記デジタルフィルタの入力信号にフィードバックさせるフィードバック部を有するものである。
したがって、フィードバック量に応じて、フィードバックによる移相回転が360°となる周波数における共振特性を制御することができる。
特に、最終段の前記デジタルフィルタの前記遅延部の出力信号をフィードバックさせることから、簡単な構成で、前記フィードバック部がディレイフリーループとならないようにすることができる。
さらに、最終段の前記デジタルフィルタの前記遅延部の出力信号をフィードバックさせるとともに、最終段を除く各段の前記デジタルフィルタにおいては、当該段の遅延部への入力信号を次段のデジタルフィルタへの入力信号とすれば、フィードバックループを有する多段梯子型RC積分フィルタの特性の再現性が良好となる。
【0021】
【発明の実施の形態】
図1は、本発明の多段デジタルフィルタの構成図である。
図中、図8と対応する部分には同じ符号を付している。1,2,4,7,9,12,14,17,19は加算器、3,6,8,11,13,16,18,21,22は係数乗算器、5,10,15,20は、図8の遅延器175と同様に、入力信号をデジタル信号処理の単位時間(dt=1/Fs,Fsはサンプリング周波数)の遅延をさせる遅延器である。しかし、必ずしも上述した単位時間の遅延をさせる必要はなく、単位時間の数倍にしてもよいし、単位時間より短くすることも可能である。
入力信号は、図8と同様に、加算器1において、エンファシス用係数乗算器21およびゲインアップ用係数乗算器22を通したフィードバック信号と減算される。この減算信号は、4段のデジタルLPFに入力される。4段のデジタルLPF部分においては、梯子型RC積分フィルタをシミュレートさせるために、後段のデジタルLPFの出力を前段のデジタルLPFにフィードバックさせている。
【0022】
加算器1の出力は、第1段デジタルLPFに出力され、当該段の加算器2において、当該段の係数乗算器6(係数2)を通した当該段の遅延器5からのフィードバック信号を減算されるとともに、次段の遅延器10からのフィードバック信号を加算されて、当該段の係数乗算器3(係数x)に出力される。係数xの値については後述する。
当該段の係数乗算器3の出力は、当該段の加算器4において、当該段の遅延器5のフィードバック信号と加算される。当該段の加算器4の出力は、当該段の遅延器5に出力されるとともに、第1段デジタルLPFの出力として第2段の加算器7に出力される。
【0023】
第2段デジタルLPFの加算器7において、当該段の入力信号は、当該段の係数乗算器11(係数2)を通した当該段の遅延器10からのフィードバック信号を減算されるとともに、次段の遅延器15からのフィードバック信号を加算され、当該段の係数乗算器(係数x)8に出力される。
当該段の係数乗算器8の出力は、当該段の加算器9において、当該段の遅延器10からのフィードバック信号と加算される。当該段の加算器9の出力は、当該段の遅延器10に出力されるとともに、第2段デジタルLPFの出力として第3段デジタルLPFの加算器12に出力される。
【0024】
第3段デジタルLPFの加算器12において、当該段の入力信号は、当該段の係数乗算器16(係数2)を通した当該段の遅延器15からのフィードバック信号を減算されるとともに、次段の遅延器20からのフィードバック信号を加算され、当該段の係数乗算器(係数x)13に出力される。
当該段の係数乗算器13の出力は、当該段の加算器14において、当該段の遅延器15からのフィードバック信号と加算される。当該段の加算器14の出力は、当該段の遅延器15に出力されるとともに、第3段デジタルLPFの出力として第4段デジタルLPFの加算器17に出力される。
【0025】
第4段デジタルLPFの加算器17において、当該段の入力信号は、当該段の遅延器20からのフィードバック信号を減算され、当該段の係数乗算器18(係数x)に出力される。
当該段の係数乗算器18の出力は、当該段の加算器19において、当該段の遅延器20からのフィードバック信号と加算されて、当該段の遅延器20に出力されるとともに、第4段デジタルLPFの出力信号となる。
エンファシス用係数乗算器21に出力するフィードバック信号は、第4段の遅延器20の出力から取り出す。
【0026】
図示の構成要素は機能的要素であり、具体的にどのような方法で実現されてもよい。例えば、乗算係数が2倍の係数乗算器6は、シフタによって、数値を1ビットアップしてもよい。これらの機能を現実の装置として実現するものは、専用のハードウエア回路、あるいは、信号処理プログラムを実行する、DSP(Digital Signal Processor)またはCPU(Central Processing Unit)、および、RAM(Random Access Memory)などである。
【0027】
以下、上述した多段デジタルLPFが、図6に示した、従来の4段梯子型RC積分フィルタの特性をシミュレートするものであることを順を追って説明する。図2〜図4は、従来の梯子型RC積分フィルタから多段デジタルフィルタへの置き換え過程の第1〜第3の説明図である。
図2(a)はRC積分フィルタが縦続接続された回路、図2(b)は単一のRC積分フィルタ、図2(c)は単一のデジタルLPF、図2(d)は4段デジタルLPFの構成図である。
【0028】
図2(a)において、31,33,35,37は抵抗器、32,34,36,38はコンデンサであり、RC積分フィルタが4段縦続接続されている。
まず、コンデンサを積分に置き換えるブロック変換を行う。各コンデンサ32,34,36,38に流れる充電電流を、それぞれ、i1,i2,i3,i4とし、各コンデンサ32,34,36,38に加わる充電電圧をV1,V2,V3,V4とする。入力(IN)に理想的な電圧源が接続され、出力(OUT)側の負荷の影響はないものとする。このとき、各抵抗器31,33,35,37を流れる充電電流は、それぞれ、i1+i2+i3+i4,i2+i3+i4,i3+i4,i4となる。すなわち、充電電流i1〜i4は、1段毎に各段のコンデンサ32,34,36,38に分岐して行く。
【0029】
図2(b)において、41は入力電圧源、42は抵抗器、43はコンデンサである。単一のRC積分フィルタにおいて、抵抗器42の抵抗値をR、コンデンサ43の静電容量をCとする。入力信号電圧をIN、コンデンサ43の充電電圧をVとし、充電電流をiとする。この回路の1次微分方程式を差分方程式に置き換える。サンプリング時間間隔は、dt(=1/Fs,Fs:サンプリング周波数)である。
その結果、単一のRC積分フィルタは、図2(c)に示すデジタルLPFに置き換えることができる。図中、44,47は加算器、45,46は係数乗算器、48は図1の遅延器5,10,15,20と同様の遅延器である。
【0030】
入力信号電圧INは、加算器44において、コンデンサ43の充電電圧Vの1サンプル時間前の値である遅延器48の出力信号をフィードバック信号として減算されて、係数乗算器45(係数1/R)に出力される。係数乗算器45の出力は、抵抗器42を流れる充電電流iの値を出力する。この充電電流iは、コンデンサ43の蓄積電荷Qの増分値であり、これを係数乗算器46(係数dt/C)に通すことによって、コンデンサ43の充電電圧の増分値となる。この増分値は、加算器47において、1サンプル時間前のコンデンサの充電電圧である遅延器48の出力信号と加算されて、現在のサンプル時間におけるコンデンサ43の充電電圧Vを出力する。
【0031】
図2(d)は、図2(a)に示した梯子型RC積分フィルタを、図2(b)から図2(c)への変換規則に従い、4段デジタルLPFに置き換えたものである。ただし、紙面の都合上、第4段のデジタルLPFについては記載を省略している。
図中、図1に対応する要素には同じ符号を付し、対応関係を示している。51,53,55,57,59,61は加算器、52,54,56,58,60,62は係数乗算器である。
【0032】
各段の係数乗算器54,58,62等を流れる電流が、図2(a)における各段の抵抗器31,33,35,37に流れる充電電流i1,i2,i3,i4と等しくなるように変換されている。
最初に第3段デジタルLPFから説明する。基本的には図2(c)のデジタルLPFと同じであるが、図2(c)の係数乗算器45,46に対応する図2(d)の係数乗算器60,62との間に加算器61が挿入されている。この加算器61において、後段の第4段デジタルLPFの充電電流i4が減算されて充電電流i3となるようにする。これは、加算器61の入力信号である係数乗算器60(係数1/R)を流れる電流が、図2(a)の抵抗器35に流れる充電電流と同様に、i3+i4となることを意味する。
【0033】
次に、第2段デジタルLPFを説明する。図2(c)の係数乗算器45,46に対応する図2(d)の係数乗算器56,58との間に加算器57が挿入されている。この加算器57において、後段の第3段デジタルLPFの係数乗算器60(係数1/R)を流れる充電電流i3+i4が減算されて充電電流i2となるようにする。これは、加算器57の入力信号である係数乗算器56(係数1/R)を流れる充電電流が、図2(a)の抵抗器33に流れる充電電流と同様に、i2+i3+i4となることを意味する。
【0034】
次に、第1段デジタルLPFを説明する。図2(c)の係数乗算器45,46に対応する図2(d)の係数乗算器52,54との間に加算器53が挿入されている。この加算器53において、後段の第2段デジタルLPFの係数乗算器56(係数1/R)を流れる充電電流i2+i3+i4が減算されて充電電流i1となるようにする。これは、加算器53の入力信号である係数乗算器52(係数1/R)を流れる充電電流を、図2(a)の抵抗器31に流れる充電電流と同様に、i1+i2+i3+i4となることを意味する。
その結果、図2(a)の縦続接続されたRC積分フィルタの充電電流がシミュレートされたデジタルLPFが構成される。
【0035】
しかし、このままでは、ディレイフリーループを含むから計算できない。すなわち、図2(d)は、フィードバック信号が入力信号に加算されないと出力信号が計算できない構成である。すなわち、遅延要素を含まないフィードバックループを含むので、入力側の加算ができず、その結果、フィードバック信号が計算できない。
そこで、前処理として、図2(d)に示した4段デジタルLPFにおける、フィードバック信号の加算点を、電圧の加算点に移動させる。
すなわち、図2(d)の第2段のフィードバック信号の取り出し点を、加算器55の出力とし、これを第1段の加算器51において入力信号と減算する。すなわち、電圧の加算点に移動させる。その結果、加算器53が不要となる。そこで、係数乗算器52,54を1つにまとめ、係数乗算器54の係数をdt/R・Cとする。
【0036】
次に、図2(d)の第3段のフィードバック信号の取り出し点を、係数乗算器60で係数1/Rが乗算される前の加算器59の出力とし、これを第2段の加算器57への減算入力とする。このとき、加算器57の他方の入力は、係数乗算器56で係数1/Rが乗算されるものであったので、加算器57の出力側の、係数乗算器58の係数dt/Cにを、これに係数1/Rを乗算したdt/R・Cとすれば、係数乗算器56が不要となる。
図示を省略した第4段については、第3段と同様に加算点を移動させることができる。
その結果、多段デジタルLPF全体においては、まず、第1段の加算器53が不要となり、第1段〜第4段の係数乗算器52と54、56と58、60と62等を、それぞれ1つの係数乗算器にまとめることができる。
【0037】
図3(a)は、図2(d)に示した4段デジタルLPFにおける、フィードバック信号の加算点を、上述したように移動させた結果を示す説明図である。
係数乗算器3,8,13,18は、1つにまとめられた係数乗算器であり、その係数xは、
x=dt/R・C=1/(R・C・Fs)である。
図3(a)において、フィードバック信号のうち、第1〜第3段の遅延器5,10,15の入力点から取り出されるものは、ディレイフリーループを通る信号となる。一方、後段の遅延器10,15,20の出力点から取り出されるものは問題がない。したがって、この2種類のフィードバック信号を分離し、前者のフィードバックループに変更を加えれば、最小限の構成変更でディレイフリーループを解消することができる。
【0038】
図3(b)は、図2(a)から、第1段と第2段のデジタルLPFを抜き出した説明図である。
図4には、変更後の構成が示されている。
まず、図3(a)における第2段の加算器57への入力信号を、第1段の遅延器5の入力点からの入力信号と、第2段の遅延器10からのフィードバック信号とに一旦分ける。そして、図3(b)に示すように、これらを改めて加算器72において加算し、加算器57に入力する。
一方、第1段の遅延器5の入力点から取り出されるフィードバック信号aは、加算器55において、第2段の遅延器10からのフィードバック信号bを減算されて、加算器2における減算入力となる。
【0039】
ここで、フィードバック信号aの取り出し点を、破線で示すように、第1段の遅延器5の出力側に変更し、フィードバック信号cとする。その結果、ディレイフリーループがなくなる。フィードバック信号cは、元のフィードバック信号aが遅延器5により単位遅延時間だけ遅らされたものであるので、この変更により、特性はほとんど変化しない。
さらに、このフィードバック信号cは、元々あった、遅延器5から加算器2へフィードバックされる信号dと同じものである。したがって、図4に示すように、係数が2である係数乗算器6を用いて1つのフィードバック信号にまとめることにより、図3(b)に示す第2段の加算器55を不要としている。
なお、係数乗算器6の係数を正確に「2」にする必要はなく、多段デジタルフィルタの特性が、梯子型RC積分フィルタの特性から大幅に異ならなければよい。
【0040】
一方、フィードバック信号bは、加算器2において加算されることになる。また、加算器72,57は、図4に示す1つの加算器7にまとめることができる。
具体的な説明は省略するが、第2段以降についても同様にして、ディレイフリーループを解消することができる。
最終段である第4段については、後段がないので、遅延器20から加算器17へのフィードバックループには、係数が2の係数乗算器を必要としない。
【0041】
図4の構成は、先に図1に示した本発明の実施の一形態の多段デジタルフィルタの、縦続接続された第1段〜第4段のデジタルLPFに対応した部分となっている。
そこで、図1に戻って説明する。係数乗算器21,22の直列接続された、全体の出力点から入力点への全体のフィードバックループは、最終の第4段の遅延器20の出力点から取り出される。この遅延器20は、全体のフィードバックループが、ディレイフリーとならないようにしている。
【0042】
図1に示す回路は、図3(b)において最小限の変形しか行っていないために、変形が特性に与える影響が少ない。しかし、最終段を除く少なくとも1つの段において、少なくとも1つの遅延器5,10,15の出力点を当該段の出力点とし、この出力点から次段に信号を出力しても、全体のフィードバックループがディレイフリーとならない。このとき、全体のフィードバック信号は、遅延器20の入力点から取り出してもよいし、図1と同様に、遅延器20の出力点から取り出してもよい。また、多段デジタルフィルタの外部への出力は、第4段デジタルフィルタの遅延器20への入力点から取り出しているが、遅延器20の出力点から取り出してもよい。
また、全体のフィードバック信号は、最終段の出力信号を、新たに設けた別の遅延器を介して入力側に戻してもよい。別の遅延器を用いた場合、遅延時間は、多段デジタルフィルタとしての特性が大きく変化しない限り、必ずしも単位遅延時間でなくてもよい。
【0043】
上述した説明では、4段のデジタルLPFを用いたが、3段以上のデジタルLPFに対しても、同様の方法で、同じ段数の多段梯子型RC積分フィルタの特性を実現するデジタルフィルタを得ることができる。例えば、3段であれば、各段で60°移相させる。
段数が増えれば、フィードバックループを考慮しないときの、多段デジタルフィルタの移相量を180°ではなく、360°にすることもでき、この場合、フィードバック信号は、入力信号と同極性で加算する。このように、加算器1においてフィードバック信号を減算するか加算するかは、フィードバックループを考慮しないときの移相量の設計によって決まる。
【0044】
また、上述した説明では、各段のカットオフ周波数を同一に設定しているが、必ずしも同一にする必要はない。また、カットオフ周波数においてエンファシス特性が不要である場合には、エンファシス用係数乗算器21とゲインアップ用係数乗算器22による、全体の出力点から入力点への全体のフィードバックループは不要である。
この他、エンファシス用係数乗算器21またはゲインアップ用係数乗算器22に、周波数依存特性を有する要素を加えれば、それに応じて、多段デジタルLPFの特性を変更することができる。
【0045】
上述した説明では、本発明の多段デジタルフィルタを、電子楽器の音源装置あるいは効果付与装置における音色制御に用いた例を説明した。しかし、梯子型RC積分フィルタ特性を必要とする場合に、一般的に使用することができる。本発明の多段デジタルフィルタは、梯子型RC積分フィルタをモデルに設計されたものであるので、素子感度が低い、すなわち、設計値に近い特性を得ることができるという特長を有している。
【0046】
【発明の効果】
本発明は、上述した説明から明らかなように、梯子型RC積分フィルタの特性を実現できるするという効果がある。
特に、電子楽器の音源装置あるいは効果付与装置に用いて、楽音信号の音色を制御するLPFとして使用すれば、独特の魅力ある音色の楽音を発生させることができる。
【図面の簡単な説明】
【図1】 本発明の多段デジタルフィルタの構成図である。
【図2】 従来の梯子型RC積分フィルタから多段デジタルフィルタへの置き換え過程の第1の説明図である。
【図3】 従来の梯子型RC積分フィルタから多段デジタルフィルタへの置き換え過程の第2の説明図である。
【図4】 従来の梯子型RC積分フィルタから多段デジタルフィルタへの置き換え過程の第3の説明図である。
【図5】 従来のVCFの回路構成図である。
【図6】 従来の梯子型RC積分フィルタおよび従来の多段デジタルフィルタの周波数特性を説明する線図である。
【図7】 従来の多段デジタルLPFのブロック構成図である。
図5に示した従来のVCFと等価な梯子型RC積分フィルタの構成図である。
【図8】 図7に示した梯子型RC積分フィルタを、単純に多段デジタルLPFに置き換えた場合を示す構成図である。
【符号の説明】
1,2,4,7,9,12,14,17,19 加算器
3,6,8,11,13,16,18 係数乗算器
5,10,15,20 遅延器
Claims (2)
- それぞれが遅延部を有する複数段のデジタルフィルタを有する多段デジタルフィルタであって、
最終段を除く各段の前記デジタルフィルタは、当該段への入力信号から、当該段の前記遅延部の出力信号に当該段の第1の係数を乗算された信号を減算し、かつ、次段の前記遅延部の出力信号を加算した値に、当該段の第2の係数を乗算し、乗算した値に当該段の前記遅延部の出力信号を加算して、当該段の前記遅延部に出力するとともに、当該段の前記遅延部への入力信号または当該段の前記遅延部の出力信号を次段の前記デジタルフィルタへの入力信号とするものであり、
最終段の前記デジタルフィルタは、最終段への入力信号から、最終段の前記遅延部の出力信号を減算した値に、最終段の第2の係数を乗算し、乗算した値に前記最終段の前記遅延部の出力信号を加算し、加算した値を最終段の前記遅延部に出力するとともに、最終段の前記遅延部の入力信号または当該段の前記遅延部の出力信号を最終段の出力信号とするものである、
ことを特徴とする多段デジタルフィルタ。 - 最終段の前記遅延部の出力信号を初段の前記デジタルフィルタの入力信号にフィードバックさせるフィードバック部を有することを特徴とする請求項1に記載の多段デジタルフィルタ。
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