JP2007500995A

JP2007500995A - Ｃｍｏｓ画像センサのための高分解能のデジタルプログラム式利得段

Info

Publication number: JP2007500995A
Application number: JP2006533723A
Authority: JP
Inventors: ルース、マーカス
Original assignee: アルタセンズインコーポレイテッド
Priority date: 2003-06-11
Filing date: 2004-06-10
Publication date: 2007-01-18
Also published as: US20040252209A1; EP1631993A2; WO2004112098A3; WO2004112098A2

Abstract

入力信号の利得を調整するデジタルプログラム式利得段を提供する。利得微調整回路は、利得を１〜２（０〜６ｄＢ）に設定する。利得粗調整段は、利得を２の倍数で調整する。入力信号は、利得微調整係数に乗算され、そして、利得粗調整段は、２の倍数で結果を乗算又は除算する。このアーキテクチャにより、１４ビット分解能を用いて、０．００６ｄＢのステップで、−２４ｄＢ〜＋６６ｄＢの範囲の利得調整が実現する。この設計では、個々のコンポーネントのビット幅を変更することにより、利得範囲及び利得分解能を容易に自由に設定することができる。

Description

本発明は、プログラム式利得段回路に関し、より詳しくは、ＣＭＯＳ画像センサの高分解能のデジタルプログラム式利得段に関する。

電子画像センサを用いる近年のカメラアプリケーションでは、異なる照明レベルに高速に適応するために、センサの「利得」を調整する必要がある。ここで言う利得とは、入力信号を大きく（小さく）するために、センサからの画像信号をどれほど増幅するかを示す。照明が暗い条件下では、信号を１桁以上増幅する必要があることもある。同様に、非常に明るい条件下では、利得を大きく減少させる必要がある場合もある。このような大幅な調整は、特に、短時間に照度が大きく変化するビデオアプリケーションにおいて特に必要である。

ある利得設定から他の利得設定への円滑な遷移を実現するために、実効利得を連続してアナログ的に調整すること（すなわち、自動利得制御）が望まれている。ここで、通常、アナログの利得調整段は、演算増幅器のフィードバックにおけるコンデンサ又は抵抗器の比率を変更することによって、３ｄＢ又は６ｄＢの大幅な利得調整を提供する。画像センサアプリケーションでは、求められる調整幅は、０．０１〜０．００１ｄＢの桁のより小さな幅である。他のアナログ的手法では、電圧又は電流の入力を用いて、ある範囲内で連続的に利得を変更する。しかしながら、この手法は、複雑な回路を必要とし、また、異なる動作条件（温度、電源電圧等）では、利得を一定に保つことが困難である。

そこで、本発明の目的は、複雑なアナログ回路を用いることなく、より高い分解能の利得調整を実現し、比較的滑らかな利得遷移を可能にする改良されたプログラム式利得段を提供することである。

本発明は、包括的に言えば、ビデオカメラアプリケーションに特に適合する、高分解能の利得微調整を実現するデジタルプログラム式利得段を提供する。一実施形態においては、本発明は、１〜２（０〜６ｄＢ）の間で利得を設定する利得微調整回路を備える。利得粗調整段は、２の倍数で利得を調整する。入力信号は、利得微調整係数に乗算され、そして、利得粗調整段は、２の倍数で結果を乗算又は除算する。

詳しくは、利得微調整回路は、ルックアップテーブル又はプロセッサ（乗算器）の何れかを用いて実現することができる。利得粗調整回路は、バレルシフタを用いて実現できる。所望の利得係数を６で除算することによってデシベルで表される所望の利得係数をリニアスケール係数に変換する除算器ブロックを追加してもよい。除算の結果の整数部分は、バレルシフタが結果を何桁シフトさせるかを決定するために用いられ、剰余は、変換のための除算の剰余をＸとして、式１０^Ｘ／２０に基づき、利得微調整係数を算出するために用いられる。

このアーキテクチャにより、１４ビット分解能（上位４ビットが６ｄＢのステップを表し、下位１０ビットが０．００６ｄＢのステップを表す。）を用いて、０．００６ｄＢのステップで、−２４ｄＢ〜＋６６ｄＢの範囲の利得調整が実現する。これにより、滑らかな利得遷移が実現され、これは、照度のレベルが短時間で大幅に変化するビデオカメラアプリケーションにおいて特に有利である。この設計では、個々のコンポーネントのビット幅を変更することにより、利得範囲及び利得分解能を容易に自由に設定することができる。

以下、当業者が本発明を理解し、実施できるように、本願発明者が本発明の最良の実施の形態と考える具体例を説明する。ここでは、特に、ＣＭＯＳ画像センサのための高分解能のデジタルプログラム式利得段の具体例により本発明の基本原理を説明するが、様々な変形例は当業者にとって明らかである。これらのあらゆる変形例、等価物、代替物は、本発明の範囲内にある。

本発明の一実施形態においては、図１に示すように、画像センサ１０の各画素からの出力信号は、行バッファ（column buffer）１２を介して出力され、アナログ／デジタル変換器（analog-to-digital converter：以下、Ａ／ＤＣという。）１４によってデジタル化される。そして、Ａ／ＤＣ１４の出力の利得は、本発明に基づくデジタル利得調整段１６によって調整される。

デジタル領域で画素信号の利得を調整する場合、２つの問題が生じる。まず、調整は、利得設定の小さな変化を提供するために、十分な精度を有する必要がある。更に、利得は、通常、リニアスケールではなく、対数であるデシベル（ｄＢ）で表現される。しかしながら、乗算器をより容易に実現するためには、利得係数は、リニアスケールであることが望ましい。

本発明は、上述の問題を解決するとともに、利得調整に完全にデジタル的な手法を用いることを可能にする。利得は、画素値にある利得係数を乗算することによって実現される。利得係数は、以下の式によって求められる。
出力＝利得係数×画素値
利得係数＝１０^{Ｇａｉｎ［ｄＢ］／２０}
利得［ｄＢ］＝粗調整利得＋微調整利得
ここで、粗調整利得は、６ｄＢの倍数（２、４、８、１６・・・の利得係数）の調整を表し、微調整利得は、０〜６ｄＢの調整を表す。これらの式は、ｄＢによって表現された所定の利得から、リニアスケール係数を算出する手法を示している。本発明は、これらの式を用いて、非常に精密な利得微調整が可能な利得調整段を実現する。

本発明の一実施形態のデジタル利得調整法について、図２を用いて説明する。プログラム式のデジタル利得調整段１６のこのアーキテクチャにより、わずかなステップサイズで、広範囲に亘る利得の精密な調整が実現する。乗算される２つの係数は、デジタルデータ値（画素信号）と利得係数（ｄＢ）である。利得係数は、（上述の対数式を実現するルックアップテーブル２２又は更なる演算ユニットを用いて）線形のｄＢ利得スケールに指数関数を適用することによって、直接、プログラミング又は決定できる。

この実施形態の主なコンポーネントは、バレルシフタ２６、乗算器２４、ルックアップテーブル２２及び除算器２８である。バレルシフタ２６は、単に、１ビット、２ビット、３ビット又はより多くのビット分、左又は右にデジタルデータをシフトさせることによって、２倍、４倍、８倍（６ｄＢ、１２ｄＢ、１８ｄＢ）等の利得を実現する。画素値データはバイナリであるので、左へのシフトは、データ値に２を乗算することを意味し、右へのシフトは、データ値を２で除算することを意味する。乗算器２４は、乗算器２４の分解能（ビット深度（bit depth））によって定まる精度で、１〜２（０〜６ｄＢ）の間の更なる利得を設定する。１４ビット分解能を用いた場合、本発明により、０．００６ｄＢのステップで、−２４ｄＢ〜＋６６ｄＢの範囲の利得調整を行うことができる。この設計の利得範囲及び利得分解能は、個々のコンポーネントのビット幅を変更することによって、容易に自由に設定することができる。

除算器２８は、利得値のフォーマットを対応して選択することにより、演算ユニット又は「スプリッタ」の何れによって実現してもよい。他の実施形態では、スプリッタは、バイナリワードの上位ビットを粗調整利得（Coarse Gain）として用い、残りの下位ビットを微調整利得（Fine Gain）として用いる。例えば、１４ビットワードの場合、以下の表に示すように、上位４ビットが粗調整利得を表し、下位１０ビットが微調整利得を表す。

したがって、この場合、６ｄＢによる除算は、１０２４による除算を意味し、これは、１０ビット右にシフトすることに対応する。このように、スプリッタは、除算を実行するバレルシフタを用いて実現できる。

実際の動作として、図２に示す実施形態において、デジタル利得調整段１６の所望の利得を２１ｄＢ（又は１１．２のリニアスケール係数）とする。６ｄＢは、利得係数の２倍（すなわち、値に２を乗算すること、又は、バイナリ値を左に１つシフトさせること）を表すため、まず、除算器２８によって、２１ｄＢを６で除算する。これにより、３の整数部分と、３の剰余が得られる。この整数部分は、「整数商」とも呼ばれる。本明細書においては、用語「整数部分」は、除算の整数結果を示す。整数部分は、粗調整利得係数を表す。したがって、バレルシフタ２６は、出力を左に３桁シフトし、実質的に８による線形乗算を行う。

なお、このシフティングの前に、入力画素値に微調整利得係数を乗算する。除算の剰余は３ｄＢであり、これは、利得微調整係数を表す。図２に示すように、この剰余は、画素値に乗算され、ルックアップテーブル２２又は演算ユニットを用いて、リニアスケールに変換される。この具体例では、３の剰余をルックアップテーブルに入力すると、１．４に乗算された画素値が得られる。画素値を微調整利得係数に乗算した後に、バレルシフタ２６によって、乗算器２４の出力を左に３桁シフトさせることによって、８の利得粗調整係数に乗算する。このように、入力信号は、結果的に、１１．２（１．４×８＝１１．２）の係数で乗算される。

上述したように、本発明は、好ましくは、剰余をｄＢからリニアスケールに変換するルックアップテーブルを用いて実現される。但し、この演算は、プロセッサで行ってもよい。なお、入力は、よく定義されているため、ルックアップテーブルを容易に作成及び保存でき、これにより、値を毎回計算する必要がなくなる。ルックアップテーブルは、殆どのアプリケーションにおいて、プロセッサより処理が速く、実装が容易であり、占める空間及び消費電力が小さいため、プロセッサより好ましい。

このように、本発明は、アナログ的な手法に比べて、より精密な分解能の利得調整を提供する。ビデオ画像アプリケーションでは、本発明により、カメラ設計者は、多くのアナログ的手法に比べて、演算負荷が小さく、チップ上のスペースも小さくできる手法で、カメラが暗いシーンから明るいシーンにパンし、又は明るいシーンから暗いシーンにパンする際に比較的、滑らかな利得遷移を実現できる。

本発明の範囲及び思想から逸脱することなく、上述の好ましい具体例を様々な分野に応用し、又は変更できることは当業者にとって明らかである。したがって、本発明は、添付の請求の範囲に基づき、上述した具体例とは異なる形態でも実現できることは明らかである。

本発明に基づくシステムのブロック図である。本発明の実施形態のブロック図である。

Claims

デジタル入力信号の利得を調整するためのデジタルプログラム式利得回路において、
上記デジタル入力信号が供給される第１の入力端子と、第２の入力端子とを有する乗算器と、
上記乗算器の第２の入力端子に接続された出力端子を有する利得微調整回路と、
上記乗算器の出力端子に接続された利得粗調整回路とを備えるデジタルプログラム式利得回路。
上記利得微調整回路は、１〜２の間でリニアスケール係数を決定することを特徴とする請求項１記載のデジタルプログラム式利得回路。
上記利得粗調整回路は、上記乗算器の出力信号を２の倍数で乗算又は除算することを特徴とする請求項２記載のデジタルプログラム式利得回路。
上記利得微調整回路及び利得粗調整回路に接続され、６ｄＢによって利得値を除算し、結果の整数部分を該利得粗調整回路に供給し、該結果の剰余部分を利得微調整回路に供給する除算器回路を更に備える請求項３記載のデジタルプログラム式利得回路。
上記利得微調整回路は、式１０^Ｘ／２０によって予め算出された入力Ｘのための値を含むルックアップテーブルであることを特徴とする請求項４記載のデジタルプログラム式利得回路。
上記利得粗調整回路は、バレルシフタであることを特徴とする請求項５記載のデジタルプログラム式利得回路。
上記利得微調整回路は、算術的演算ユニットであることを特徴とする請求項４記載のデジタルプログラム式利得回路。
上記除算器回路は、利得粗調整値としてバイナリワードの上位ビットを用い、利得微調整値としてバイナリワードの下位ビットを用いるスプリッタを備えることを特徴とする請求項４記載のデジタルプログラム式利得回路。
入力画素信号の利得を調整するためのデジタルプログラム式利得回路において、
上記入力画素信号が供給される第１の入力端子と、第２の入力端子とを有する乗算器と、
上記乗算器の第２の入力端子に接続され、入力値をＸとして、変換式１０^Ｘ／２０に対応する予め算出された変換値を含むルックアップテーブルを有する利得微調整回路と、
上記乗算器の出力端子に接続され、２の倍数の値を乗算又は除算するバレルシフタを含む利得粗調整回路とを備え、
上記入力画素値は、上記利得微調整回路の出力に乗算され、次に、上記乗算器の出力は、上記バレルシフタによって左又は右にシフトされるデジタルプログラム式利得回路。
上記利得微調整回路及び利得粗調整回路に接続され、６ｄＢによって利得値を除算し、結果の整数部分を該利得粗調整回路に供給し、該結果の剰余部分を利得微調整回路に供給する除算器回路を更に備える請求項９記載のデジタルプログラム式利得回路。
上記除算器回路は、利得粗調整値としてバイナリワードの上位ビットを用い、利得微調整値としてバイナリワードの下位ビットを用いるスプリッタを備えることを特徴とする請求項１０記載のデジタルプログラム式利得回路。
入力信号の利得を調整する利得調整方法において、
入力信号をデジタル化するステップと、
上記デジタル化された入力信号を乗算器に入力するステップと、
所望の利得係数を６で除算することによって、デシベルで表現される該所望の利得係数をリニアスケールに変換するステップと、
上記除算の剰余を利得微調整係数に変換するステップと、
上記デジタル化された入力信号に上記利得微調整係数を乗算するステップと、
上記除算の結果に基づいて、上記乗算器の出力を左又は右にシフトさせるステップとを有する利得微調整方法。
上記除算の剰余を利得微調整係数に変換するステップは、該剰余をＸとして、式１０^Ｘ／２０に基づいて予め算出された変換値を有するルックアップテーブルに該剰余を入力するステップを有することを特徴とする請求項１２記載の利得微調整方法。
画素要素のアレーと、
上記アレーに接続され、各画素から出力信号を読み出す行バッファと、
上記行バッファに接続され、上記各出力信号をデジタル信号に変換するアナログ／デジタル変換器と、
上記アナログ／デジタル変換器に接続されたプログラム式デジタル利得段とを備え、該プログラム式デジタル利得段は、
上記入力画素信号が供給される第１の入力端子と、第２の入力端子とを有する乗算器と、
上記乗算器の第２の入力端子に接続され、入力値をＸとして、変換式１０^Ｘ／２０に対応する予め算出された変換値を含むルックアップテーブルを有する利得微調整回路と、
上記乗算器の出力端子に接続され、２の倍数の値を乗算又は除算するバレルシフタを含む利得粗調整回路とを備え、
上記入力画素値は、上記利得微調整回路の出力に乗算され、次に、上記乗算器の出力は、上記バレルシフタによって左又は右にシフトされるデジタルカメラシステム。
上記利得微調整回路及び利得粗調整回路に接続され、６ｄＢによって利得値を除算し、結果の整数部分を該利得粗調整回路に供給し、該結果の剰余部分を利得微調整回路に供給する除算器回路を更に備える請求項１４記載のデジタルカメラシステム。
上記除算器回路は、利得粗調整値としてバイナリワードの上位ビットを用い、利得微調整値としてバイナリワードの下位ビットを用いるスプリッタを備えることを特徴とする請求項１５記載のデジタルカメラシステム。
上記利得微調整回路は、上記ルックアップテーブルに代えて数学的なプロセッサを備えることを特徴とする請求項１５記載のデジタルカメラシステム。