JP2953755B2 - マスタスライス方式の半導体装置 - Google Patents
マスタスライス方式の半導体装置Info
- Publication number
- JP2953755B2 JP2953755B2 JP2187751A JP18775190A JP2953755B2 JP 2953755 B2 JP2953755 B2 JP 2953755B2 JP 2187751 A JP2187751 A JP 2187751A JP 18775190 A JP18775190 A JP 18775190A JP 2953755 B2 JP2953755 B2 JP 2953755B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- master slice
- semiconductor device
- metal wiring
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 229910052751 metal Inorganic materials 0.000 claims description 27
- 239000002184 metal Substances 0.000 claims description 27
- 238000009792 diffusion process Methods 0.000 claims description 16
- 238000013508 migration Methods 0.000 claims description 11
- 230000005012 migration Effects 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 9
- 238000003491 array Methods 0.000 claims description 6
- 230000003014 reinforcing effect Effects 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 29
- 230000015654 memory Effects 0.000 description 20
- 238000013461 design Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- 230000008569 process Effects 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 5
- 230000002787 reinforcement Effects 0.000 description 5
- 238000011156 evaluation Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/909—Macrocell arrays, e.g. gate arrays with variable size or configuration of cells
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Geometry (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 [発明の目的] (産業上の利用分野) この発明は特にマスタスライスの構造の改良であり、
特に微細化された配線工程において、信頼性が要求され
るマスタスライス方式の半導体装置に関する。
特に微細化された配線工程において、信頼性が要求され
るマスタスライス方式の半導体装置に関する。
(従来の技術) マスタスライス方式の半導体集積回路(マスタスライ
スLSI)は、少量多品種のIC開発に適し、アナログICや
ディジタルICで用いられている。従来、予め共通使用す
るウェハ、いわゆるマスタスライスは、トランジスタの
レベルまで事前に作り込まれたものを用いている。トラ
ンジスタの各ノード(例えば、MOS型トランジスタでは
ソース,ドレイン,ゲート)は各々独立しており、それ
自体接続関係は持っていない。トランジスタ間の配線等
の配線工程は後で金属配線層によって行われる。これら
トランジスタ間の配線はパーソナライズと呼ばれてい
る。この過程で金属配線層のパターンが変更され、トラ
ンジスタの接続関係を変えることにより、様々な使用用
途に対応している。
スLSI)は、少量多品種のIC開発に適し、アナログICや
ディジタルICで用いられている。従来、予め共通使用す
るウェハ、いわゆるマスタスライスは、トランジスタの
レベルまで事前に作り込まれたものを用いている。トラ
ンジスタの各ノード(例えば、MOS型トランジスタでは
ソース,ドレイン,ゲート)は各々独立しており、それ
自体接続関係は持っていない。トランジスタ間の配線等
の配線工程は後で金属配線層によって行われる。これら
トランジスタ間の配線はパーソナライズと呼ばれてい
る。この過程で金属配線層のパターンが変更され、トラ
ンジスタの接続関係を変えることにより、様々な使用用
途に対応している。
近年、LSIの微細加工技術の進歩、その応用範囲の拡
大に伴い、このようなマスタスライスLSIにおいて、次
のような問題がある。
大に伴い、このようなマスタスライスLSIにおいて、次
のような問題がある。
第1に、金属配線層の微細化に伴う信頼性の低下であ
る。
る。
特に金属配線層としてのアルミニウムではエレクトロ
マイグレーションやストレスマイグレーションが顕著と
なり、断線が起きる恐れがある。設計上の対策として、
金属配線層において、最小加工寸法を大きくする、厚く
するといった対策が用いられている。しかしながら、こ
れらの対策はいずれもLSIの微細化を妨げ、好ましくな
い。
マイグレーションやストレスマイグレーションが顕著と
なり、断線が起きる恐れがある。設計上の対策として、
金属配線層において、最小加工寸法を大きくする、厚く
するといった対策が用いられている。しかしながら、こ
れらの対策はいずれもLSIの微細化を妨げ、好ましくな
い。
第2に、ROM(read only memory)、RAM(random acc
ess memory)等の高密度が要求される素子の実現が困難
である。最近ゲートアレイとSRAM(static RAM)、ある
いはDRAM(dynamic RAM)を混載したマスタスライスLSI
が作られるようになった。これらは論理ゲート用とメモ
リ用とでマスタスライスを構成する基本ブロックが別々
になっている。パーソナライズ時にメモリの構成を決め
ると共に所望の論理を構成するようになっている。
ess memory)等の高密度が要求される素子の実現が困難
である。最近ゲートアレイとSRAM(static RAM)、ある
いはDRAM(dynamic RAM)を混載したマスタスライスLSI
が作られるようになった。これらは論理ゲート用とメモ
リ用とでマスタスライスを構成する基本ブロックが別々
になっている。パーソナライズ時にメモリの構成を決め
ると共に所望の論理を構成するようになっている。
メモリの構成を考えるとセンスアンプの数等、その部
分の構造でメモリの応用範囲が限られてくる。また、メ
モリ用の基本ブロックの配線自体はパターンが単調であ
り、ゲートアレイにおける基本セルほど自由度は必要と
しない。従って、むしろメモリに関係する部分はマスタ
スライスの段階で、ある程度トランジスタ回りの配線を
済ませておく方が設計の効率、信頼性の面でも良いと考
えられる。
分の構造でメモリの応用範囲が限られてくる。また、メ
モリ用の基本ブロックの配線自体はパターンが単調であ
り、ゲートアレイにおける基本セルほど自由度は必要と
しない。従って、むしろメモリに関係する部分はマスタ
スライスの段階で、ある程度トランジスタ回りの配線を
済ませておく方が設計の効率、信頼性の面でも良いと考
えられる。
(発明が解決しようとする課題) このように、従来のマスタスライスではLSIの微細
化、応用範囲の拡大に伴い、後の配線工程における金属
配線層の信頼性の低下、高密度が要求される素子の実現
が困難であるという欠点がある。
化、応用範囲の拡大に伴い、後の配線工程における金属
配線層の信頼性の低下、高密度が要求される素子の実現
が困難であるという欠点がある。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、金属配線層の強化および設計の容
易さを図ったマスタスライス方式の半導体装置を提供す
ることにある。
であり、その目的は、金属配線層の強化および設計の容
易さを図ったマスタスライス方式の半導体装置を提供す
ることにある。
[発明の構成] (課題を解決するための手段) この発明は、2層以上の金属配線を形成する配線工程
を有するマスタスライス方式の半導体装置において、第
1導電型の第1の拡散層及びこれら第1の拡散層上に配
置された第1のゲート電極とを有する第1のトランジス
タが半導体基板に複数配列された第1のゲートアレイ
と、第2導電型の第2の拡散層及びこれら第2の拡散層
上に配置された第2のゲート電極とを有する第2のトラ
ンジスタが半導体基板に複数配列された第2のゲートア
レイと、前記第1、第2のゲートアレイの配列方向に沿
い連続して形成され、前記配線工程で形成される電源配
線としての金属配線のマイグレーションによる断線を補
強するための金属配線とを具備している。
を有するマスタスライス方式の半導体装置において、第
1導電型の第1の拡散層及びこれら第1の拡散層上に配
置された第1のゲート電極とを有する第1のトランジス
タが半導体基板に複数配列された第1のゲートアレイ
と、第2導電型の第2の拡散層及びこれら第2の拡散層
上に配置された第2のゲート電極とを有する第2のトラ
ンジスタが半導体基板に複数配列された第2のゲートア
レイと、前記第1、第2のゲートアレイの配列方向に沿
い連続して形成され、前記配線工程で形成される電源配
線としての金属配線のマイグレーションによる断線を補
強するための金属配線とを具備している。
(作用) この発明では、最下層を電源配線としてマスタスライ
スに作り込んでおくことにより、電源配線を一様な幅で
トランジスタ周辺を這わせることにより、エレクトロマ
イグレーションやストレスマイグレーションによる電源
配線の断線問題を解消する。これにより、パーソナライ
ズにおいて信頼性のある設計が短期間で実現される。ま
た、メモリ混載のマスタスライスLSIではm層までを変
更されないメモリやその周辺回路用として配線を済ませ
ておくマスタスライスを用意する。これにより、設計時
間の短縮と信頼性の向上が達成される。
スに作り込んでおくことにより、電源配線を一様な幅で
トランジスタ周辺を這わせることにより、エレクトロマ
イグレーションやストレスマイグレーションによる電源
配線の断線問題を解消する。これにより、パーソナライ
ズにおいて信頼性のある設計が短期間で実現される。ま
た、メモリ混載のマスタスライスLSIではm層までを変
更されないメモリやその周辺回路用として配線を済ませ
ておくマスタスライスを用意する。これにより、設計時
間の短縮と信頼性の向上が達成される。
(実施例) 以下、図面を参照してこの発明を実施例により説明す
る。
る。
第1図はこの発明の一実施例による構成を示すパター
ン平面図であり、マスタスライスLSIにおけるパーソナ
ライズ以前の共通使用するウェハ、いわゆるマスタスラ
イスの構成を示すものである。
ン平面図であり、マスタスライスLSIにおけるパーソナ
ライズ以前の共通使用するウェハ、いわゆるマスタスラ
イスの構成を示すものである。
例えば、シリコン半導体基板表面に導入されたP型拡
散領域11及びN型拡散領域12上それぞれにゲート13及14
が形成され、配線前のトランジスタが配列されている。
この互いに異なる導電型のゲートアレイ間に金属配線1
5,16を設けてマスタスライスが構成されている。なお、
ゲート13の端部はゲート電極17、ゲート14の端部はゲー
ト電極18が形成され、同一導電型のトランジスタとの間
にはそれぞれ基板電極19,20が設けられている。
散領域11及びN型拡散領域12上それぞれにゲート13及14
が形成され、配線前のトランジスタが配列されている。
この互いに異なる導電型のゲートアレイ間に金属配線1
5,16を設けてマスタスライスが構成されている。なお、
ゲート13の端部はゲート電極17、ゲート14の端部はゲー
ト電極18が形成され、同一導電型のトランジスタとの間
にはそれぞれ基板電極19,20が設けられている。
マスタムLSI等では、パーソナライズの配線工程にお
いて、特にマイグレーションが起こりやすい電源配線の
補強専用の金属配線層を設けることが多い。この工程分
の配線層を予めマスタスライスの段階でトランジスタと
共に作り込んでおく。上記金属配線15,16を電源線とし
て使用するように設計すれば、マイグレーション耐性の
強化、信頼性の向上が図れる。また、少なくとも上記信
頼性の面にとらわれることなく回路設計を行うことがで
きるので、ユーザからの依頼から完成までの期間(納
期)、いわゆるTAT(turn around time)の短縮に寄与
する。
いて、特にマイグレーションが起こりやすい電源配線の
補強専用の金属配線層を設けることが多い。この工程分
の配線層を予めマスタスライスの段階でトランジスタと
共に作り込んでおく。上記金属配線15,16を電源線とし
て使用するように設計すれば、マイグレーション耐性の
強化、信頼性の向上が図れる。また、少なくとも上記信
頼性の面にとらわれることなく回路設計を行うことがで
きるので、ユーザからの依頼から完成までの期間(納
期)、いわゆるTAT(turn around time)の短縮に寄与
する。
第2図はこの発明の第2の実施例による構成を示すパ
ターン平面図である。
ターン平面図である。
上記第1図における金属配線をトランジスタパターン
上に図示しない層間絶縁膜を介して設ける。すなわち、
電源補強用としての金属配線21,22を予め設けることに
よってマスタスライスが構成されている。第1図の構成
に比べてより集積度が増す。
上に図示しない層間絶縁膜を介して設ける。すなわち、
電源補強用としての金属配線21,22を予め設けることに
よってマスタスライスが構成されている。第1図の構成
に比べてより集積度が増す。
第3図はこの発明の第3の実施例による構成を示すパ
ターン平面図である。
ターン平面図である。
基板31上に配列されたトランジスタ32,33の周辺一面
に電源補強用としての金属配線34,35が被覆されマスタ
スライスが構成されている。
に電源補強用としての金属配線34,35が被覆されマスタ
スライスが構成されている。
上記第3図の構成の一部分36の拡大平面図を第4図に
示す。例えば、MOSトランジスタの拡散領域41上を跨ぐ
ようにゲート42、ゲート電極43が形成され、その近傍に
基板電極44が形成されている。これらをぐるりと囲むよ
うに第1層目の配線層として電源補強用の金属配線34が
パターニングされている。
示す。例えば、MOSトランジスタの拡散領域41上を跨ぐ
ようにゲート42、ゲート電極43が形成され、その近傍に
基板電極44が形成されている。これらをぐるりと囲むよ
うに第1層目の配線層として電源補強用の金属配線34が
パターニングされている。
第5図はこの発明の第4の実施例による構成を示すパ
ターン平面図であり、メモリを混載したマスタスライス
の構成を示すものである。チップ51上で変更を必要とし
ないメモリ部分のメモリブロック52とセンスアンプ等、
メモリ周辺回路が集積されたメモリ周辺ブロック53の金
属配線を、トランジスタ等基本単位と共に予め第1層目
の金属配線層により作り込んだ構成となっている。残り
の部分54は論理ゲート回路用の基本ゲートが配列されて
おり、後工程で所望の配線を施し、メモリブロック52及
びメモリ周辺ブロック53とも関係を持ち、パーソナライ
ズされる。
ターン平面図であり、メモリを混載したマスタスライス
の構成を示すものである。チップ51上で変更を必要とし
ないメモリ部分のメモリブロック52とセンスアンプ等、
メモリ周辺回路が集積されたメモリ周辺ブロック53の金
属配線を、トランジスタ等基本単位と共に予め第1層目
の金属配線層により作り込んだ構成となっている。残り
の部分54は論理ゲート回路用の基本ゲートが配列されて
おり、後工程で所望の配線を施し、メモリブロック52及
びメモリ周辺ブロック53とも関係を持ち、パーソナライ
ズされる。
第6図はこの発明と従来技術との比較を示すものであ
る。1層目でマイグレーションに対する補強配線を施
し、2層目でパーソナラズ、3層目で回路の配線を構成
したゲートアレイを評価するものであり、比較対照とし
ては従来の2層/3層の金属配線使用のゲートアレイを用
いた。
る。1層目でマイグレーションに対する補強配線を施
し、2層目でパーソナラズ、3層目で回路の配線を構成
したゲートアレイを評価するものであり、比較対照とし
ては従来の2層/3層の金属配線使用のゲートアレイを用
いた。
Aは1層目でパーソナラズ、2層目で回路の配線を構
成するので、工程数の短縮によりTATは早いがマイグレ
ーション対策を施さないので信頼性にかける。
成するので、工程数の短縮によりTATは早いがマイグレ
ーション対策を施さないので信頼性にかける。
Cは集積度を高くできる利点を生かすため、また、ユ
ーザの複雑な回路の要求のため設計段階で時間がかか
り、納期は長めに取られる。マイグレーション耐性の評
価については、3層目でマイグレーション対策の補強配
線に使用する場合と、信号配線用に使用する場合(図中
*で指示)とで変わる。つまり、3層目を信号配線用に
使用した場合にはチップ面積は縮小されるが、信頼性は
低下することを示している。
ーザの複雑な回路の要求のため設計段階で時間がかか
り、納期は長めに取られる。マイグレーション耐性の評
価については、3層目でマイグレーション対策の補強配
線に使用する場合と、信号配線用に使用する場合(図中
*で指示)とで変わる。つまり、3層目を信号配線用に
使用した場合にはチップ面積は縮小されるが、信頼性は
低下することを示している。
Bはこの発明の評価である。例えば、パーソナライズ
の配線層が上記Cと同じ場合、信頼性の高いゲートアレ
イを構成することができる。仮にCにおいて、マイグレ
ーション対策の補強配線を施すとすれば、BにおけるTA
Tは確実に早くなる。
の配線層が上記Cと同じ場合、信頼性の高いゲートアレ
イを構成することができる。仮にCにおいて、マイグレ
ーション対策の補強配線を施すとすれば、BにおけるTA
Tは確実に早くなる。
また、この発明によって、メモリを混載したマスタス
ライスでは、メモリのマクロブロック部分は予め下地と
して作り込まれている分、設計の確度向上、TATの短縮
が達成される。
ライスでは、メモリのマクロブロック部分は予め下地と
して作り込まれている分、設計の確度向上、TATの短縮
が達成される。
[発明の効果] 以上説明したようにこの発明の方法によれば、予め、
信頼性を要する部分や変更の余地があまりない箇所を一
部配線してマスタスライスに作り込んでおくことによ
り、信頼性の高い、設計の容易なマスタスライス方式の
半導体装置が提供できる。
信頼性を要する部分や変更の余地があまりない箇所を一
部配線してマスタスライスに作り込んでおくことによ
り、信頼性の高い、設計の容易なマスタスライス方式の
半導体装置が提供できる。
第1図はこの発明の一実施例による構成を示すパターン
平面図、第2図はこの発明の第2の実施例による構成を
示すパターン平面図、第3図はこの発明の第3の実施例
による構成を示すパターン平面図、第4図は第3図にお
ける一部の拡大平面図、第5図はこの発明の第4の実施
例による構成を示すパターン平面図、第6図はこの発明
と従来技術との比較を示す評価図である。 11……P型拡散領域、12……N型拡散領域、13,14……
ゲート、15,16……金属配線、17,18……ゲート電極、1
9,20……基板電極。
平面図、第2図はこの発明の第2の実施例による構成を
示すパターン平面図、第3図はこの発明の第3の実施例
による構成を示すパターン平面図、第4図は第3図にお
ける一部の拡大平面図、第5図はこの発明の第4の実施
例による構成を示すパターン平面図、第6図はこの発明
と従来技術との比較を示す評価図である。 11……P型拡散領域、12……N型拡散領域、13,14……
ゲート、15,16……金属配線、17,18……ゲート電極、1
9,20……基板電極。
フロントページの続き (56)参考文献 特開 昭58−210636(JP,A) 特開 昭58−157149(JP,A) 特開 平2−143459(JP,A) 特開 平2−2163(JP,A) 特開 平1−298736(JP,A) 特開 平2−111067(JP,A)
Claims (4)
- 【請求項1】2層以上の金属配線を形成する配線工程を
有するマスタスライス方式の半導体装置において、 第1導電型の第1の拡散層及びこれら第1の拡散層上に
配置された第1のゲート電極とを有する第1のトランジ
スタが半導体基板に複数配列された第1のゲートアレイ
と、 第2導電型の第2の拡散層及びこれら第2の拡散層上に
配置された第2のゲート電極とを有する第2のトランジ
スタが半導体基板に複数配列された第2のゲートアレイ
と、 前記第1、第2のゲートアレイの配列方向に沿い連続し
て形成され、前記配線工程で形成される電源配線として
の金属配線のマイグレーションによる断線を補強するた
めの金属配線と を具備することを特徴とするマスタスライス方式の半導
体装置。 - 【請求項2】前記金属配線は、前記第1、第2のゲート
アレイの相互間に配置されていることを特徴とする請求
項1記載のマスタスライス方式の半導体装置。 - 【請求項3】前記金属配線は、前記第1、第2のゲート
アレイ上に配置されていることを特徴とする請求項1記
載のマスタスライス方式の半導体装置。 - 【請求項4】前記金属配線は、前記第1、第2のゲート
アレイの周囲に配置されていることを特徴とする請求項
1記載のマスタスライス方式の半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2187751A JP2953755B2 (ja) | 1990-07-16 | 1990-07-16 | マスタスライス方式の半導体装置 |
US07/729,128 US5171701A (en) | 1990-07-16 | 1991-07-12 | Method of manufacturing master-slice semiconductor integrated circuits |
KR1019910012006A KR950001759B1 (ko) | 1990-07-16 | 1991-07-15 | 마스터 슬라이스 방식에 있어서의 반도체집적회로의 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2187751A JP2953755B2 (ja) | 1990-07-16 | 1990-07-16 | マスタスライス方式の半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0473966A JPH0473966A (ja) | 1992-03-09 |
JP2953755B2 true JP2953755B2 (ja) | 1999-09-27 |
Family
ID=16211566
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2187751A Expired - Fee Related JP2953755B2 (ja) | 1990-07-16 | 1990-07-16 | マスタスライス方式の半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5171701A (ja) |
JP (1) | JP2953755B2 (ja) |
KR (1) | KR950001759B1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5796129A (en) * | 1993-08-03 | 1998-08-18 | Seiko Epson Corp. | Master slice type integrated circuit system having block areas optimized based on function |
US5737580A (en) * | 1995-04-28 | 1998-04-07 | International Business Machines Corporation | Wiring design tool improvement for avoiding electromigration by determining optimal wire widths |
JP3406809B2 (ja) * | 1997-08-27 | 2003-05-19 | 沖電気工業株式会社 | 自動配置配線装置のためのライブラリ |
JP4387654B2 (ja) * | 2002-10-10 | 2009-12-16 | パナソニック株式会社 | 半導体装置およびその製造方法 |
JP2005268245A (ja) * | 2004-03-16 | 2005-09-29 | Nec Electronics Corp | 半導体装置の製造方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5843905B2 (ja) * | 1979-07-31 | 1983-09-29 | 富士通株式会社 | 半導体集積回路の製造方法 |
JPS5690548A (en) * | 1979-11-20 | 1981-07-22 | Fujitsu Ltd | Manufacture of semiconductor device by master slice system |
US4742383A (en) * | 1983-01-12 | 1988-05-03 | International Business Machines Corporation | Multi-function FET masterslice cell |
JPS6035532A (ja) * | 1983-07-29 | 1985-02-23 | Fujitsu Ltd | マスタスライス集積回路装置 |
US4633571A (en) * | 1984-04-16 | 1987-01-06 | At&T Bell Laboratories | Method of manufacturing a CMOS cell array with transistor isolation |
EP0170052B1 (en) * | 1984-07-02 | 1992-04-01 | Fujitsu Limited | Master slice type semiconductor circuit device |
JPH0728013B2 (ja) * | 1988-06-13 | 1995-03-29 | 松下電子工業株式会社 | マスタースライス方式半導体集積回路装置の製造方法 |
JPH01144667A (ja) * | 1987-11-30 | 1989-06-06 | Toshiba Corp | 基板電位検出回路 |
JPH01298736A (ja) * | 1988-05-27 | 1989-12-01 | Hitachi Ltd | 半導体装置 |
JPH02111067A (ja) * | 1988-10-20 | 1990-04-24 | Fujitsu Ltd | マスタスライス |
-
1990
- 1990-07-16 JP JP2187751A patent/JP2953755B2/ja not_active Expired - Fee Related
-
1991
- 1991-07-12 US US07/729,128 patent/US5171701A/en not_active Expired - Lifetime
- 1991-07-15 KR KR1019910012006A patent/KR950001759B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
US5171701A (en) | 1992-12-15 |
KR920003532A (ko) | 1992-02-29 |
JPH0473966A (ja) | 1992-03-09 |
KR950001759B1 (ko) | 1995-02-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5949110A (en) | DRAM having peripheral circuitry in which source-drain interconnection contact of a MOS transistor is made small by utilizing a pad layer and manufacturing method thereof | |
JP3132582B2 (ja) | 半導体装置 | |
US6128209A (en) | Semiconductor memory device having dummy bit and word lines | |
JP2802455B2 (ja) | 半導体装置およびその製造方法 | |
JPH0658947B2 (ja) | 半導体メモリ装置の製法 | |
JP2528737B2 (ja) | 半導体記憶装置およびその製造方法 | |
JP2953755B2 (ja) | マスタスライス方式の半導体装置 | |
JP3289999B2 (ja) | 半導体集積回路 | |
JP3085472B2 (ja) | 半導体集積回路装置及びその形成方法 | |
JPH07335844A (ja) | 半導体装置 | |
JPS5819143B2 (ja) | 半導体メモリ装置 | |
JPH04215473A (ja) | スタティックram | |
JP3322345B2 (ja) | 半導体集積回路のテスト素子パターンのレイアウト方法 | |
JPH07130880A (ja) | 半導体記憶装置 | |
JPH06112442A (ja) | 多入力電界効果型トランジスタ | |
JP2003060174A (ja) | 半導体集積回路の製造方法及びレチクル及び半導体集積回路装置 | |
JPH02280353A (ja) | 半導体集積回路 | |
JPH0541455A (ja) | 半導体集積回路及びその層間接続方法 | |
KR0130954B1 (ko) | 반도체 기억장치 | |
KR100190077B1 (ko) | 금속배선의 형성방법 | |
JP3376284B2 (ja) | 半導体集積回路装置およびその製造方法 | |
JPH0513722A (ja) | 半導体記憶装置 | |
JPH0325947B2 (ja) | ||
JPH0831524B2 (ja) | 半導体集積回路装置 | |
JPS5820146B2 (ja) | ハンドウタイキオクカイロ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |