JP2954988B2 - 情報処理装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はパーソナルコンピュータ等の情報処理装置に
関するものであり、特に、Industry Standard Archit
ectureに適合した情報処理装置に関するものである。

［従来の技術］ 従来、パーソナルコンピュータ等の小型情報処理装置
のアーキテクチャとしては、業界標準アーキテクチャ
（Industry Standard Architecture,以下ISAと略記す
る）が広く用いられている。

第８図は、このISAに適合したパーソナルコンピュー
タを構成する回路基板の基本的な構成を示す図、第９図
はISAに規定された基本メモリマップである。

第８図において、１は主基板、２は主基板上に実装さ
れる、各種のアダプタを接続するためのコネクタである
ところのスロット、３はアダプタ基板、４は主基板１に
実装し、パーソナルコンピュータの基本入出力制御プロ
グラムを記憶する基本ROM（リード オンリー メモ
リ）、５はアダプタ基板３に実装される、アダプタ基板
３を機能せしめるために必要なプログラムやデータを記
憶するアダプタROMを、それぞれ示している。

ISAでは、各種のアダプタ基板を、主基板１上に１な
いし複数実装するスロット２に差し込むことによって、
パーソナルコンピュータの機能を拡張できることが重要
な特徴になっている。

不特定のアダプタに対する制御プログラムを、あらか
じめ基本ROM4に記憶させておくことは不可能であるか
ら、ISAに差し込むアダプタ基板は、それぞれ自身の制
御プログラムをアダプタROM5に記憶している。

アダプタROMに割り当てられたアドレス空間は、第９
図に示すように、OCOOOOH（末尾の文字“H"は16進数値
表記であることを示す）からODFFFFHの128kByteに定め
られており、この空間を複数のアダプタ基板がそれぞれ
備えるアダプタROMに分け与えて使用する。

ISAでは、16ビットを単位とするアダプタ基板とのデ
ータ転送と８ビットを単位とするデータ転送とがサポー
トされているが、この16ビットを単位とするデータ転送
と８ビットを単位とするデータ転送の切り換えは、128k
Byte単位に区切ったアドレス空間ごとにしか行うことが
できない。

一方、アダプタROMは、通常8kByte単位に区切ったア
ドレス空間を使用するものであるので、16ビットを単位
とするデータ転送を利用することができず、サポートさ
れている他のデータ転送、すなわち、８ビットを単位と
したデータ転送を用いなければならない。

しかも、この８ビットを単位としたデータ転送の転送
速度は、16ビットを単位としたデータ転送の転送速度の
半分である。したがい、16ビットを単位として読み取り
が行える場合にくらべて２倍の読み取り回数が必要にな
る上に、１回の転送に要する時間も２倍となる。

このため、アダプタROMからの読み取りに要する時間
は16ビット単位でアクセスできる基本ROMからの読み取
りを行うのに必要な時間の４倍を必要とするという制限
があり、性能向上を図る上での問題となっていた。

この課題に対処するため、従来は、第10、11、12、13
図に示すような技術が採用されていた。

第10図および第11図は、第１の従来例を示し、第10図
は第１の従来例におけるパーソナルコンピュータの回路
基板の基本的構成を示す図、第11図は第１の従来例にお
けるメモリマップである。

第12図および第13図は、第２の従来例を示し、第12図
は第２の従来例におけるパーソナルコンピュータの回路
基板の基本的構成を示す図、第13図は第２の従来例にお
けるメモリマップである。

なお、第８図から第13図を通じて同一の構成要素には
同一番号を付してある。

まず、第10図および第11図を用いて、第１の従来例を
説明する。

第10図において、６は従来アダプタ基板にて実現され
ていた機能を主基板１上に内蔵して実現するための回路
部分を示す。

近年では半導体技術の発展に伴い、従来よりも多くの
機能を従来と同じ大きさの基板上に集積することが可能
になっている。

第１の従来例はこのような背景に従い、それ以前はア
ダプタ基板３をスロット２に差し込むことにより実現し
ていた機能を回路部分６として主基板１上に内蔵して、
標準機能として利用できるようにしたものである。

第１の従来例の構成において、回路部分６を有効に機
能せしめるためには、これに相当する制御プログラムが
必要となる。

このために、第11図のメモリマップに示すように、基
本ROM4の容量を倍増し、拡張用の予備領域であったアド
レスOEOOOOH〜OEFFFFHに増加分を配置してここに制御プ
ログラムを記憶させる。

しかしながら、この場合、予備領域が特定の用途に専
有されてしまうために、この領域を何らかの用途に利用
する応用に対しては不都合を生じる怖れがある。

次に、第12図および第13図にを用いて第２の従来例を
説明する。

この従来例では、回路基板の構成については、第１の
従来例と同じであるが、第13図のメモリマップに示すよ
うに、本来ROMが配置されるべきアドレス領域OCOOOOH〜
OFFFFFHに対して、ある容量を単位として単位ごとにROM
と切り換えて対応するアドレスに配置することのできる
バンク切り換え式のRAM（ランダム アクセス メモ
リ）備える。

そして、基本ROM4の記憶内容、アダプタROM5の記憶内
容をすべて読み取って、このRAM上に書き込み、複製を
作ってからバンク切り換えを行って、RAMをROMと切り換
えることにより、スロット２上では８ビットの読み取り
しか行えなかったアダプタROM5のプログラムを、RAM上
の複製より、高速に読み取り実行する。

RAMは主基板１上に置くので、必要に応じて16ビット
の読み取り（あるいは、さらにデータビット幅の大きい
装置であれば例えば32ビットの読み取り）が可能にな
る。

この結果、アダプタROM5に記憶するプログラムをバン
ク切り換え式のRAM上で実行することによってプログラ
ム実行所要時間の短縮を図ることができる。

しかしながら、この場合、RAMアダプタROMに加え、数
百ｋバイトのRAMが必要になるという問題がある。

なお、この種の技術としては、特開昭64−8214号公報
記載の技術が知られている。

［発明が解決しようとする課題］ 以上のように、ISAに適合した装置では、基本的にス
ロット上のアダプタ基板に設けたアダプタROMの読み取
りは８ビット単位にしか行えないという制限があり、こ
れに対して従来アダプタ基板とアダプタROMの双方を主
基板の回路として実現してしまう技術、アダプタROMの
内容を主基板上のRAMに写しとってアダプタROMのかわり
にRAM上のプログラム・データを使用する技術等がとら
れることがあった。

しかしながら、これらの方法では、前記したように互
換性に対する保証が十分で無い場合が生じたり、あるい
は余分のRAMを必要とするという問題があった。

そこで、本発明は、システムROMの拡張用領域を占有
することなく、また、ROMやRAMを、さほど増加すること
なしに、従来アダプタ基板上のROMに内蔵していたプロ
グラムの実行速度を改善できる、ISAに適合したパーソ
ナルコンピュータ等の情報処理装置を提供することを目
的とする。

［課題を解決するための手段］ 前記目的達成のために、本発明は、主基板上に、中央
処理装置と、中央処理装置が読み取る基本入出力制御プ
ログラムと他のプログラムを記憶する基本ROMと、前記
基本入出力プログラムをシステムROM領域に再配置し、
さらに、前記他のプログラムを所定のアダプタROM領域
に再配置可能な再配置回路とを備えたことを特徴とする
情報処理装置を提供する。

また、本情報処理装置において、前記基本ROMに、前
記他のプログラムを２以上記憶する場合には、前記再配
置回路は、前記２以上の他のプログラムのうち１のプロ
グラムを選択的に、所定のアダプタROM領域に再配置可
能とすれば良い。

また、中央処理装置が読み取る前記基本ROMとは異な
るプログラムあるいはデータを記憶する拡張ROMを主基
板上に備え、 前記再配置回路は、拡張ROMに記憶されたプログラム
あるいはデータを、システムROM拡張領域に再配置可能
とすることが望ましい。

また、この場合、拡張ROMに記憶するプログラムある
いはデータの容量が、再配置先の領域より大きい場合に
は、前記再配置回路は、前記拡張ROMに記憶されたプロ
グラムあるいはデータを、所定の容量毎に複数のバンク
に区切り、該複数のバンクのうちの１つのバンクを選択
的にシステムROM拡張領域に再配置可能とすれば良い。

また、前記中央処理装置が、前記再配置回路に再配置
の指示もしくは再配置の禁止を指示するレジスタを備
え、行う処理に応じて再配置を制御可能とすることが望
ましい。

［作 用］ 本発明に係る情報処理装置によれば、中央処理装置
が、16ビット（あるいはそれ以上）のビット数を単位と
する読み取りが可能な、主基板上の基本ROMにアダプタ
基板、またはアダプタ基板と同等の機能を実現する主基
板上の回路部分を制御するためのプログラムやデータ等
を記憶させ、これらの機能を高速に実現可能とし、さら
に、再配置回路が、このプログラムを所定のアダプタRO
M領域に再配置することにより、アダプタROMの読み取り
アドレスとして定義されているアドレスから読み取れる
ようにし、一方システムROM拡張用領域を、他の用途に
使用可能とする。

また、前記基本ROMに、プログラムを２以上記憶し、
前記再配置回路が、前記２以上の他のプログラムのうち
１のプログラムを選択的に、所定のアダプタROM領域に
再配置可能とすれば、２以上のアダプタ基板、またはア
ダプタ基板と同等の機能を、同様に実現できる。

また、拡張ROMは、必ずしも、すべての装置において
必要とされるものではないが、拡張ROMを主基板上に備
えた場合は、これに、たとえば、漢字処理、例えば漢字
の文字の形を示す漢字フォントや、かな−漢字変換のた
めの変換辞書等を記憶し、前記再配置回路が、拡張ROM
に記憶されたプログラムあるいはデータを、システムRO
M拡張領域に再配置することにより、これらも機能をシ
ステムROM拡張用領域で用いることができる。

なお、漢字フォントや、かな−漢字変換のための変換
辞書等の容量が、システルROM拡張用領域より大きい場
合は、前記再配置回路が、前記拡張ROMに記憶されたプ
ログラムあるいはデータを、所定の容量毎に複数のバン
クに区切り、該複数のバンクのうちの１つのバンクを選
択的にシステムROM拡張領域に再配置するようにし、こ
れら全てを、システムROM拡張用領域で利用可能とす
る。

［実施例］ 以下、本発明に係る情報処理装置の一実施例をパーソ
ナルコンピュータを例にとり説明する。

ここで、第１図に本実施例に係るパーソナルコンピュ
ータの主要部の構成を示すブロック図を、第２図にパー
ソナルコンピュータの回路基板の基本的な構成を、第３
図にパーソナルコンピュータのメモリマップの中で、本
実施例において特に特徴的な部分を示す。

第１図、第２図において、先に示した第８図ないし第
12図中と同一の構成部分には同一番号を付してある。

第１図は主基板１の構成を示したものであり、図中、
２はスロット、10は基本ROM4、拡張ROM7に与えるROMア
ドレスを保持するアドレスラッチ、11はアドレスおよび
バスの制御信号をデコードしてROMのアドレスデコード
と制御レジスタのためのデコードを行ってアクセスを制
御するデコーダ、12はデコーダ11が出力するROMアドレ
スデコード信号とROMの配置を指定するためのマッパ制
御信号に基づいてアドレスの変換を行ってROMアドレス
を生成し、基本ROM4及び拡張ROM7に供給するマッパ、13
はマッパ12に対してアドレスの変換を行うか否か、変換
を行う場合の変換動作の指定などを行うためのマッパ制
御情報を供給するマッパ制御レジスタ、14は拡張ROM7の
単位容量ごとに区切って記憶する記憶内容の中から、ど
の区切りの内容をメモリマップ上に配置可能とするのか
を指定するバンク番号を記憶して拡張ROM7のROMアドレ
ス信号の一部として供給する拡張ROMバンクレジスタ、1
5は基本ROM4あるいは拡張ROM7から読み出されたデータ
をデータバス上に送り出すためのバッファ、16はCPU、1
7はメインメモリ、18はコントロールバス、19はアドレ
スバス、20はデータバスである。

第２図において、１は主基板、２は主基板上に実装
し、各種のアダプタを接続するためのコネクタであると
ころのスロット、４は主基板１に実装し、パーソナルコ
ンピュータの基本入出力制御プログラムを記憶する基本
ROM、６は従来アダプタ基板にて実現されていた機能を
主基板１上に内蔵して実現するための回路部分、第７図
は拡張ROMである。

第３図は物理的なROMアドレスからメモリマップへの
写像関係を示すメモリマップである。

第３図中、左側はISAに適合する装置において、ROMを
配置することができるメモリマップ部分を示し、第３図
右側はそれぞれ基本ROM4と拡張ROM7の記憶内容を示す。

第３図に示すように、本実施例においては、基本ROM
の中の基本入出力プログラムを記憶するROMアドレス領
域はメモリマップのOFOOOOH〜OFFFFFHの領域に固定的に
配置し、残りのROMアドレス領域はOEOOOOH〜OEFFFFHに
配置するか、あるいはこの領域をさらに２分割し、２分
割したROMアドレス領域の一方をメモリマップのOCOOOOH
〜OC7FFFFHの領域に配置するか、を切り換えることがで
きるということを示している。

また、拡張ROMの単位容量ごとに区切った記内容をバ
ンク番号の指定によって選び出してメモリマップのOEOO
OOH〜OEFFFFHの領域に配置できることを示している。

以下、本実施例の動作を説明する。

第１図において、基本ROM4、拡張ROM7からの読み取り
を行う前に、CPU16は、マッパ制御レジスタ13および拡
張ROMバンクレジスタ14には、それぞれマッパ12にROMア
ドレスのメモリマップへの写像をどのように行うかを指
定するマッパ制御情報、拡張ROMの記憶内容の中からど
の部分を読み取り可能にするかを指定する拡張ROMバン
ク番号を設定しておく必要がある。

このためにデコーダ11は、アドレスとバス制御信号と
からマッパ制御レジスタ13、拡張バンクレジスタ14それ
ぞれの書き込み信号を生成し、一方、マッパ制御レジス
タ13、拡張バンクレジスタ14はデコーダ11から与えられ
る書き込み信号によって、それぞれ新しい情報を記憶す
る。

ROMの読み取りを行う場合、デコーダ11がアドレス上
位ビットのデコードを行い、基本ROM4、あるいは拡張RO
Mがアクセスされ得るアドレスが与えられたときは、マ
ッパ12に対してROMが選択され得ることを伝達する。

アドレスラッチ10は、アドレスの下位ビットをラッチ
して、基本ROM4、拡張ROM7の読み取りロケーションの決
定に必要なROMアドレスを供給する。

マッパ12は、デコーダ11がROMのアクセスを指示した
時、アドレスの上位ビットとマッパ制御レジスタ13から
与えられるマッパ制御情報に従って、基本ROM4あるいは
拡張ROM7の読み取りを行うか否か、読み取りアドレスの
変換を行うか否か、変換を行う場合にはどのような写像
関係に従うかを決定する。

マッパ12に対して、基本ROM4の読み取りを指示した場
合、基本ROM4の読み取りアドレスは第３図に示したよう
にOCOOOOH〜OC7FFFH、OEOOOOH〜OEFFFFH、OFOOOOH〜OFF
FFFHの３領域の中の１領域である。

OEOOOOH〜OEFFFFHの領域とOFOOOOH〜OFFFFFHの領域と
を基本ROMに割り当てる場合は、マッパ12が基本ROM4に
対する出力イネーブル信号（第１図中BIOSOE＃）を与
え、読み取りアドレスビットRA16〜０を基本ROMに与え
ることにより実現される。

OEOOOO〜OEFFFFHの領域を、基本ROM4に割り当てない
場合は、この領域の読み取りに対して、マッパ12が基本
ROM4に対する出力イネーブル信号（BIOSOE＃）を与えな
いことで読み取りを禁止する。

OCOOOO〜OC7FFFHのアドレス領域を基本ROM4に割り当
てる場合は、OCOOOOH〜OC7FFFHのアドレス領域に配置で
きるROM容量は基本ROM4の記憶内容の低位側1/2の中のい
ずれか1/2、すなわち、ROM4の1/4であるので、マッパ12
はマッパ制御情報に従ってROMアドレスビットRA15を
“0"または“1"に固定して、ROM4の記憶内容の低位側1/
2の中の上位または下位の読み取りを行うよう制御する OEOOOOH〜OEFFFFHの領域を拡張ROM7に割り当てる場合
は、マッパ12はアドレスの上位ビットをデコードし、ア
ドレスがOEOOOOH〜OEFFFFHの領域を指示している場合に
拡張ROM7に対して出力イネーブル信号（第１図中DICOE
＃）を与える。

そして、拡張ROMバンクレジスタ14から与えるバンク
番号とアドレスラッチ10から与えるROMアドレスを供給
し、拡張ROM7から記憶内容を読みだす。

なお、マッパ12は、マッパ制御レジスタ13の内容に応
じて、バッファ15のデータ出力を禁止・許可することが
できるので、基本ROM4、拡張ROM7の読み取りを禁止し
て、これらのROMの読み取りに使用するアドレス領域を
全く別の用途のために解放することもできる。すなわ
ち、これらのアドレス領域を専有するように設計された
アダプタ基板をスロットに差し込んだ場合でも、対応す
るアドレス領域をアダプタ基板が使用できるようにして
既存のアダプタを利用可能とすることができる。

以上のように、本実施例によれば、従来アダプタ基板
を接続されていた機能を主基板上に集積する場合、制御
プログラムやデータを互換性を損うことなく基本ROMに
記憶させることができる。

また、この結果、ROMアクセスが８ビット単位に限ら
れるという制約を回避することができるので、プログラ
ムの実行処理に要する時間を短縮することができ、装置
の性能の改善に役立つという利点がある。さらに本実施
例では余分のRAMを必要としないので、経費の増加を防
ぐことができる。

以下、本実施例の詳細について説明する。

第４図および第５図は、本実施例に係るROMメモリの
アドレス再配置機構において、より細やかな再配置制御
を行う場合のマッパ制御情報と各アドレス領域に写像さ
れるROM内容の対応を示すメモリマップ、第６図および
第７図は、この再配置制御を行うデコーダおよびマッパ
をPLD（Programmable Logic Device）で実現する場合
の論理式の一例である。

第４図および第５図に示すメモリマップでは、アドレ
ス領域の最上位であるFEOOOOH〜FFFFFFHに対して基本RO
Mの配置を制御できるようにした点が第３図に示したメ
モリマップとの相違である。

第４図および第５図のメモリマップにおいて、DICE
N、BIOSEN、CXEN、CXPG、KILLBIOSはそれぞれマッパ制
御レジスタ13に設定される前期マッパ制御情報を構成す
る信号である。

DICENが“1"のとき、アドレスOEOOOOH〜OEFFFFHの領
域に拡張ROMが配置される。

BIOSENが“1"かつKILLBIOSが“0"のとき、アドレスFE
OOOOH〜FFFFFFHに基本ROMを配置することができ、この
ときCXENが“0"かつCXPGが“1"であればアドレスFEOOOO
H〜FEFFFFHに基本ROMの低位アドレス側1/2が配置され
る。

CXENが“1"のときアドレスOCOOOOH〜OC7FFFHに基本RO
Mの低位アドレス側1/2の中のCXPGによって指定された上
位または下位の、いずれかが配置される。

KILLBIOSが“1"のときは、基本ROMはメモリマップ上
に現れない。

以上のように、第４図に示したメモリマップでは、メ
モリマップ上に基本ROMが現れないように制御できるの
で、基本ROMが通常配置されるアドレス領域に他のメモ
リを配置することができる。

すなわち、必要に応じてこれらのアドレス領域にRAM
を配置すれば、利用できるRAM領域を増加することがで
き、あるいはアダプタ基板はどのROMを配置することに
より、基本ROMに記憶した基本入出力制御プログラムを
置き換えてしまうことも可能になる。さらには前述した
第２の従来例のように、ROMの内容をRAMに複製して使用
する応用に対しても、障害を生ずることがない。

以上説明したように、本実施例によれば、従来パーソ
ナルコンピュータで標準的に採用されてきたROMメモリ
の基本メモリマップに矛盾を生ずること無しに基本ROM
の容量を増大して新たなプログラムやデータを蓄積する
ことができる。また、この結果、アダプタ基板上にROM
を設ける場合にくらべ、ROMに記憶したプログラムをよ
り短時間で読み取ることができるので、処理時間の短縮
に役立つ。さらに本実施例の実施にあたっては余分のRA
Mなど必要としないので、経費の削減に役立ち、あるい
は装置に搭載されているRAMを余分に消費しないので利
用可能なRAM容量の減少を防止できる。

［発明の効果］ 以上のように、本発明によれば、システムROMの拡張
用領域を占有することなく、また、ROMやRAMを、さほど
増加することなしに、従来アダプタ基板上のROMに内蔵
していたプログラムの実行速度を改善できる、ISAに適
合したパーソナルコンピュータ等の情報処理装置を提供
することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るパーソナルコンピュー
タの主要部の構成を示すブロック図、第２図はパーソナ
ルコンピュータの基板構成を示す説明図、第３図、第４
図および第５図はパーソナルコンピュータのメモリマッ
プを示す説明図、第６図および第７図はPLDの論理式、
第８図は従来のISAに適合した基板構成を示す説明図、
第９図は従来のISAに適合したメモリマッップを示す説
明図、第10図は第１の従来例に係る基板構成を示す説明
図、第11図は第１の従来例に係るメモリマッップを示す
説明図、第12図は第２の従来例に係る基板構成を示す説
明図、第13図は第２の従来例に係るメモリマッップを示
す説明図である。 ４……基本ROM、７……拡張ROM、10……アドレスラッ
チ、11……デコーダ、12……マッパ、13……マッパ制御
レジスタ、14……拡張ROMバンクレジスタ、15……バッ
ファ、16……CPU、17……メインメモリ、18……コント
ロールバス、19……アドレスバス、20……データバス。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−114950（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 12/06

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】主基板上に、 中央処理装置と、 前記中央処理装置が読み取る基本入出力制御プログラム
   と他のプログラムを記憶する基本ROMと、 前記中央処理装置が読み取る前記基本ROMとは異なるプ
   ログラムあるいはデータを記憶する拡張ROMと、 前記基本入出力制御プログラムをシステムROM領域に再
   配置し、前記他のプログラムを所定のアダプタROM領域
   に再配置し、さらに、前記拡張ROMに記憶されたプログ
   ラムあるいはデータを、システムROM拡張領域に再配置
   可能な再配置回路と、を備えた ことを特徴とする情報処理装置。
2. 【請求項２】請求項１記載の情報処理装置であって、 前記基本ROMは、前記他のプログラムを２以上記憶し、 前記再配置回路は、前記２以上の他のプログラムのうち
   の１つのプログラムを選択的に、所定のアダプタROM領
   域に再配置可能である ことを特徴とする情報処理装置。
3. 【請求項３】請求項１記載の情報処理装置であって、 前記再配置回路は、前記拡張ROMに記憶されたプログラ
   ムあるいはデータを、所定の容量毎に複数のバンクに区
   切り、該複数のバンクのうちの１つのバンクを選択的に
   システムROM拡張領域に再配置可能である ことを特徴とする情報処理装置。
4. 【請求項４】請求項１、２または３記載の情報処理装置
   であって、 前記中央処理装置が、前記再配置回路に再配置の指示も
   しくは再配置の禁止を指示するレジスタを備えた ことを特徴とする情報処理装置。