JPH06266647A - アドレスバス拡張装置 - Google Patents
アドレスバス拡張装置Info
- Publication number
- JPH06266647A JPH06266647A JP5333993A JP5333993A JPH06266647A JP H06266647 A JPH06266647 A JP H06266647A JP 5333993 A JP5333993 A JP 5333993A JP 5333993 A JP5333993 A JP 5333993A JP H06266647 A JPH06266647 A JP H06266647A
- Authority
- JP
- Japan
- Prior art keywords
- address
- address bus
- flip
- flop
- expansion device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Abstract
(57)【要約】
【目的】本発明は入力アドレスよりアドレス幅を拡張し
たアドレスを発生するアドレスバス拡張装置に関し,ア
ドレス入力に対して拡張アドレスが出力するまでの遅延
を短縮することを目的とする。 【構成】拡張アドレス幅に対応した複数のフリップフロ
ップで構成するフリップフロップ・ページセルを複数個
設ける。拡張アドレスの設定位置を指示するアドレスバ
スからのアドレスとデータ書込制御線の入力により,一
つのフリップフロップ・ページセルを指定するデコーダ
を備え,デコーダにより指定されたフリップフロップ・
ページセルは,データバス上に入力された拡張アドレス
を内部の各フリップフロップに設定するよう構成する。
たアドレスを発生するアドレスバス拡張装置に関し,ア
ドレス入力に対して拡張アドレスが出力するまでの遅延
を短縮することを目的とする。 【構成】拡張アドレス幅に対応した複数のフリップフロ
ップで構成するフリップフロップ・ページセルを複数個
設ける。拡張アドレスの設定位置を指示するアドレスバ
スからのアドレスとデータ書込制御線の入力により,一
つのフリップフロップ・ページセルを指定するデコーダ
を備え,デコーダにより指定されたフリップフロップ・
ページセルは,データバス上に入力された拡張アドレス
を内部の各フリップフロップに設定するよう構成する。
Description
【0001】
【産業上の利用分野】本発明はメモリのアドレスバス拡
張装置に関する。近年サービスの多様化,高機能化によ
りソフトウェアのプログラム容量は大幅に増加してい
る。プロセッサがメモリへアクセスするアドレスバスの
線幅は,一定のメモリ容量に対応しているが,プログラ
ムの大容量化によりプロセッサのアドレス幅を越えるア
ドレス幅を管理できるようにするため,アドレスバスの
拡張が行われている。
張装置に関する。近年サービスの多様化,高機能化によ
りソフトウェアのプログラム容量は大幅に増加してい
る。プロセッサがメモリへアクセスするアドレスバスの
線幅は,一定のメモリ容量に対応しているが,プログラ
ムの大容量化によりプロセッサのアドレス幅を越えるア
ドレス幅を管理できるようにするため,アドレスバスの
拡張が行われている。
【0002】従来のアドレスバス拡張装置には,汎用R
AMを用いてアドレスの変換が行われているが,種々の
欠点があり,構成が簡単で高速動作することが望まれて
いる。
AMを用いてアドレスの変換が行われているが,種々の
欠点があり,構成が簡単で高速動作することが望まれて
いる。
【0003】
【従来の技術】図5は従来例の構成図,図6は書き込み
動作と,読み出し動作の説明図,図7はメモリ拡張の説
明図である。
動作と,読み出し動作の説明図,図7はメモリ拡張の説
明図である。
【0004】図5の構成は,拡張前のアドレスが1Mワ
ードを指示するアドレス(A00〜A19の20ビッ
ト)として20本の線を使用するのに対し,拡張により
64Kワード(A00〜A15の16ビットで指示)の
ページ切替えによりアドレスバスを16Mワード(A0
0〜A23の24本)に拡張する例である。
ードを指示するアドレス(A00〜A19の20ビッ
ト)として20本の線を使用するのに対し,拡張により
64Kワード(A00〜A15の16ビットで指示)の
ページ切替えによりアドレスバスを16Mワード(A0
0〜A23の24本)に拡張する例である。
【0005】メモリを1Mワードから16Mワードへ拡
張した場合のアドレス領域を図7により説明する。アド
レスを拡張しない場合に設けられている図7で斜線で示
す1Mのメモリ(M0とする)に対しては,16進符号
で00000〜FFFFF(Fは4ビットの2進符号の
「1111」に対応する)のアドレス(20本のアドレ
ス線)によりアクセスすることができる。一方,増設さ
れた15Mb(M1〜M15)のアドレスは,図7に示
すように16進符号で100000〜FFFFFFの範
囲であり,24本のアドレス線が必要である。そして,
拡張された16Mワードのメモリは,64Kワードをペ
ージとして256ページの何れのページであるかをEA
16〜EA23(8本のアドレス線)により指定し,各
ページ内の1つのワードはA00〜A15の16ビット
によりアドレスされる。
張した場合のアドレス領域を図7により説明する。アド
レスを拡張しない場合に設けられている図7で斜線で示
す1Mのメモリ(M0とする)に対しては,16進符号
で00000〜FFFFF(Fは4ビットの2進符号の
「1111」に対応する)のアドレス(20本のアドレ
ス線)によりアクセスすることができる。一方,増設さ
れた15Mb(M1〜M15)のアドレスは,図7に示
すように16進符号で100000〜FFFFFFの範
囲であり,24本のアドレス線が必要である。そして,
拡張された16Mワードのメモリは,64Kワードをペ
ージとして256ページの何れのページであるかをEA
16〜EA23(8本のアドレス線)により指定し,各
ページ内の1つのワードはA00〜A15の16ビット
によりアドレスされる。
【0006】上記図7に示すアドレス拡張を行う図5の
装置において,50はセレクタ1,51は汎用RAM,
52はセレクタ2である。この装置は,プロセッサのア
ドレスバスとして1Mワードのメモリをアクセスするこ
とができる20ビットのバス幅(A00〜A19)を受
け取り,拡張アドレスを発生する場合,下位の16ビッ
ト(A00〜A15)はそのまま拡張アドレスとして出
力されるが,上位の4ビット(A16〜A19)が入力
されると,64Kワードのページを表す8ビットの拡張
アドレス(EA16〜EA23)を発生する。但し,拡
張メモリの全部のページではなく予め設定された一定の
ページ(図5の例では16ページ分)に対応する拡張ア
ドレスを発生する。なお,アドレスのビットA00は最
下位ビットであり,A00〜A15のアドレス線を図示
省略した。
装置において,50はセレクタ1,51は汎用RAM,
52はセレクタ2である。この装置は,プロセッサのア
ドレスバスとして1Mワードのメモリをアクセスするこ
とができる20ビットのバス幅(A00〜A19)を受
け取り,拡張アドレスを発生する場合,下位の16ビッ
ト(A00〜A15)はそのまま拡張アドレスとして出
力されるが,上位の4ビット(A16〜A19)が入力
されると,64Kワードのページを表す8ビットの拡張
アドレス(EA16〜EA23)を発生する。但し,拡
張メモリの全部のページではなく予め設定された一定の
ページ(図5の例では16ページ分)に対応する拡張ア
ドレスを発生する。なお,アドレスのビットA00は最
下位ビットであり,A00〜A15のアドレス線を図示
省略した。
【0007】図5の構成でa〜hとして示す入・出力信
号を説明すると,aは汎用RAM51へ拡張アドレスを
データとして書き込むためのデータバス(D0〜D7)
であり,このデータバスは汎用RAM51に書き込まれ
たデータ(拡張アドレス)を確認するために読み出しを
行った時に,読み出されたデータを出力する場合に使用
される。b.は,プロセッサから供給されるアドレスの
上位4ビット(A16〜A19)が入力されるアドレス
バス1であり,アドレスバス拡張装置を使用する場合に
は,この4ビットがアドレスバス拡張装置において8ビ
ットに拡張される。
号を説明すると,aは汎用RAM51へ拡張アドレスを
データとして書き込むためのデータバス(D0〜D7)
であり,このデータバスは汎用RAM51に書き込まれ
たデータ(拡張アドレス)を確認するために読み出しを
行った時に,読み出されたデータを出力する場合に使用
される。b.は,プロセッサから供給されるアドレスの
上位4ビット(A16〜A19)が入力されるアドレス
バス1であり,アドレスバス拡張装置を使用する場合に
は,この4ビットがアドレスバス拡張装置において8ビ
ットに拡張される。
【0008】c.は汎用RAM51に8ビットの拡張ア
ドレスを書き込む時に,各拡張アドレスを書き込む位置
を指定する4ビットのアドレス(A00〜A03)が入
力するアドレスバス2であり,4ビットにより16個の
拡張アドレスを指定することができる。なお,汎用RA
M51に書き込まれた拡張アドレスの内容を確認する場
合には,このアドレスバスにより読み出し位置が指定さ
れる。
ドレスを書き込む時に,各拡張アドレスを書き込む位置
を指定する4ビットのアドレス(A00〜A03)が入
力するアドレスバス2であり,4ビットにより16個の
拡張アドレスを指定することができる。なお,汎用RA
M51に書き込まれた拡張アドレスの内容を確認する場
合には,このアドレスバスにより読み出し位置が指定さ
れる。
【0009】d.はデータ書込制御線(WR)であり,
この制御線の信号が書き込み(Wで表す)を指示した場
合,汎用RAM51に拡張アドレスが書き込まれるが,
それ以外は読み出し(Rで表示)が指示され,アドレス
バスbから入力するアドレスに対応する拡張アドレスが
乱用RAM51から読み出される。
この制御線の信号が書き込み(Wで表す)を指示した場
合,汎用RAM51に拡張アドレスが書き込まれるが,
それ以外は読み出し(Rで表示)が指示され,アドレス
バスbから入力するアドレスに対応する拡張アドレスが
乱用RAM51から読み出される。
【0010】e.はアドレスバス拡張装置未使用制御線
(UN USE) であり,アドレスバス拡張装置を使用しない
場合(図7のM0のメモリにアクセスする場合,入力さ
れるA19〜A0の20ビットのアドレスをそのまま変
換せずに出力し,A23〜A20は“0”とする)に出
力が発生する制御線である。f.はセレクタ1(50)
に入力する一方のアドレスバス(A16〜A19)の4
ビットをそのままセレクタ2へ入力するバスであり,g
は接地されて論理“0”を表す4ビットのバスであり,
前記f.の4ビットと合わせて拡張装置を使用しない場
合のアドレスを発生する。h.はセレクタ2(52)か
ら出力される拡張アドレスバス(EA16〜EA23)
である。
(UN USE) であり,アドレスバス拡張装置を使用しない
場合(図7のM0のメモリにアクセスする場合,入力さ
れるA19〜A0の20ビットのアドレスをそのまま変
換せずに出力し,A23〜A20は“0”とする)に出
力が発生する制御線である。f.はセレクタ1(50)
に入力する一方のアドレスバス(A16〜A19)の4
ビットをそのままセレクタ2へ入力するバスであり,g
は接地されて論理“0”を表す4ビットのバスであり,
前記f.の4ビットと合わせて拡張装置を使用しない場
合のアドレスを発生する。h.はセレクタ2(52)か
ら出力される拡張アドレスバス(EA16〜EA23)
である。
【0011】図5に示す従来例の動作を図6に示す書き
込み動作と,読み出し動作の説明図を用いて説明する。
図6のA.は図5の構成において拡張アドレスの書き込
み動作に関連する構成だけを示す。汎用RAM51に対
し拡張アドレス(8ビット)を書き込む(設定する)
時,上位装置(図示されないプロセッサ等)の制御によ
り汎用RAM51のデータ書込み制御線(WR)及びチ
ップセレクト端子(CS)が駆動され,セレクタ50
(図5)がcで示すアドレスバス2(A00〜A03)
を選択して,そのアドレスにより汎用RAM51内の書
き込み位置が指定される。
込み動作と,読み出し動作の説明図を用いて説明する。
図6のA.は図5の構成において拡張アドレスの書き込
み動作に関連する構成だけを示す。汎用RAM51に対
し拡張アドレス(8ビット)を書き込む(設定する)
時,上位装置(図示されないプロセッサ等)の制御によ
り汎用RAM51のデータ書込み制御線(WR)及びチ
ップセレクト端子(CS)が駆動され,セレクタ50
(図5)がcで示すアドレスバス2(A00〜A03)
を選択して,そのアドレスにより汎用RAM51内の書
き込み位置が指定される。
【0012】これと同時に,データバスaから拡張アド
レス(8ビット)が入力されると,アドレスバス2によ
り指示されたアドレスに拡張アドレスが書き込まれる。
アドレスバス2のアドレスを順次変化させて,それぞれ
に対応する拡張アドレスが汎用RAM51に書き込まれ
る。A00〜A03のアドレスにより16個の拡張アド
レスが設定される。汎用RAM51に設定された拡張ア
ドレスを確認したい場合は,アドレスバス2からアドレ
スA00〜A03を指定して読み出すことによりデータ
バスaから読み出しデータを取り出すことができる。
レス(8ビット)が入力されると,アドレスバス2によ
り指示されたアドレスに拡張アドレスが書き込まれる。
アドレスバス2のアドレスを順次変化させて,それぞれ
に対応する拡張アドレスが汎用RAM51に書き込まれ
る。A00〜A03のアドレスにより16個の拡張アド
レスが設定される。汎用RAM51に設定された拡張ア
ドレスを確認したい場合は,アドレスバス2からアドレ
スA00〜A03を指定して読み出すことによりデータ
バスaから読み出しデータを取り出すことができる。
【0013】B.は上記のA.により設定された拡張ア
ドレスの読み出し動作に関連する構成を示す。この場
合,セレクタ50(図5)はデータ書込制御線dが駆動
されないので,bで示すアドレスバス1(A16〜A1
9)が選択されて読み出しアドレスとして汎用RAM5
1に供給され,該当するアドレスからデータが読み出さ
れて,セレクタ52に供給される。
ドレスの読み出し動作に関連する構成を示す。この場
合,セレクタ50(図5)はデータ書込制御線dが駆動
されないので,bで示すアドレスバス1(A16〜A1
9)が選択されて読み出しアドレスとして汎用RAM5
1に供給され,該当するアドレスからデータが読み出さ
れて,セレクタ52に供給される。
【0014】セレクタ52はアドレスバス拡張装置未使
用制御線eにより選択を行い,制御線eが駆動された場
合はアドレスバス1から入力したA16〜A19の4ビ
ット(b,fで示す)に,全てのビットが“0”である
4ビット(gで示す)を付加した合計8ビットのアドレ
スを選択して図7の斜線で示す1Mワードをアクセスす
る。アドレスバス拡張装置未使用制御線eが駆動されな
い場合,セレクタ52は汎用RAM51から読み出され
た8ビットを選択して,hで示す拡張アドレス(EA1
6〜EA23)が発生する。
用制御線eにより選択を行い,制御線eが駆動された場
合はアドレスバス1から入力したA16〜A19の4ビ
ット(b,fで示す)に,全てのビットが“0”である
4ビット(gで示す)を付加した合計8ビットのアドレ
スを選択して図7の斜線で示す1Mワードをアクセスす
る。アドレスバス拡張装置未使用制御線eが駆動されな
い場合,セレクタ52は汎用RAM51から読み出され
た8ビットを選択して,hで示す拡張アドレス(EA1
6〜EA23)が発生する。
【0015】
【発明が解決しようとする課題】上記従来のページ切替
えによるアドレスバス拡張装置では,電源をオンした時
のようにアドレスバス拡張装置(汎用RAM)が初期化
されていない時(拡張アドレスが書き込まれていない
時)や,アドレスバス拡張装置を使用しない時には,そ
の装置を迂回するためにの手段が必要であり,図5の構
成ではセレクタ52により迂回を実現している。
えによるアドレスバス拡張装置では,電源をオンした時
のようにアドレスバス拡張装置(汎用RAM)が初期化
されていない時(拡張アドレスが書き込まれていない
時)や,アドレスバス拡張装置を使用しない時には,そ
の装置を迂回するためにの手段が必要であり,図5の構
成ではセレクタ52により迂回を実現している。
【0016】ところが,セレクタ52は,アドレスバス
拡張装置を迂回する時以外においてもアドレスバスに挿
入されて,アドレスバス拡張装置未使用制御線eによる
選択動作が行われるためセレクタ52の動作による信号
の遅延が常時必ず発生する。
拡張装置を迂回する時以外においてもアドレスバスに挿
入されて,アドレスバス拡張装置未使用制御線eによる
選択動作が行われるためセレクタ52の動作による信号
の遅延が常時必ず発生する。
【0017】さらにアドレスバス拡張装置の拡張アドレ
スを設定するためのアドレスが,図5に示すようにアク
セス時のアドレスバス1(A16〜A19)とは別にア
ドレスバス2(A00〜A03)から供給される場合
は,アドレスバス拡張装置の前段にセレクタ50が必ず
必要となる。
スを設定するためのアドレスが,図5に示すようにアク
セス時のアドレスバス1(A16〜A19)とは別にア
ドレスバス2(A00〜A03)から供給される場合
は,アドレスバス拡張装置の前段にセレクタ50が必ず
必要となる。
【0018】このように,従来のアドレスバス拡張装置
によれば,セレクタ50やセレクタ52を設ける必要が
あるため遅延が発生して高速化ができないという問題が
あった。
によれば,セレクタ50やセレクタ52を設ける必要が
あるため遅延が発生して高速化ができないという問題が
あった。
【0019】本発明はアドレス入力に対して拡張アドレ
スが出力するまでの遅延を短縮することができるアドレ
スバス拡張装置を提供することを目的とする。
スが出力するまでの遅延を短縮することができるアドレ
スバス拡張装置を提供することを目的とする。
【0020】
【課題を解決するための手段】図1は本発明の原理図で
ある。図1において1はアドレスバス拡張装置,10は
拡張アドレスの線幅(ビット数)に対応する個数のフリ
ップフロップからなるフリップフロップ・ページセルで
あり,各拡張アドレスに対応して一つのページセルが設
けられている。11はページセル内の各フリップフロッ
プ(FFで表示)である。また,アドレスバス拡張装置
1へ入出力するバスまたは信号として,aはメモリアク
セス用のアドレスが入力する第1のアドレスバス,bは
拡張アドレスを設定用のアドレスが入力する第2のアド
レスバス,cはデータ書込制御線,dは拡張アドレスの
設定用のデータバス,eはアドレスバス拡張装置未使用
制御線,fは拡張アドレスバスである。なお,これらの
各符号a〜fが表す各バスまたは制御線は,上記図5,
図6に示す各符号a〜fとは異なるものである。
ある。図1において1はアドレスバス拡張装置,10は
拡張アドレスの線幅(ビット数)に対応する個数のフリ
ップフロップからなるフリップフロップ・ページセルで
あり,各拡張アドレスに対応して一つのページセルが設
けられている。11はページセル内の各フリップフロッ
プ(FFで表示)である。また,アドレスバス拡張装置
1へ入出力するバスまたは信号として,aはメモリアク
セス用のアドレスが入力する第1のアドレスバス,bは
拡張アドレスを設定用のアドレスが入力する第2のアド
レスバス,cはデータ書込制御線,dは拡張アドレスの
設定用のデータバス,eはアドレスバス拡張装置未使用
制御線,fは拡張アドレスバスである。なお,これらの
各符号a〜fが表す各バスまたは制御線は,上記図5,
図6に示す各符号a〜fとは異なるものである。
【0021】本発明はアドレスバス拡張装置をフリップ
フロップ(FF)で構成して,従来使用していたアドレ
スバス切替装置(図5のセレクタ1,セレクタ2)を不
用にすると共にアドレスバス拡張装置が初期化されてい
ない時にはアドレスバス拡張装置を迂回するのと同じに
見えるようにする。
フロップ(FF)で構成して,従来使用していたアドレ
スバス切替装置(図5のセレクタ1,セレクタ2)を不
用にすると共にアドレスバス拡張装置が初期化されてい
ない時にはアドレスバス拡張装置を迂回するのと同じに
見えるようにする。
【0022】
【作用】アドレスバス拡張装置1に拡張アドレスを設定
する場合,拡張アドレス設定用の第2のアドレスバスb
に拡張対象となるアドレスを入力して,一つのフリップ
フロップ・ページセル10を指定し,データ書込制御線
cを駆動し,更にデータバスdに書き込むべき拡張アド
レスを入力すると,該当するフリップフロップ・ページ
セル10内の各フリップフロップ11に拡張アドレスが
設定される(書き込まれる)。この後,第1のアドレス
バスaから,アクセス用のアドレスが供給され,データ
書込制御線cを駆動せず読み出し制御の状態にすると,
アドレスに対応するフリップフロップ・ページセル10
から,その中に設定された拡張アドレスが拡張アドレス
バスfへ出力される。これにより,従来例で必要とされ
たアドレスバス切替装置(図5のセレクタ1)を不用に
することができる。
する場合,拡張アドレス設定用の第2のアドレスバスb
に拡張対象となるアドレスを入力して,一つのフリップ
フロップ・ページセル10を指定し,データ書込制御線
cを駆動し,更にデータバスdに書き込むべき拡張アド
レスを入力すると,該当するフリップフロップ・ページ
セル10内の各フリップフロップ11に拡張アドレスが
設定される(書き込まれる)。この後,第1のアドレス
バスaから,アクセス用のアドレスが供給され,データ
書込制御線cを駆動せず読み出し制御の状態にすると,
アドレスに対応するフリップフロップ・ページセル10
から,その中に設定された拡張アドレスが拡張アドレス
バスfへ出力される。これにより,従来例で必要とされ
たアドレスバス切替装置(図5のセレクタ1)を不用に
することができる。
【0023】電源オン時等においてアドレスバス拡張装
置が初期化されていない時及びアドレスバス拡張装置を
使用しない場合は,アドレスバス拡張装置未使用制御線
eを駆動することにより,ハードウェア的に各フリップ
フロップ・ページセルをセットまたはリセットする。こ
の後,第1のアドレスバスaからアクセス用のアドレス
が入力した場合に,アドレスバス拡張装置1による変換
が行われないように動作する。これにより,従来例で使
用していたアドレスバス切替装置(図5のセレクタ2)
を不用にすることができる。
置が初期化されていない時及びアドレスバス拡張装置を
使用しない場合は,アドレスバス拡張装置未使用制御線
eを駆動することにより,ハードウェア的に各フリップ
フロップ・ページセルをセットまたはリセットする。こ
の後,第1のアドレスバスaからアクセス用のアドレス
が入力した場合に,アドレスバス拡張装置1による変換
が行われないように動作する。これにより,従来例で使
用していたアドレスバス切替装置(図5のセレクタ2)
を不用にすることができる。
【0024】
【実施例】図2は実施例の構成図,図3はフリップフロ
ップ・ページセルの構成例である。
ップ・ページセルの構成例である。
【0025】図2の実施例は,上記図7の場合と同様に
1Mワードのメモリのアドレス(A00〜A19)を1
6Mワードのメモリのアドレス(A00〜A15,EA
16〜EA23)へ拡張する例であり,図中20はアド
レスバス拡張装置,21は第1デコーダ,22は第2デ
コーダ,23はフリップフロップ(FF)ページセル
(以下,FFページセルという)であり,23−0〜2
3−15の16個のFFページセルが設けられている。
なお,アドレスA00〜A15についてはアドレス拡張
と関係なく使用されるので図示省略されている。
1Mワードのメモリのアドレス(A00〜A19)を1
6Mワードのメモリのアドレス(A00〜A15,EA
16〜EA23)へ拡張する例であり,図中20はアド
レスバス拡張装置,21は第1デコーダ,22は第2デ
コーダ,23はフリップフロップ(FF)ページセル
(以下,FFページセルという)であり,23−0〜2
3−15の16個のFFページセルが設けられている。
なお,アドレスA00〜A15についてはアドレス拡張
と関係なく使用されるので図示省略されている。
【0026】図2に示す各バスまたは信号を表すa〜f
は上記図1の同じ符号に対応し,aはメモリアクセス用
のアドレスバスA16〜A19が入力するアドレスバス
(図1の第1のアドレスバスと同じ),bは拡張アドレ
スバスを設定するためのアドレスA00〜A03が入力
するアドレスバス(図1の第2のアドレスバスと同
じ),cは拡張アドレスをフリップフロップ・ページセ
ルに書き込む時に信号を発生するデータ書込制御線(W
R),dはD0〜D7の8ビットのデータ(拡張アドレ
ス)が発生するデータバス,eはアドレスバス拡張装置
を使用しない時に駆動信号が発生するアドレスバス拡張
装置未使用制御線(UN USE),fは拡張アドレスバスE
A16〜EA23が出力される拡張アドレスバス,gは
第1デコーダ21から発生して特定の一つのセルを選択
するセルセレクト信号,hは第2デコーダ22から発生
して特定の一つのセルに対してデータの書き込みを指示
するデータライトセレクト信号である。
は上記図1の同じ符号に対応し,aはメモリアクセス用
のアドレスバスA16〜A19が入力するアドレスバス
(図1の第1のアドレスバスと同じ),bは拡張アドレ
スバスを設定するためのアドレスA00〜A03が入力
するアドレスバス(図1の第2のアドレスバスと同
じ),cは拡張アドレスをフリップフロップ・ページセ
ルに書き込む時に信号を発生するデータ書込制御線(W
R),dはD0〜D7の8ビットのデータ(拡張アドレ
ス)が発生するデータバス,eはアドレスバス拡張装置
を使用しない時に駆動信号が発生するアドレスバス拡張
装置未使用制御線(UN USE),fは拡張アドレスバスE
A16〜EA23が出力される拡張アドレスバス,gは
第1デコーダ21から発生して特定の一つのセルを選択
するセルセレクト信号,hは第2デコーダ22から発生
して特定の一つのセルに対してデータの書き込みを指示
するデータライトセレクト信号である。
【0027】図2に示すFFページセルの構成例を図3
に示す。図3の構成例において,FFページセル23
は,8個のフリップフロップ(FF0〜FF7)と各F
Fからのデータ出力を個別に拡張アドレスバスfの各線
に供給する制御を行う3ステートバッファ(ゲート)2
30とで構成され,各フリップフロップは,セット端子
S,リセット端子R,データ入力端子D,データ出力端
子Q,クロック端子CKを備えたD型フリップフロップ
である。
に示す。図3の構成例において,FFページセル23
は,8個のフリップフロップ(FF0〜FF7)と各F
Fからのデータ出力を個別に拡張アドレスバスfの各線
に供給する制御を行う3ステートバッファ(ゲート)2
30とで構成され,各フリップフロップは,セット端子
S,リセット端子R,データ入力端子D,データ出力端
子Q,クロック端子CKを備えたD型フリップフロップ
である。
【0028】図3の各フリップフロップFF0〜FF7
において,データ入力端子Dには図2のデータバスdか
ら対応するビットが入力され,クロック端子CKには図
2の第2デコーダから出力されたデータライトセレクト
信号hが入力され,3ステートバッファ230の制御端
子には図2の第1のデコーダから発生するセルセレクト
信号gが入力される。各FF0〜FF7のセット端子S
またはリセット端子Rには,予めFFページセル23の
番号に対応した状態(セットまたはリセット)になるよ
う未使用制御線eとハード的に接続されている。
において,データ入力端子Dには図2のデータバスdか
ら対応するビットが入力され,クロック端子CKには図
2の第2デコーダから出力されたデータライトセレクト
信号hが入力され,3ステートバッファ230の制御端
子には図2の第1のデコーダから発生するセルセレクト
信号gが入力される。各FF0〜FF7のセット端子S
またはリセット端子Rには,予めFFページセル23の
番号に対応した状態(セットまたはリセット)になるよ
う未使用制御線eとハード的に接続されている。
【0029】図2に示す実施例の動作を図3を参照しな
がら説明する。電源投入時等やアドレス拡張しない時
(アドレスバス拡張装置を使用しない時)は,図2の未
使用制御線eが駆動されて各FFページセル23−0〜
23−15に供給される。これにより,各FFページセ
ルでは図3に示す構成により,FF0〜FF7が予め配
線により決められたセット端子またはリセット端子が駆
動されて,それぞれセット状態またはリセット状態に設
定する。
がら説明する。電源投入時等やアドレス拡張しない時
(アドレスバス拡張装置を使用しない時)は,図2の未
使用制御線eが駆動されて各FFページセル23−0〜
23−15に供給される。これにより,各FFページセ
ルでは図3に示す構成により,FF0〜FF7が予め配
線により決められたセット端子またはリセット端子が駆
動されて,それぞれセット状態またはリセット状態に設
定する。
【0030】図4は未使用制御線により設定される各F
Fページセルの内容を表す図である。図2のFFページ
セル番号0(23−0)に対しては,未使用制御線eよ
り図3に示すFF0〜7は全てリセットされ,「000
00000」が設定された状態となり,FFページセル
番号1(23−1)に対しては,その中のFF0だけセ
ットされ,他のFF1〜FF7は全てリセットされ「0
0000001」が設定された状態となる。他のFFペ
ージセル番号2〜7についても図4に示すようにそれぞ
れ設定される。
Fページセルの内容を表す図である。図2のFFページ
セル番号0(23−0)に対しては,未使用制御線eよ
り図3に示すFF0〜7は全てリセットされ,「000
00000」が設定された状態となり,FFページセル
番号1(23−1)に対しては,その中のFF0だけセ
ットされ,他のFF1〜FF7は全てリセットされ「0
0000001」が設定された状態となる。他のFFペ
ージセル番号2〜7についても図4に示すようにそれぞ
れ設定される。
【0031】アドレスバス拡張装置を使用しない場合
は,上記図4のように未使用制御線eにより各FFペー
ジセル23−0〜23−15を設定した後,アドレスバ
スaにアドレスA16〜A19が入力すると,第1デコ
ーダ21においてアドレスがデコードされ,デコード結
果により一つのセルセレクト信号gが発生する。セルセ
レクト信号gが入力したFFページセルでは,図3に示
す3ステートバッファ230のゲートを駆動して,各F
F0〜FF7に対して上記の未使用制御線eにより設定
された内容を表す各データ出力端子Qの信号を並列に通
過させて,拡張アドレスバスfへ出力する。この場合,
拡張アドレスバスfからは,アドレスバスaに入力した
アドレスに対してアドレス線は拡張しているが,同じア
ドレス値が出力され,実質的にアドレスバス拡張装置2
0を迂回したのと同じ動作を行う。
は,上記図4のように未使用制御線eにより各FFペー
ジセル23−0〜23−15を設定した後,アドレスバ
スaにアドレスA16〜A19が入力すると,第1デコ
ーダ21においてアドレスがデコードされ,デコード結
果により一つのセルセレクト信号gが発生する。セルセ
レクト信号gが入力したFFページセルでは,図3に示
す3ステートバッファ230のゲートを駆動して,各F
F0〜FF7に対して上記の未使用制御線eにより設定
された内容を表す各データ出力端子Qの信号を並列に通
過させて,拡張アドレスバスfへ出力する。この場合,
拡張アドレスバスfからは,アドレスバスaに入力した
アドレスに対してアドレス線は拡張しているが,同じア
ドレス値が出力され,実質的にアドレスバス拡張装置2
0を迂回したのと同じ動作を行う。
【0032】アドレスバス拡張装置20に,拡張アドレ
スを設定する場合,拡張アドレスを設定したい位置を表
すアドレスA00〜A03をアドレスバスbに入力し,
割り当てられた拡張アドレスをデータバスdに入力し,
更にデータ書込制御線(WR)cを駆動する。図2の第
2のデコーダ22は,アドレスバス(A00〜A03)
bとデータ書込制御線cの入力によりデコードを行い,
デコード結果として対応する一つのFFページセル23
に対するデータライトセレクト信号hを発生する。図3
に示すFFページセル23では,データライトセレクト
信号gが入力すると各FF0〜FF7のクロック端子に
供給され,この時データバスdに出力されているD0〜
D7の各ビット信号が,それぞれFF0〜FF7のデー
タ入力端子Dから供給されて内部に設定される。このよ
うな設定動作を,アドレスバスbのアドレスを変化し,
それぞれの拡張アドレスをデータバスdから設定するこ
とにより順次行い,全てのFFページセルに対して設定
する。
スを設定する場合,拡張アドレスを設定したい位置を表
すアドレスA00〜A03をアドレスバスbに入力し,
割り当てられた拡張アドレスをデータバスdに入力し,
更にデータ書込制御線(WR)cを駆動する。図2の第
2のデコーダ22は,アドレスバス(A00〜A03)
bとデータ書込制御線cの入力によりデコードを行い,
デコード結果として対応する一つのFFページセル23
に対するデータライトセレクト信号hを発生する。図3
に示すFFページセル23では,データライトセレクト
信号gが入力すると各FF0〜FF7のクロック端子に
供給され,この時データバスdに出力されているD0〜
D7の各ビット信号が,それぞれFF0〜FF7のデー
タ入力端子Dから供給されて内部に設定される。このよ
うな設定動作を,アドレスバスbのアドレスを変化し,
それぞれの拡張アドレスをデータバスdから設定するこ
とにより順次行い,全てのFFページセルに対して設定
する。
【0033】上記により拡張アドレスの設定が行われた
後,拡張アドレスを発生する場合,アドレスバスaから
アドレスA16〜A19が入力され,データ書込制御線
cが駆動されないと,第1デコーダ21によりデコーダ
が行われて,一つのセルセレクト信号が発生する。この
セルセレクト信号は対応するFFページセル23の3ス
テートバッファ230(図3)に供給されることによ
り,そのFFページセルに設定されていた拡張アドレス
が拡張アドレスバスfに出力される。
後,拡張アドレスを発生する場合,アドレスバスaから
アドレスA16〜A19が入力され,データ書込制御線
cが駆動されないと,第1デコーダ21によりデコーダ
が行われて,一つのセルセレクト信号が発生する。この
セルセレクト信号は対応するFFページセル23の3ス
テートバッファ230(図3)に供給されることによ
り,そのFFページセルに設定されていた拡張アドレス
が拡張アドレスバスfに出力される。
【0034】
【発明の効果】本発明によれば,従来必要であったアド
レスバス拡張装置の入力側に設けられた拡張アドレスの
書込み用アドレスとアクセス用のアドレスを選択切替え
するセレクタを不用にすると共に,アドレスバス拡張装
置の出力側に設けられた拡張装置未使用時のアドレスと
拡張装置使用時のアドレスを選択切替するセレクタを不
用にすることができるので,未拡張アドレスの入力から
拡張アドレス出力までの遅延を短縮することができ,ア
ドレスバスを高速化することができる。
レスバス拡張装置の入力側に設けられた拡張アドレスの
書込み用アドレスとアクセス用のアドレスを選択切替え
するセレクタを不用にすると共に,アドレスバス拡張装
置の出力側に設けられた拡張装置未使用時のアドレスと
拡張装置使用時のアドレスを選択切替するセレクタを不
用にすることができるので,未拡張アドレスの入力から
拡張アドレス出力までの遅延を短縮することができ,ア
ドレスバスを高速化することができる。
【0035】また,アドレスバス拡張装置が高速化する
ため,システム全体の処理速度の向上を達成することが
できる。
ため,システム全体の処理速度の向上を達成することが
できる。
【図1】本発明の原理図である。
【図2】実施例の構成図である。
【図3】フリップフロップ・ページセルの構成例であ
る。
る。
【図4】未使用制御線により設定される各FFページセ
ルの内容を表す図である。
ルの内容を表す図である。
【図5】従来例の構成図である。
【図6】書き込み動作と読み出し動作の説明図である。
【図7】メモリ拡張の説明図である。
1 アドレスバス拡張装置 10 フリップフロップ(FF)・ページセル 11 フリップフロップ(FF) a 第1のアドレスバス b 第2のアドレスバス c データ書込制御線 d データバス e アドレスバス拡張装置未使用制御線 f 拡張アドレスバス
Claims (3)
- 【請求項1】 入力アドレスよりアドレス幅を拡張した
アドレスを発生するアドレスバス拡張装置において,拡
張アドレス幅に対応した複数のフリップフロップで構成
するフリップフロップ・ページセルを複数個設け,拡張
アドレスの設定位置を指示するアドレスバスからのアド
レスとデータ書込制御線の入力により,一つのフリップ
フロップ・ページセルを指定するデコーダを備え,前記
デコーダにより指定されたフリップフロップ・ページセ
ルは,データバス上に入力された拡張アドレスバスを内
部の各フリップフロップに設定することを特徴とするア
ドレスバス拡張装置。 - 【請求項2】 請求項1において,アクセス用のアドレ
スを入力する第1のアドレスバスのアドレスをデコード
するデコーダを備え,前記デコーダから発生する一つの
フリップフロップ・ページセルを指定する信号は,対応
するフリップフロップ・ページセル内の各フリップフロ
ップの出力を拡張アドレスバスへ出力する制御を行うト
ライステートバッファに供給され,指定されたフリップ
フロップ・ページセルの出力を拡張アドレスバスへ出力
することを特徴とするアドレスバス拡張装置。 - 【請求項3】 請求項1または2において,前記フリッ
プフロップ・ページセルの各フリップフロップは,アド
レスバス拡張装置未使用制御線の信号により予め決めら
れた状態にセットまたはリセットするよう駆動する固定
の配線を備え,アドレスバス拡張装置未使用時及び電源
オン時に前記アドレスバス拡張装置未使用制御線を駆動
して前記各フリップフロップ・ページセルの状態を設定
後,アクセス用のアドレスバスに対応したフリップフロ
ップ・ページセルからアドレスバス拡張装置を迂回した
場合と同じアドレスを発生することを特徴とするアドレ
スバス拡張装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5333993A JPH06266647A (ja) | 1993-03-15 | 1993-03-15 | アドレスバス拡張装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5333993A JPH06266647A (ja) | 1993-03-15 | 1993-03-15 | アドレスバス拡張装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06266647A true JPH06266647A (ja) | 1994-09-22 |
Family
ID=12940006
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5333993A Withdrawn JPH06266647A (ja) | 1993-03-15 | 1993-03-15 | アドレスバス拡張装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06266647A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010049724A (ja) * | 2008-08-19 | 2010-03-04 | Elpida Memory Inc | ビット空間制御制回路 |
-
1993
- 1993-03-15 JP JP5333993A patent/JPH06266647A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010049724A (ja) * | 2008-08-19 | 2010-03-04 | Elpida Memory Inc | ビット空間制御制回路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2538067B2 (ja) | 条件書き込み手段を有するランダム・アクセス・メモリ回路 | |
US4158227A (en) | Paged memory mapping with elimination of recurrent decoding | |
JP2001526819A (ja) | プログラム読出/データ書込を同時に行なう能力を有する、結合されたプログラムおよびデータ不揮発性メモリ | |
JPS6363938B2 (ja) | ||
JPH0844565A (ja) | レジスタファイル装置及びレジスタファイルアクセス方法 | |
JPS607301B2 (ja) | コンピュ−タ・システム | |
US20050180240A1 (en) | Method and system for fast memory access | |
US5155826A (en) | Memory paging method and apparatus | |
JPS621047A (ja) | メモリ回路を有する半導体装置 | |
US5751998A (en) | Memory accessing system with portions of memory being selectively write protectable and relocatable based on predefined register bits and memory selection RAM outputs | |
JPH06266647A (ja) | アドレスバス拡張装置 | |
JPH07334420A (ja) | 拡張メモリ制御回路 | |
JPH07191905A (ja) | 情報処理装置 | |
JPS6097454A (ja) | デ−タ処理装置 | |
JP3767646B2 (ja) | 電動機制御定数の設定記憶装置を備えた電動機制御装置 | |
JP3222647B2 (ja) | メモリバンク自動切替システム | |
JP3449749B2 (ja) | 情報処理装置 | |
KR920003845B1 (ko) | 개인용 컴퓨터의 사용자를 위한 rom의 영역 확장 시스템 | |
JP2954988B2 (ja) | 情報処理装置 | |
JP3315145B2 (ja) | マイクロプロセッサシステムにおけるメモリアドレス割付け方式 | |
JP2769384B2 (ja) | 演算制御icおよび情報処理装置 | |
JP3441944B2 (ja) | シーケンシャルアクセス型半導体メモリ装置 | |
JP3251265B2 (ja) | メモリ出力制御回路 | |
KR0168973B1 (ko) | 어드레스를 자동 증가시켜 롬을 억세스하는 방법 및 그장치 | |
JPS63646A (ja) | メモリアクセス待ち制御回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000530 |