JPS621047A - メモリ回路を有する半導体装置 - Google Patents
メモリ回路を有する半導体装置Info
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- JPS621047A JPS621047A JP61031177A JP3117786A JPS621047A JP S621047 A JPS621047 A JP S621047A JP 61031177 A JP61031177 A JP 61031177A JP 3117786 A JP3117786 A JP 3117786A JP S621047 A JPS621047 A JP S621047A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の第１」用分野〕
本発明はメモリ回路を有する半導体装置に関し、とくに
大容量のメモリを少ないアドレスビット数でアクセスで
きるメモリ回路に関する。
大容量のメモリを少ないアドレスビット数でアクセスで
きるメモリ回路に関する。
メモリ技術の進歩により、大容量のメモリを１個の半導
体チップ上に集積できるようになった。
体チップ上に集積できるようになった。
従って、１個のメモリチップブが非常に大きなアドレス
９間（例えば、６４ Ｋ 、 Ｉ Ｍ ）を有し、その
中に複数のプログラムやデータを格納することが可能に
なってきている。
９間（例えば、６４ Ｋ 、 Ｉ Ｍ ）を有し、その
中に複数のプログラムやデータを格納することが可能に
なってきている。
一方、かかるメモリをアクセスするマイクロプロセッサ
は、メモリの全アドレス９間を指定できるビット幅のア
ドレスを発生できるものでなければならない。従って、
メモリチップのものアドレス９間より小さな壁間とかア
クセスできないマイクロプロセッサには、マイクロプロ
セッサが管理できるメモＩＪ ９．間をハードウェア的
に拡大するだめの周辺回路を側扉したり、あるい１オ一
バーレイ方式等のアトし・ス飾（Ｅ４機能を付加する等
の手法が必侠である。
は、メモリの全アドレス９間を指定できるビット幅のア
ドレスを発生できるものでなければならない。従って、
メモリチップのものアドレス９間より小さな壁間とかア
クセスできないマイクロプロセッサには、マイクロプロ
セッサが管理できるメモＩＪ ９．間をハードウェア的
に拡大するだめの周辺回路を側扉したり、あるい１オ一
バーレイ方式等のアトし・ス飾（Ｅ４機能を付加する等
の手法が必侠である。
以下に、従来のメモリについて図面ｌを参照し７てｍ゛
Ｉ単に騒明する。
Ｉ単に騒明する。
第１１図は従来知られているマスクＨ，ＯＭタイグのメ
モリチップのブロック図である。通常、ｌチップ１００
上にメモリセルアレイ１０１．アドレスデコーダ１０２
．セレクタ１０３．出力ハッファ回路１０４．タイミン
グ制御回路１０５およびチップセレクト制御回路１０６
が集積化され、かかるメモリチップ１００はアドレスバ
ス１０７およびデータバス１０８を介してＣＰＵチップ
に接続される。ＣＩ−’Ｕチッグはメモリアクセス時、
チップセレクト信号（Ｏ８）とリード指示信号（Ｉ（Ｅ
）とを夫々端子１０９，１１０に印加して、必要なアド
レスをバス１０７にのせる。バス１０７上のアドレスは
アドレスデコーダ１０２にて解読され、Ｘ方向のアドレ
スによって選択されたメモリセルアレイ１０１内のセル
データがＹ方向のアドレスに応答するセレクタ１０３を
介して出力バッファ回路１０４から外部データバス１０
８上に読出される。タイミング回路１０５はリード指示
信号（ＲＥ ）に応答して、各タイミング信号を発生し
、チップセレクト制御回路１０６はチップセレクト信号
（ＣＳ）に応答して出力バッファ活性化信号を発生する
。メモリチップ１００１ｄ第１２図のようにＣＰＵチッ
プ１１５と接続される。かかるメモリチップは通常その
メモリ容量に相当するアドレスビット幅のアドレスバス
１０７に接続され、ＣＰＵチップ１１５から出力される
アドレスによってアクセスされる。
モリチップのブロック図である。通常、ｌチップ１００
上にメモリセルアレイ１０１．アドレスデコーダ１０２
．セレクタ１０３．出力ハッファ回路１０４．タイミン
グ制御回路１０５およびチップセレクト制御回路１０６
が集積化され、かかるメモリチップ１００はアドレスバ
ス１０７およびデータバス１０８を介してＣＰＵチップ
に接続される。ＣＩ−’Ｕチッグはメモリアクセス時、
チップセレクト信号（Ｏ８）とリード指示信号（Ｉ（Ｅ
）とを夫々端子１０９，１１０に印加して、必要なアド
レスをバス１０７にのせる。バス１０７上のアドレスは
アドレスデコーダ１０２にて解読され、Ｘ方向のアドレ
スによって選択されたメモリセルアレイ１０１内のセル
データがＹ方向のアドレスに応答するセレクタ１０３を
介して出力バッファ回路１０４から外部データバス１０
８上に読出される。タイミング回路１０５はリード指示
信号（ＲＥ ）に応答して、各タイミング信号を発生し
、チップセレクト制御回路１０６はチップセレクト信号
（ＣＳ）に応答して出力バッファ活性化信号を発生する
。メモリチップ１００１ｄ第１２図のようにＣＰＵチッ
プ１１５と接続される。かかるメモリチップは通常その
メモリ容量に相当するアドレスビット幅のアドレスバス
１０７に接続され、ＣＰＵチップ１１５から出力される
アドレスによってアクセスされる。
しかしながら、メモリチップ１００の全アドレス空間を
アクセスするに満たないアドレスしか発生できないＣＰ
Ｕチップの場合、第１２図のようにメモリチップ１００
とアドレスバス１０７で直接接続することができない。
アクセスするに満たないアドレスしか発生できないＣＰ
Ｕチップの場合、第１２図のようにメモリチップ１００
とアドレスバス１０７で直接接続することができない。
そのため、メモリチップとＣＰＵチップとの間にアドレ
ス飾修用の周辺回路を付加しなければならない。
ス飾修用の周辺回路を付加しなければならない。
しかしながら、前記周辺回路はその構成が非常に複雑で
、その制御も簡単ではない。従って、マイクロプロセッ
サが直接管理できるアドレス空間よシも小さなアドレス
空間をもつメモリを複数個したり、スイッチング手トλ
を使って手動でメモリの切シ換えを行なったシしなけれ
ばならなかった。
、その制御も簡単ではない。従って、マイクロプロセッ
サが直接管理できるアドレス空間よシも小さなアドレス
空間をもつメモリを複数個したり、スイッチング手トλ
を使って手動でメモリの切シ換えを行なったシしなけれ
ばならなかった。
さらに、複数のプログラムやデータが格納されたメモリ
をプログラム単位もしくはデータ単位で指定する必要が
ある場合、夫々の先頭アドレスを作成するための負荷が
直接ＣＰＵに加わシ、これが大きな負担となっていた。
をプログラム単位もしくはデータ単位で指定する必要が
ある場合、夫々の先頭アドレスを作成するための負荷が
直接ＣＰＵに加わシ、これが大きな負担となっていた。
また、ＣＰＵが同一アドレス空間で複数の異なる栓類の
プログラムあるいはオペレーティングンステムを処理す
る場合、別処理を行なうたびに夫々のオペレーティング
ンステムあるいはプログラムをＲＯＭから耽み出して、
これをＲＡＭに一旦ロードして処理しなければならない
という煩わしい操作が必要であった。
プログラムあるいはオペレーティングンステムを処理す
る場合、別処理を行なうたびに夫々のオペレーティング
ンステムあるいはプログラムをＲＯＭから耽み出して、
これをＲＡＭに一旦ロードして処理しなければならない
という煩わしい操作が必要であった。
以上のように、従来実メモリアドレス管理能力の小さな
マイクロプロセッサで大容知−メモリをアクセスするに
は、ＣＰＵとメモリとの間のインターフェースが複雑で
、かつメモリ制御も煩雑であるという欠点があった。
マイクロプロセッサで大容知−メモリをアクセスするに
は、ＣＰＵとメモリとの間のインターフェースが複雑で
、かつメモリ制御も煩雑であるという欠点があった。
本発明はアドレスビット幅の小さいＣＰＵであっテモ、
大容量のメモリを簡単にアクセスできるようにすること
を目的とし、複雑なインターフェースなしにＣＰＵと接
続できるメモリ回路をもつ半導体装置を提供するもので
ある。
大容量のメモリを簡単にアクセスできるようにすること
を目的とし、複雑なインターフェースなしにＣＰＵと接
続できるメモリ回路をもつ半導体装置を提供するもので
ある。
本発明はアドレスデコーダと、メモリセルアレイと、メ
モリ内容の出力回路と、所定の内容が格納された少なく
とも１つのレジスタと、外部アト゛レス人力部とを同一
半導体チップ上に設け、外部アドレス入力部から人力さ
れる外部アドレスとレジスタに格納された内容とを結合
してアドレスデコーダに供給するようにしたことを特徴
とする。
モリ内容の出力回路と、所定の内容が格納された少なく
とも１つのレジスタと、外部アト゛レス人力部とを同一
半導体チップ上に設け、外部アドレス入力部から人力さ
れる外部アドレスとレジスタに格納された内容とを結合
してアドレスデコーダに供給するようにしたことを特徴
とする。
さらに、結合については、外部アドレスの内容とレジス
タの内容とを単に上位、下位として組み合わせてもよい
し、また両者に所定の演算を施こしてもよい。
タの内容とを単に上位、下位として組み合わせてもよい
し、また両者に所定の演算を施こしてもよい。
第１図は本発明の一実施例を示すメモリチップのブロッ
ク図である。第１図において、メモリセルアレイ１０１
、アドレスデコーダ１０２．セレクタ１０３ 、出力
バッファ回路１０４．タイミング制御回路１０５ｐよび
チッグセレク） １ｉｌＪ御回路１０６は第１１図に示
した従来のメモリと同−構成でよい。本実施例の特徴は
外部アドレスバス１０７とアドレスデコーダ１０２との
間にアドレス変換回路が設けられていることである。こ
の回路はメモリセルアレイ１０１等と同じチッグｌ上に
設けられる。図示されたアドレス変換回路は複数のレジ
スタ群２と、レジスタ選択用のデコーダ４と、レジスタ
選択情報を保持するラッチ回路５と、演算回路３とを有
している。
ク図である。第１図において、メモリセルアレイ１０１
、アドレスデコーダ１０２．セレクタ１０３ 、出力
バッファ回路１０４．タイミング制御回路１０５ｐよび
チッグセレク） １ｉｌＪ御回路１０６は第１１図に示
した従来のメモリと同−構成でよい。本実施例の特徴は
外部アドレスバス１０７とアドレスデコーダ１０２との
間にアドレス変換回路が設けられていることである。こ
の回路はメモリセルアレイ１０１等と同じチッグｌ上に
設けられる。図示されたアドレス変換回路は複数のレジ
スタ群２と、レジスタ選択用のデコーダ４と、レジスタ
選択情報を保持するラッチ回路５と、演算回路３とを有
している。
以下にアドレス変換回路の動作について説明する。
チップセレクト信号Ｃ８の人力に応答してラッチ回路５
が活性化され、ＣＰＵチップからシリアルに入力される
データ６もしくはパラレルに人力されるデータがう、ソ
チされる。ラッチ回路５にラッチされたデータはデコー
ダ４にてデコードされ、その結果ｎ個のレジスタ（Ｌ１
〜Ｌｎ）のうちの１つが選択される。各レジスタには予
め任意のデータがセットされている。デコーダ４によっ
て選択されたレジスタの内容は演算器（例えば加算器）
３の一方の入力に印加される。演算器３の他方の入力は
本来のアドレスバス１０７に接続されており、アドレス
バス１０７上のアドレスと選択されたレジスタの内容と
が加算され、その結果がメモリセルアレイ１０１への実
アドレスとしてアドレスデコーダ１０２に供給される。
が活性化され、ＣＰＵチップからシリアルに入力される
データ６もしくはパラレルに人力されるデータがう、ソ
チされる。ラッチ回路５にラッチされたデータはデコー
ダ４にてデコードされ、その結果ｎ個のレジスタ（Ｌ１
〜Ｌｎ）のうちの１つが選択される。各レジスタには予
め任意のデータがセットされている。デコーダ４によっ
て選択されたレジスタの内容は演算器（例えば加算器）
３の一方の入力に印加される。演算器３の他方の入力は
本来のアドレスバス１０７に接続されており、アドレス
バス１０７上のアドレスと選択されたレジスタの内容と
が加算され、その結果がメモリセルアレイ１０１への実
アドレスとしてアドレスデコーダ１０２に供給される。
今、ラッチ回路が４ビツトのデータをラッチする能力が
あれば、１６個のレジスタの選択が可能である。各レジ
スタが夫々１６ビツトのデータを記憶しているとし、ア
ドレスバスが８ビツト長であるとすれば、６４にビット
のメモリセルアレイが使用できる。従って、本実施例の
メモリを採用することによって８ビツトのアドレスしか
出力できないＣＰＵチップで６４にビットメモリをアク
セスすることができる。しかも、メモリＣＰＵとの接続
は第２図に示すようにアドレスバス１０７゜データバス
１０８．コントロールバス１ｌｌｆｉ接接続することが
できる。
あれば、１６個のレジスタの選択が可能である。各レジ
スタが夫々１６ビツトのデータを記憶しているとし、ア
ドレスバスが８ビツト長であるとすれば、６４にビット
のメモリセルアレイが使用できる。従って、本実施例の
メモリを採用することによって８ビツトのアドレスしか
出力できないＣＰＵチップで６４にビットメモリをアク
セスすることができる。しかも、メモリＣＰＵとの接続
は第２図に示すようにアドレスバス１０７゜データバス
１０８．コントロールバス１ｌｌｆｉ接接続することが
できる。
なお、ラッチ回路５のかわシに第３図に示すように＋１
回路９を有するカウンタ８を用いてもよい。この場合、
選択すべきレジスタを自動的にメモリチップ内部で変更
することができる。さらに、デコーダ５のかわりにカウ
ンタ８のカウントアラツーに応じてレジスタ選択信号が
１つづつシフトされるシフトレジスタを使うこともでき
る。
回路９を有するカウンタ８を用いてもよい。この場合、
選択すべきレジスタを自動的にメモリチップ内部で変更
することができる。さらに、デコーダ５のかわりにカウ
ンタ８のカウントアラツーに応じてレジスタ選択信号が
１つづつシフトされるシフトレジスタを使うこともでき
る。
上記メモリによれば、メモリ内の任意の番地をアクセス
するのにＣＰＵはすべて同一アドレスを出力すればよい
。この様子を第６図を用いて説明する。メモリの１００
査地、３００番地、７００番地および１０００番地を開
始アドレスとして夫々４種類のプログラムが格納されて
いるメモリを想定する。従来、かかるアドレスをアクセ
スするには１０ビツトのＣＰＵアドレスが必要で、しか
もＣＰＵは各アドレスに対応する２進テータを作成しな
ければならなかった。これに対して、本発明によれは、
８ビツトのＣＰＵアドレスで上記４つのアドレスを指定
できる。この場合、レジスタは４本、ラッチは２ビツト
でよい。４本のレジスタには夫々１００．３００．７０
０および１０００を示す２進データが予め格納されてい
る。この格納はプログラムの開始アドレスがわかってい
れば、マスクＲＯＭにプログラムを書込む時に同時にレ
ジスタに誉込むことができる。その後、ラッチにデータ
（ＯＯ）をセットすればＣＰＵアドレスは０でも演算器
の出力は１００となり、自動的に１００番地がアクセス
でき、ＣＰＵアドレスヲ１づつインクリメントすれば１
００番地を開始アドレスとするプログラムを順次読出す
ことができる。
するのにＣＰＵはすべて同一アドレスを出力すればよい
。この様子を第６図を用いて説明する。メモリの１００
査地、３００番地、７００番地および１０００番地を開
始アドレスとして夫々４種類のプログラムが格納されて
いるメモリを想定する。従来、かかるアドレスをアクセ
スするには１０ビツトのＣＰＵアドレスが必要で、しか
もＣＰＵは各アドレスに対応する２進テータを作成しな
ければならなかった。これに対して、本発明によれは、
８ビツトのＣＰＵアドレスで上記４つのアドレスを指定
できる。この場合、レジスタは４本、ラッチは２ビツト
でよい。４本のレジスタには夫々１００．３００．７０
０および１０００を示す２進データが予め格納されてい
る。この格納はプログラムの開始アドレスがわかってい
れば、マスクＲＯＭにプログラムを書込む時に同時にレ
ジスタに誉込むことができる。その後、ラッチにデータ
（ＯＯ）をセットすればＣＰＵアドレスは０でも演算器
の出力は１００となり、自動的に１００番地がアクセス
でき、ＣＰＵアドレスヲ１づつインクリメントすれば１
００番地を開始アドレスとするプログラムを順次読出す
ことができる。
同様に、ラッチの内容（０１）（１０）（１１）で夫々
別のプログラムの開始アドレスを直接指定することがで
きる。いずれの場合も、ＣＰＵアドレスはＯでよい。
別のプログラムの開始アドレスを直接指定することがで
きる。いずれの場合も、ＣＰＵアドレスはＯでよい。
この結果、第１３図に示すように上位アドレスでブロッ
クを指定し、下位アドレスでブロック内のアドレスを指
定する従来のように固定されたアドレス（０，Ｘ、２Ｘ
・・・、２ｎ）を開始アドレスとすることなく、第１４
図のようにレジスタ２の内容で直接任意のアドレスを指
定し、ＣＰＵアドレスでそれ以降のアドレスをシーケン
シャルにアクセスすることが可能となり、メモリの制御
性を著しく簡素化できるという効果かえられる。
クを指定し、下位アドレスでブロック内のアドレスを指
定する従来のように固定されたアドレス（０，Ｘ、２Ｘ
・・・、２ｎ）を開始アドレスとすることなく、第１４
図のようにレジスタ２の内容で直接任意のアドレスを指
定し、ＣＰＵアドレスでそれ以降のアドレスをシーケン
シャルにアクセスすることが可能となり、メモリの制御
性を著しく簡素化できるという効果かえられる。
ざらに、８ビツトのＣＰＵアドレスで６４にビットのメ
モリをアクセスするには、従来は第４図に示すように、
２５６ビツトのメモリチップを２５６個（Ｍ、）−Ｍｚ
ｓｓ ）並列に８ビ、ットのＣＰＵアドレスバスに接続
し、外部のコントローラ２０１でアクセスすべき１個の
メモリチップを選択しなければならなかった。これに対
して、本発明によれば、コントローラ２０１なしに８ビ
ツトのＣＰＵアドレスで直接６４にビットのメモリをア
クセスすることができる（第５図）。従って、本発明を
使用することによって、メモリチップとＣＰＵチッグと
をシンプルなバスで接続することが可能となる。
モリをアクセスするには、従来は第４図に示すように、
２５６ビツトのメモリチップを２５６個（Ｍ、）−Ｍｚ
ｓｓ ）並列に８ビ、ットのＣＰＵアドレスバスに接続
し、外部のコントローラ２０１でアクセスすべき１個の
メモリチップを選択しなければならなかった。これに対
して、本発明によれば、コントローラ２０１なしに８ビ
ツトのＣＰＵアドレスで直接６４にビットのメモリをア
クセスすることができる（第５図）。従って、本発明を
使用することによって、メモリチップとＣＰＵチッグと
をシンプルなバスで接続することが可能となる。
第７図は本発明の他の実施例で、ｎ本のレジスタ群２を
シフトレジスタ（もしくはリングカウンタ）１３で制御
する例を示す要部ブロック図である。この例によれば、
１つソフトクロック１４でレジスタの指定ができるので
、メモリチップの端子数を増加させずに大容量のメモリ
をアクセスすることができる。
シフトレジスタ（もしくはリングカウンタ）１３で制御
する例を示す要部ブロック図である。この例によれば、
１つソフトクロック１４でレジスタの指定ができるので
、メモリチップの端子数を増加させずに大容量のメモリ
をアクセスすることができる。
さらに、第１図のラッチ回路５へのデータ入力手段とし
て、データバス１０８を用いて、そこからう、ソチ回路
５へ入力するようにしてもよい（第８図）。第８図では
メモリセルアレイ、アドレスデコーダ、セレクタ、出力
バッファ回路等はメモリブロック１６として代表して示
されている。
て、データバス１０８を用いて、そこからう、ソチ回路
５へ入力するようにしてもよい（第８図）。第８図では
メモリセルアレイ、アドレスデコーダ、セレクタ、出力
バッファ回路等はメモリブロック１６として代表して示
されている。
第９図は本発明のさらに他の実施例で、レジスタ群２を
読出し書込み可能なメモリ（Ｉ（ＡＭ、ＰＲＯＭ、 Ｅ
ＰＲＯＭ、 Ｅ２ＰＲＯＭ等）で構成したものである。
読出し書込み可能なメモリ（Ｉ（ＡＭ、ＰＲＯＭ、 Ｅ
ＰＲＯＭ、 Ｅ２ＰＲＯＭ等）で構成したものである。
この場合、ラッチ回路にセットサれたデータはメモリに
対する読出しアドレスおよび書込アドレスとして用いら
れる。
対する読出しアドレスおよび書込アドレスとして用いら
れる。
さらに、第１０図に示すようにＣＰＵからはアドレスバ
ス１０７を通して下位アドレスを入力し、レジスタ２か
らは上位アドレスを読出して、これらを入力ラッチ回路
１８で結合してアドレスデコーダ１０２に転送するよう
にしてもよい。例えば、ＣＰＵアドレスとして下位８ビ
・ソトを用い、レジスタ２に上位８ビツトのデータをセ
ットしておけば、１６ビツトのアドレスでメモリセルア
レイをアクセスできる。
ス１０７を通して下位アドレスを入力し、レジスタ２か
らは上位アドレスを読出して、これらを入力ラッチ回路
１８で結合してアドレスデコーダ１０２に転送するよう
にしてもよい。例えば、ＣＰＵアドレスとして下位８ビ
・ソトを用い、レジスタ２に上位８ビツトのデータをセ
ットしておけば、１６ビツトのアドレスでメモリセルア
レイをアクセスできる。
なお、本発明はメモリとしてマスクＲＯＭを用いて説明
したが、メモリのタイプは通常のｌｔＯＭ。
したが、メモリのタイプは通常のｌｔＯＭ。
Ｒ，ＡＭ、ＰＲＯＭ、ＥＰＲＯＭ、Ｅ２ＰＲＯＭ等任意
のメモリチップに適用できる。また、メモリチップブに
入力される外部アドレスとしてはＣＰＵアドレスに限ら
ず、Ｄｒ〜（ＡコントローラやＬＲＴコントローラ等の
各種周辺装置から出力されるアドレスがあってもよいこ
とは明らかである。
のメモリチップに適用できる。また、メモリチップブに
入力される外部アドレスとしてはＣＰＵアドレスに限ら
ず、Ｄｒ〜（ＡコントローラやＬＲＴコントローラ等の
各種周辺装置から出力されるアドレスがあってもよいこ
とは明らかである。
以上説明したように本発明によれば、外部アドレスビッ
ト幅で規定されるアドレス空間より大きなアドレス空間
を有するメモリチップを特別な周辺回路を介在させるこ
となくメモリアクセスチップと接続することができ、し
かもそのアドレス制御も非常に１川単でよいという効果
がある。
ト幅で規定されるアドレス空間より大きなアドレス空間
を有するメモリチップを特別な周辺回路を介在させるこ
となくメモリアクセスチップと接続することができ、し
かもそのアドレス制御も非常に１川単でよいという効果
がある。
さらに、外部アドレスは一定のまま、メモリ内の任意の
アドレスを指定することができるという効果もある。
アドレスを指定することができるという効果もある。
第１図は本発明の一実施例を示すメモリチップのブロッ
ク図、第２図は第１図のメモリチップとＣＰＵチッグと
の接続を示すシステムプロ、ツク図、第３図は他の実施
例の要部ブロック図、第４図は従来のマイクログロセッ
サンステムの構成ブロック図、第５図は本発明によるマ
イクロフ゛ロセッサンステムの構成ブロック図、第６図
は従来のＣＰＵアドレスと本発明のＣＰＵアドレスとの
関係を示す図、第７図は本発明のさらに他の実施例の要
部ブロック図、第８図はさらに他の実施例のメモリチッ
プのブロック図、第９図はさらに他の実施例の要部ブロ
ック図、第１０図はさらに他の実施例のメモリチップの
ブロック図、第１１図は従来のメモリチップのブロック
図、第１２図は従来のシステム構成図、第１３図は従来
のメモリアドレス指定方式を示す図、第１４図は本発明
によるメモリアドレス指定方式を示す図である。 １．１００・・・・・・メモリチップ、１０１・・・・
・メモリセルアレイ、１０２・・・・・アドレスデコー
ダ、１０３・・・・・・セレクタ、１０４・・・・・出
力バッファ回路、１０７・・・・・・アドレスバス、１
０８・・・・・・データバス、２・・・・・レジスタ群
、３・・・・・・演’Ｒ−ｔｉ、４・・・・・デコーダ
、５・・・・・・ラッチ回路、８・・・・・・カウンタ
、１３・・・・・シフトレジスタ（リングカウンタ）、
１６・・・・・メモリブロック。 代理人 弁理士 内 原 −１′〉・。 日ｆノ。 第 ２ 図 第 ３ 図 茅 Ｓ 文 芋ｒ 乙 ■４ 茅 、ｙｖ！！Ｊ 〆１＼ へ
ク図、第２図は第１図のメモリチップとＣＰＵチッグと
の接続を示すシステムプロ、ツク図、第３図は他の実施
例の要部ブロック図、第４図は従来のマイクログロセッ
サンステムの構成ブロック図、第５図は本発明によるマ
イクロフ゛ロセッサンステムの構成ブロック図、第６図
は従来のＣＰＵアドレスと本発明のＣＰＵアドレスとの
関係を示す図、第７図は本発明のさらに他の実施例の要
部ブロック図、第８図はさらに他の実施例のメモリチッ
プのブロック図、第９図はさらに他の実施例の要部ブロ
ック図、第１０図はさらに他の実施例のメモリチップの
ブロック図、第１１図は従来のメモリチップのブロック
図、第１２図は従来のシステム構成図、第１３図は従来
のメモリアドレス指定方式を示す図、第１４図は本発明
によるメモリアドレス指定方式を示す図である。 １．１００・・・・・・メモリチップ、１０１・・・・
・メモリセルアレイ、１０２・・・・・アドレスデコー
ダ、１０３・・・・・・セレクタ、１０４・・・・・出
力バッファ回路、１０７・・・・・・アドレスバス、１
０８・・・・・・データバス、２・・・・・レジスタ群
、３・・・・・・演’Ｒ−ｔｉ、４・・・・・デコーダ
、５・・・・・・ラッチ回路、８・・・・・・カウンタ
、１３・・・・・シフトレジスタ（リングカウンタ）、
１６・・・・・メモリブロック。 代理人 弁理士 内 原 −１′〉・。 日ｆノ。 第 ２ 図 第 ３ 図 茅 Ｓ 文 芋ｒ 乙 ■４ 茅 、ｙｖ！！Ｊ 〆１＼ へ
Claims (1)
- アドレスデコーダと、メモリセルアレイと、メモモリ
セルの内容を出力する出力回路と、外部アドレスを入力
するアドレス入力回路と、所定の内容が記憶された少な
くとも１つのレジスタとを同一半導体チップ上に有し、
前記外部アドレスと前記レジスタの内容とを結合して前
記アドレスデコーダに供給するようにしたことを特徴と
するメモリ回路を有する半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60-27065 | 1985-02-14 | ||
| JP2706585 | 1985-02-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS621047A true JPS621047A (ja) | 1987-01-07 |
Family
ID=12210669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61031177A Pending JPS621047A (ja) | 1985-02-14 | 1986-02-14 | メモリ回路を有する半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4754435A (ja) |
| JP (1) | JPS621047A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6443470U (ja) * | 1987-09-11 | 1989-03-15 | ||
| JP2011175445A (ja) * | 2010-02-24 | 2011-09-08 | Renesas Electronics Corp | 半導体装置及びデータ処理システム |
| JP2012194819A (ja) * | 2011-03-17 | 2012-10-11 | Mitsubishi Electric Corp | プログラム切替回路、および電子機器 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS63266576A (ja) * | 1987-04-24 | 1988-11-02 | Hitachi Ltd | デイジタル信号処理装置 |
| US5450552A (en) * | 1987-08-17 | 1995-09-12 | Nec Corporation | Expanded address bus system for providing address signals to expanding devices |
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-
1986
- 1986-02-14 JP JP61031177A patent/JPS621047A/ja active Pending
- 1986-02-14 US US06/829,578 patent/US4754435A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US4754435A (en) | 1988-06-28 |
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