KR100546401B1 - 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자 및그 제조방법 - Google Patents

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Abstract

균일한 ONO막의 길이를 확보할 수 있는 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 메모리 소자는, 스페이서 형상을 갖은 도전성 스페이서와 반도체 기판 사이에 도전성 스페이서 하측에 자기정렬하는 절연 적층물을 형성한다. 상기 도전성 스페이서 사이의 홈에 형성된 게이트 전극과 반도체 기판 사이에는 게이트 산화막이 개재된다.
스페이서, ONO막, 전하트랩층, 자기정렬

Description

자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자 및 그 제조방법{Semiconductor memory device including self-aligned charge trapping layer and manufacturing method thereof}
도 1 내지 도 4는 일반적인 로컬 SONOS형 비휘발성 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 5는 종래의 방식에 따라 오정렬된 로컬 SONOS형 비휘발성 메모리 소자를 나타낸 단면도이다.
도 6은 본 발명의 실시예에 따른 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자의 단면도이다.
도 7 내지 도 16은 본 발명의 실시예에 따른 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 특히 자기정렬 방식에 의해 형성되는 전하트랩층을 포함하는 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
비휘발성 메모리 소자는 전원 공급이 중단되더라도 저장되어 있는 데이타를 유지하는 소자를 말한다. 한편, MOSFET 구조와 같이 단일의 게이트 전극을 가지면서, 전하를 트랩할 수 있는 SONOS(silicon-oxide-nitride-oxide-silicon)형 ONO 구조를 갖는 비휘발성 메모리 소자가 미국등록특허 제5,768,192호에 제시되어 있다. SONOS형 비휘발성 메모리 소자는 제조가 용이하고, 집적회로의 주변영역 및/또는 로직(logic)영역과 쉽게 일체화될 수 있다는 장점을 갖는다.
그런데, 이러한 종래의 SONOS형 비휘발성 메모리 소자는 ONO(oxide-nitride-oxide)막이 채널영역 위에 전체적으로 존재하므로, 게이트 산화막의 유효산화막의 두께가 증대된다. 이에 따라, SONOS형 비휘발성 메모리 소자는 높은 초기 문턱전압(및 이에 상응하는 높은 전력 소모) 및 높은 프로그램 전류를 갖게 된다. 또한, 실리콘 질화막에 트랩된 전자는 실리콘 질화막의 수평방향에 따라 움직일 수 있고, 이로 인해 소거 동작이 완전히 수행되지 않을 수도 있어 소거 속도가 길어진다. 아울러, 프로그래밍 동작 및 소거 동작이 반복적으로 수행되면서 소거된 셀의 초기 문턱전압(Vth)이 증가될 수 있으며, 이에 따라, 온-셀 전류 및 읽기 속도가 감소됨은 물론, 데이터 보유 시간(data retention time) 역시 감소될 수 있다.
이와 같은 문제를 해결하기 위하여, 전하트랩층, 즉 실리콘 질화막을 게이트 전극과 국부적으로 오버랩되도록 배치하는 로컬 SONOS형 비휘발성 메모리 소자가 제안되었다. 이하, 로컬 SONOS형 비휘발성 메모리 소자를 첨부 도면 도 1 내지 도 4를 참조하여 설명하도록 한다.
도 1을 참조하면, 실리콘 기판(10) 상부에 제1 실리콘 산화막(12), 실리콘 질화막(14) 및 제2 실리콘 산화막(16)을 순차적으로 적층한다. 그후, 제2 실리콘 산화막(16), 실리콘 질화막(14) 및 제1 실리콘 산화막(12)을 패터닝하기 하기 위하여, 통상의 포토리소그라피 방식에 의하여 제1 포토레지스터 패턴(18)을 형성한다. 포토레지스트 패턴(18)의 형태로, 노출된 제2 실리콘 산화막(16), 실리콘 질화막(14) 및 제1 실리콘 산화막(12)을 식각한다.
도 2에 도시된 바와 같이, 제1 포토레지스트 패턴(18)을 제거한 다음, 실리콘 기판(10) 상부에 게이트 산화막(20)을 증착한다. 이에 따라, 실리콘 기판(10)의 일부분은 게이트 산화막(20)에 의해 덮여지게 되고, 다른 부분은 ONO막(22)에 의해 덮여지게 된다.
도 3을 참조하여, 게이트 산화막(20) 및 ONO막(22) 상부에 게이트 전극용 도전층, 예컨대, 폴리실리콘막(24)을 증착한다. 폴리실리콘막(24) 상부에 게이트 전극을 한정하기 위한 제2 포토레지스트 패턴(26)을 형성한다.
도 4에 도시된 바와 같이, 제2 포토레지스트 패턴(26)의 형태로 폴리실리콘막(24) 및 ONO막(22)을 패터닝하여, 게이트 전극(25)을 한정한다. 그후, 제2 포토레지스트 패턴(26)을 제거한다. 이때, 게이트 전극(25)은 게이트 산화막(20) 및 ONO막(22)과 각각 오버랩된다. 이어서, 게이트 전극(25) 양측단 바깥쪽의 실리콘 기판(10)에 불순물을 주입하여, 소오스 및 드레인 영역(28a, 28b)을 형성한다. 이와 같이 하나의 게이트 전극(25)에 2개의 메모리 소자가 형성된 것을 2비트(bit) 형태라고 한다.
이와 같이 ONO막(22)이 게이트 전극(25)과 국부적으로 오버랩되도록 형성됨 에 따라, 초기 문턱전압을 낮출 수 있으며, 소거 속도를 줄일 수 있다는 장점이 있다.
그러나, 이러한 로컬 SONOS형 비휘발성 메모리 소자는 포토리소그라피 공정에 의하여 ONO막(22)의 길이가 한정됨으로 인해, 다음과 같은 문제점이 발생된다.
상술한 바와 같이, ONO막(22)의 길이는 제1 및 제2 포토레지스트 패턴(18, 26)에 의해 결정된다. 이때, 게이트 전극(25)을 한정하기 위한 제2 포토레지스트 패턴(26)은 도 3에서와 같이 포토리소그라피 공정 중 오정렬(misalign)이 발생될 수 있고, 그 결과, ONO막(22)의 길이가 변화된다. 즉, 도 3의 오정렬된 제2 포토레지스트 패턴(26a)으로 폴리실리콘막(24) 및 ONO막(22)을 패터닝하게 되면, 도 5와 같이, 각각의 메모리 소자별로, ONO막(22)의 길이(혹은, 게이트 전극과의 중첩 길이:L1, L2)가 상이해진다. 각각의 메모리 소자는 짝수(even) 셀, 홀수(odd) 셀이라고 한다. 이에 따라, 짝수/홀수 셀의 ONO막의 길이가 달라진다.
메모리 소자의 소거 속도, 소거 효율 및 초기 문턱전압에 영향을 미치는 ONO막(22)의 길이가 각 메모리 소자별로 상이해지면, 각각의 메모리 소자별로 서로 다른 문턱전압 및 소거 속도를 갖게 된다. 이에 따라, 각각의 비휘발성 메모리 소자의 균일도가 저하되고, 문턱전압 변동이 심해진다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 균일한 ONO막의 길이를 확보할 수 있는 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 오정렬로 인한 ONO막 길이의 변동을 방지할 수 있는 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자의 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 자기정렬된 전하트랩층을 포함한 반도체 메모리 소자는 반도체 기판 상에 게이트 절연막을 개재하여 형성되며, 양 측벽을 갖는 게이트 전극이 형성되어 있다. 상기 게이트 전극의 양 측벽에 스페이서 형상으로 형성된 한 쌍의 도전성 스페이서를 구비하고 있다. 상기 반도체 기판과 상기 도전성 스페이서 사이에 형성되며, 상기 도전성 스페이서의 하측에 자기정렬된 한쌍의 전하트랩층을 포함한다.
상기 한 쌍의 전하트랩층의 각각의 길이는 동일한 것이 바람직하고, 상기 도전성 스페이서의 바닥의 길이와 동일한 것이 바람직하다. 상기 전하트랩층은 양 측면에 산화막을 더 형성하여 ONO막을 형성할 수 있다.
상기 게이트 전극은 상기 도전성 스페이서 사이의 홈의 하부에 형성된 제1 게이트 전극과, 상기 홈의 상부에 형성되며 상기 도전성 스페이서와 상기 제1 게이트 전극을 전기적으로 연결하는 제2 게이트 전극으로 이루어질 수 있다.
상기 제1 게이트 전극은 상기 개재된 게이트 절연막과 평행한 상면을 이루며 상기 홈의 하부에 형성될 수 있다.
상기 도전성 스페이서는 상기 제1 게이트 전극에 대향하여 소정의 거리만큼 이격된 것이 바람직하다.
본 발명의 다른 기술적 과제를 달성하기 위한 자기정렬된 전하트랩층을 포함한 반도체 메모리 소자의 제조방법은 반도체 기판 상에 전하트랩층을 포함하는 절연 적층물을 형성한다. 그후, 상기 절연 적층물 상에 양 측벽을 갖는 매개물질 패턴을 형성하고, 상기 매개물질 패턴의 양 측벽에 도전성 스페이서를 형성한다. 상기 도전성 스페이서 사이에 형성된 상기 매개물질 패턴 및 적어도 그 하부에 형성된 상기 전하트랩층을 제거하여 홈을 형성한다. 상기 홈 내에 상기 도전성 스페이서와 전기적으로 연결된 게이트 전극을 형성한 다음, 상기 도전성 스페이서를 식각마스크로 하여 노출된 상기 절연 적층물의 일부를 식각하여 상기 도전성 스페이서의 하측에 자기정렬된 전하트랩층 패턴을 형성한다.
본 발명의 다른 기술적 과제를 달성하기 위한 다른 실시예에 의하면 반도체 기판 상에 실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층막을 형성한다. 그후, 상기 실리콘 산화막 상에 양 측벽을 갖는 매개물질 패턴을 형성한 다음, 상기 매개물질 패턴의 양 측벽에 도전성 스페이서를 형성한다. 상기 도전성 스페이서 사이에 형성된 상기 매개물질 패턴 및 그 하부에 형성된 상기 적층막을 제거하여 홈을 형성하고, 상기 홈 내에 상기 도전성 스페이서와 전기적으로 연결된 게이트 전극을 형성한다. 이어서, 상기 도전성 스페이서를 식각마스크로 하여 노출된 상기 실리콘 질화막/실리콘 산화막을 식각하여 상기 도전성 스페이서의 하측에 자기정렬된 전하트랩층 패턴을 형성한다. 상기 도전성 스페이서 양측단 바깥쪽의 반도체 기판에 소오스 및/또는 드레인 영역을 형성한다. 상기 반도체 기판 상에 층간절연막을 형성한다. 상기 드레인 영역이 노출되도록 상기 층간절연막을 식각한 다음, 상 기 노출된 드레인 영역과 콘택되도록 상기 층간절연막 상부에 비트라인을 형성한다.
상기 매개물질 패턴을 형성하는 단계는, 상기 절연 적층물 상에 절연막을 형성하는 단계, 상기 절연막 상에 상기 매개물질 패턴을 한정하는 포토레지스트 패턴을 형성하는 단계 및 상기 포토레지스트 패턴을 식각마스크로 하여 상기 절연 적층물이 노출되도록 상기 절연막을 제거하는 단계를 포함한다. 상기 절연 적층물 및 절연막은 식각선택비가 각각 상이한 막이 바람직하다. 예를 들어, 상기 절연 적층물은 실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층구조일 수 있고, 상기 절연막은 실리콘 질화막일 수 있다.
상기 도전성 스페이서를 형성하는 단계는, 상기 매개물질 패턴이 형성된 반도체 기판의 전면에 도전성 스페이서 물질층을 증착하는 단계 및 상기 도전성 스페이서 물질층을 이방성 건식식각을 이용하여 스페이서 형태의 도전성 스페이서를 형성하는 단계를 포함한다. 상기 한 쌍의 도전성 스페이서 바닥의 각각의 길이는 동일한 것이 바람직하다.
상기 게이트 전극을 형성하는 단계는, 상기 매개물질 패턴이 형성된 반도체 기판의 전면에 층간절연막을 형성하는 단계, 상기 매개물질 패턴을 습식식각을 이용하여 상기 절연 적층물이 노출되도록 제거하는 단계, 상기 노출된 절연 적층물을 습식식각 또는 건식식각을 이용하여 제거하는 단계, 상기 결과물이 형성된 반도체 기판 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 게이트 전극 물질층을 증착하여 상기 홈을 채우는 단계, 상기 게이트 전극 물질층을 식각하여 상기 층간절연막의 상부면을 노출시키는 단계, 상기 게이트 전극 물질층을 일부식각하여 상기 홈의 하부에 제1 게이트 전극을 형성하는 단계, 상기 게이트 절연막을 상기 제1 게이트 전극의 상면과 평행을 이루도록 식각하는 단계 및 상기 홈의 상부에 상기 제1 게이트 전극과 상기 도전성 스페이서를 전기적으로 연결시키는 제2 게이트 전극을 형성하는 단계를 포함한다.
상기 매개물질 및 층간절연막은 식각선택비가 각각 상이한 것이 바람직하고, 상기 게이트 전극 물질층 및 게이트 절연막은 식각선택비가 각각 상이한 것이 바람직하다.
상기 전하트랩층 패턴을 형성하는 단계는, 상기 전하트랩층 상의 전하차단층을 상기 도전성 스페이서를 식각마스크로 하여 제거하는 단계 및 상기 전하트랩층을 상기 도전성 스페이서를 식각마스크로 하여 제거하는 단계를 포함한다.
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다. 다음에서 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다.
본 발명에 따름 반도체 메모리 소자의 전하트랩층은 도전성 스페이서를 이용하여 자기정렬 방식으로 그 길이가 결정된다. 이에 따라, 다수의 포토리소그라피 공정없이 전하트랩층의 길이가 한정되므로, 오정렬로 인한 전하트랩층의 길이 변동이 방지된다. 또한, 본 발명은 하나의 게이트 전극이 두 부분의 전하트랩층을 포함 하는 2비트셀을 중심으로 설명한다.
도 6은 본 발명의 실시예에 따른 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자를 보여주는 단면도이다.
메모리 소자는 소오스 및 드레인 영역(136a, 136b)을 갖는 반도체 기판(100)을 포함한다. 반도체 기판(100)은 예컨대, P형의 실리콘 기판이거나, SOI(silicon on insulator) 기판일 수 있다. 소오스 및 드레인 영역(136a, 136b)은 일정 간격 즉, 채널 예정 길이 만큼 이격되어 있으며, 전압의 인가 형태에 따라 그 기능이 변화된다. 참조부호 134는 저농도로 도핑된 영역이다.
소오스 및 드레인 영역(136a, 136b) 사이의 반도체 기판(100) 상부에 폴리실콘막으로 이루어진 게이트 전극(128)이 형성된다. 게이트 전극(128)은 워드 라인으로 일컬어질 수 있다. 게이트 전극(128)은 굽어진(curved) 측벽으로 이루어진 스페이서 형태의 도전성 스페이서(116)와, 도전성 스페이서(116) 사이의 홈(도 11의 120) 하부에 게이트 절연막(122a)을 개재하면서 형성된 제1 게이트 전극(124a) 및 홈(120) 내에 제1 게이트 전극(124a)의 상부를 채우며 도전성 스페이서(116)를 전기적으로 연결하는 제2 게이트 전극(126)으로 이루어진다. 도전성 스페이서(116)는 제1 및 제2 게이트 전극(124a, 126)에 대향하여 대칭을 이루도록 배치된다.
도전성 스페이서(116)의 하측에는 도전성 스페이서(116)의 측벽 에지(edge)에 정렬(자기정렬)되는 절연 적층물(130)이 개재된다. 절연 적층물(130)은 터널산화막 역할을 하는 실리콘 산화막(102a), 전하트랩층 역할을 하는 실리콘 질화막(104b) 및 트랩된 전하를 차단하기 위한 실리콘 산화막(114c)의 적층구조이 다. 단, 터널산화막(102a)은 후속 이온주입 공정을 위하여 기판(100) 상으로 확장될 수 있다. 이에 따라, 한 쌍의 전하트랩층(104b) 각각의 길이는 동일하고, 도전성 스페이서(116)의 바닥의 길이와 동일하다.
기판(100)으로 확장된 터널산화막(102a)과 도전성 스페이서(116) 사이에 절연막으로 이루어진 스페이서(132)를 더 구비할 수 있다. 절연막 스페이서(132)는 소오스 및 드레인 영역(136a, 136b)을 형성하기 위함이다. 그후, 게이트 전극(128)이 형성된 반도체 기판(100) 상의 층간절연막(138)의 내부 및 상부면에 소오스 및 드레인 영역(136a, 136b)과 콘택되도록 도전라인 콘택(140)이 형성된다. 이때, 드레인 영역(136b)과 연결되는 도전라인 콘택(140)은 실질적으로 비트라인이다.
이와 같은 구성을 갖은 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자의 제조방법을 도 7 내지 도 16을 참조하여 설명하도록 한다.
먼저, 도 7을 참조하여, 반도체 기판(100), 예컨대 실리콘 기판 상부에 제1 막(102), 제2 막(104), 제3 막(106) 및 제4 막(108)을 순차적으로 적층한다. 예를 들어, 제1 막(102)은 30 내지 80Å 두께, 제2 막(104)은 30 내지 100Å 두께, 제3 막(106)은 50 내지 100Å 두께로 증착하고, 제4 막(108)은 2000 내지 5000Å 두께로 증착한다. 여기서, 제1 막(102)과 제3 막(106)은 실리콘 산화막이 이용될 수 있고 제2 막(104)과 제4 막(108)은 실리콘 질화막이 이용될 수 있다. 다음에, 제4 막(108)의 상부에 포토레지스트 패턴(110)을 통상의 포토리소그라피 방식으로 형성한다.
도 8에 도시된 바와 같이, 포토레지스트 패턴(110)의 형태로 제4 막(108)을 패터닝하여 매개물질 패턴(112)을 형성한다. 제4 막(108)은 건식식각 방식으로 제거하며, 이때 제3 막(106)은 식각정지막의 역할을 한다. 제4 막(108)과 제3 막(106)의 식각선택비는 각각 상이한 것이 바람직하다. 이때, 매개물질 패턴(112)의 높이는 제4 막(108)의 두께와 같은 2000 내지 5000Å인 것이 바람직하다. 그후, 제3 막(106)의 노출된 부분을 습식식각으로 제거한 다음, 제5 막(114)을 바람직하게는 30 내지 80Å 두께로 매개물질 패턴(112)이 형성된 기판(100)의 전면에 피복한다. 이에 따라, 매개물질 패턴(112)의 하부에는 식각되지 않은 제3 막(106a)이 잔존한다. 제5 막(114)은 트랩된 전하를 차단하는 전하차단층으로 이용될 수 있으며 실리콘 산화막이 이용될 수 있다. 만일, 제4 막(108)을 제거한 후의 제3 막(106)이 손상됨이 없이 전하차단층의 역할을 충분히 수행할 수 있으면 제5 막(114)을 별도로 형성하지 않을 수 있다.
도 9를 참조하면, 제5 막(114)의 전면에 예를 들어 1000 내지 3000Å 두께로 도전성 스페이서 물질층(도시하지 않음)을 증착한다. 그후, 도전성 스페이서 물질층을 이방성 건식식각, 예컨대 반응성 이온 에칭(reactive ion etching)에 의해 제5 막(114)의 양측벽에 도전성 스페이서(116)를 형성한다. 이러한 도전성 스페이서(116)는 반도체 기판(100)과 실질적으로 수직을 이루는 내벽과 내벽의 단부로부터 연장되어 원호 형상을 갖는 측벽을 포함한다. 도전성 스페이서(116)는 전하 트랩을 위한 게이트 전극으로 작용한다. 이때, 도전성 스페이서(116) 물질층의 두께는 도전성 스페이서(116)의 바닥의 길이를 결정한다. 도전성 스페이서(116)의 바닥이란 제5 막(114)과 접촉하는 면을 일컫는다. 즉, 동일한 식각조건에서 도전성 스 페이서 물질층의 두께가 클수록 도전성 스페이서(116)의 바닥의 길이가 증가한다.
도 10에 도시된 바와 같이, 도전성 스페이서(116)가 형성된 반도체 기판(100) 상부에 층간절연막(118)을 5000 내지 15000Å 두께로 형성한다. 그후, 층간 절연막(118)의 상부면을 종료점으로 하여 CMP나 에치백을 이용하여 평탄화한다. 평탄화 과정을 거치면 매개물질 패턴(112)의 상부면에 피복된 제5 막(114)은 제거되어 분리된 제5 막(114a)가 된다.
도 11에 도시된 바와 같이, 매개물질 패턴(112)을 예를 들어 인산에 의한 습식식각으로 제거한다. 이때, 매개물질 패턴(112)과 층간절연막(118)은 식각선택비가 각각 상이한 것이 바람직하다. 이어서, 식각되지 않고 잔존하는 제3 막(106a) 및 층간절연막(118)의 내벽에 피복된 제5 막(114a)을 불산 등으로 습식식각하여 제거한다. 그후, 매개물질 패턴(112), 제3 막(106a) 및 제5막(114a)이 제거된 영역(120, 이하 홈이라고 함)의 바닥면의 제2 막(104)을 건식식각을 이용하여 제거한다. 따라서, 도전성 스페이서(116)의 하부에는 홈(120)에 의해 분리된 제2 막(104a)과 제5 막(114b)을 포함한다.
도 12를 참조하면, 홈(120)이 형성된 반도체 기판(100)의 전면에 예를 들어 30 내지 150Å 두께로 제6 막(122)을 화학기상증착법을 이용하여 증착한다. 이때, 제6 막(122)은 실리콘 산화막일 수 있으며, 게이트 절연막으로 사용된다. 이어서, 실리콘 산화막(122)의 치밀도를 개선하기 위하여 900 내지 1100℃의 온도에서 어닐링한다. 그후, 제6 막(122)의 전면에 제1 게이트 전극 물질층(124) 예를 들어 폴리실리콘막을 1000 내지 4000Å 두께로 증착하여 홈(120)을 채운다.
도 13에 도시한 바와 같이, 제1 게이트 전극 물질층(124)을 선택적으로 제거하여 홈(120)의 하부에 제1 게이트 전극(124a)을 형성한다. 즉, 먼저 에치백 공정을 진행하여 층간절연막(118) 상부의 제1 게이트 전극 물질층(124)을 제거한다. 그후, 시간식각(time etch) 방식으로 추가 식각하여 홈(120)의 적정 깊이까지 충분하게 식각한다. 여기서, 충분하게 식각한다는 것은 제1 게이트 전극 물질층(124)을 식각함에 있어서, 홈(120)의 바닥면이 노출되지 않을 정도로 식각한다는 것이다. 제1 게이트 전극(124a)의 높이는 홈(120) 높이의 1/3 내지 1/5 정도가 바람직하다. 이어서, 습식식각을 이용하여 제1 게이트 전극(124a)과 실질적으로 평행한 상면을 이루는 게이트 절연막(122a)을 형성한다. 제1 게이트 전극(124a)은 게이트 절연막(122a) 하부의 반도체 기판(100)에 채널영역을 형성하기 위한 게이트 전극의 역할을 한다. 이때, 제1 게이트 전극 물질층(124)과 게이트 절연막(122a)은 식각선택비가 각각 상이한 것이 바람직하다.
도 14를 참조하여, 상기 결과물의 전면에 제2 게이트 전극 물질층(도시하지 않음), 예를 들어 폴리실리콘막을 500 내지 3000Å 두께로 증착한다. 이어서, 층간 절연막(118) 상부면을 종료점으로 제2 게이트 전극 물질층을 평탄화하여 제2 게이트 전극(126)을 형성한다. 즉, 제2 게이트 전극(126)은 홈(120) 내에 제1 게이트 전극(124a)의 상부에 형성된다. 제2 게이트 전극(126)은 도전성 스페이서(116)와 제1 게이트 전극(124a)을 물리적 그리고 전기적으로 연결시킨다. 도전성 스페이서(116), 제1 게이트 전극(124a) 및 제2 게이트 전극(126)은 일체화하여 게이트 전극(128)을 이룬다.
도 15에 도시된 바와 같이, 습식식각 또는 건식식각을 이용하여 층간 절연막(118)을 제거한 다음, 게이트 전극(128)을 식각마스크로 하여 습식식각 또는 건식식각으로 도전성 스페이서(116) 양측단의 바깥쪽에 노출된 제5 막(114b)을 제거한다. 이때, 제2 막(104a)은 식각정지막 역할을 한다. 그후, 도전성 스페이서(116)의 양측단의 바깥쪽에 노출된 제2 막(104a)을 건식식각에 의하여 제거한다. 이때, 제1 막(102a)은 제거하지 않음으로써 후속 이온주입공정에서 불순물의 유출을 차단하도록 한다. 이에 따라, 반도체 기판(100) 상으로 확장된 제1 막(102a), 도전성 스페이서(116)에 자기정렬된 제2 막(104b) 및 제3 막(114c)으로 이루어진 절연 적층물(130)이 도전성 스페이서(116)의 하측에 형성된다. 절연 적층물(130)은 터널산화막/전하트랩층/전하차단층으로 구성될 수 있고, ONO (oxide-nitride-oxide)막이 바람직하다.
도 16을 참조하면, 도전성 스페이서(116) 양측단 바깥쪽의 반도체 기판(100)에 도전라인 콘택(도 6의 140)을 위한 형성하기 위하여 N형 불순물 예컨대, As 또는 P 이온을 약 1013 ions/cm2의 농도로 주입하여, 접합영역(134)을 형성한다. 이어서, 통상의 방법에 의하여 절연막으로 이루어진 스페이서(132)를 터널산화막(102a)과 도전성 스페이서(116) 사이에 형성한다. 그후, N형 불순물을 1015 내지 1016 ions/cm2의 농도로 주입하여, 소오스 및 드레인 영역(136a, 136b)을 형성한다.
다음, 도 6에서 도시된 바와 같이, 반도체 기판(100) 결과물 상부에 층간 절연막(138)을 증착한다. 그후, 소오스 및 드레인 영역(136a, 136b)이 노출되도록 층 간절연막(138)을 식각하여 콘택홀을 형성한 다음, 노출된 소오스 및 드레인 영역(136a, 136b)과 콘택되도록 도전라인 콘택(140)을 형성한다.
본 실시예에 따르면, 기판(100) 상의 도전성 스페이서(116)의 하측에 자기정렬된 ONO막(130)을 형성한다. 이에 따라, 별도의 포토리소그라피 공정없이, 국부적으로 도전성 스페이서(116)의 하측에 ONO막(130)을 형성할 수 있다. 따라서, 포토리소그라피 공정에 따른 오정렬 문제를 해결할 수 있다.
또한, ONO막(130)은 스페이서 형태의 도전성 스페이서(116) 바닥의 길이에 의해 그 길이가 조절된다. 이때, 스페이서 공정은 반도체 제조 공정에서 일반적으로 사용되는 공정으로, 공정이 용이할 뿐만 아니라, 스페이서의 길이를 비교적 정확히 제어 가능하므로, 도전성 스페이서(116)와 오버랩되는 ONO막(130)의 길이를 정확히 조절할 수 있다.
나아가, 본 실시예에서는 도전성 스페이서(116)를 형성하기 위하여 제3 막(106)은 실리콘 산화막으로, 제4 막(108)은 실리콘 질화막을 사용하였지만, 이에 국한됨이 없이, 식각선택비가 서로 상이한 막이면 어느 막이든 사용될 수 있다.
이상, 본 발명은 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
상술한 본 발명에 따르면, 스페이서 형태인 도전성 스페이서의 하측에 ONO막 및 반도체 기판이 순차적으로 배치되어 있어, 자기정렬된 전하트랩층을 포함하는 SONOS 구조를 형성할 수 있다.
이때, ONO막은 별도의 포토리소그라피 공정 없이, 도전성 스페이서에 의해 자기정렬적으로 형성되므로, 포토리소그라피 공정시 오정렬로 인한 ONO막의 길이 불균일성을 해소할 수 있다.
또한, 상기 ONO막은 일반적인 반도체 제조 공정에서 널리 사용되는 스페이서에 의해 구축되므로, ONO막을 형성하는 것이 용이하고 ONO막의 길이를 정확히 조절할 수 있다는 잇점이 있다.

Claims (33)

  1. 반도체 기판;
    상기 반도체 기판 상에 게이트 절연막을 개재하여 형성되며, 양 측벽을 갖는 게이트 전극;
    상기 게이트 전극의 양 측벽에 스페이서 형상으로 형성되고, 상기 게이트전극과 전기적으로 연결된 한 쌍의 도전성 스페이서; 및
    상기 반도체 기판과 상기 도전성 스페이서 사이에 형성되며, 상기 도전성 스페이서의 하측에 자기정렬된 한쌍의 전하트랩층을 포함하는 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자.
  2. 제1항에 있어서, 상기 한 쌍의 전하트랩층의 각각의 길이는 동일한 것을 특징으로 하는 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자.
  3. 제1항에 있어서, 상기 한 쌍의 전하트랩층의 길이는 상기 도전성 스페이서의 바닥의 길이와 동일한 것을 특징으로 하는 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자.
  4. 제1항에 있어서, 상기 전하트랩층은 질화막으로 이루어진 것을 특징으로 하는 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자.
  5. 제4항에 있어서, 상기 전하트랩층은 양 측면에 산화막을 더 형성하여 ONO막을 형성하는 것을 특징으로 하는 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자.
  6. 제1항에 있어서, 상기 도전성 스페이서는 폴리실리콘막인 것을 특징으로 하는 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자.
  7. 제1항에 있어서, 상기 게이트 전극은,
    상기 도전성 스페이서 사이의 홈의 하부에 형성된 제1 게이트 전극과,
    상기 홈의 상부에 형성되며, 상기 도전성 스페이서와 상기 제1 게이트 전극을 전기적으로 연결하는 제2 게이트 전극으로 이루어진 것을 특징으로 하는 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자.
  8. 제7항에 있어서, 상기 제1 게이트 전극은 상기 개재된 게이트 절연막과 평행한 상면을 이루며 상기 홈의 하부에 형성되는 것을 특징으로 하는 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자.
  9. 제7항에 있어서, 상기 제1 게이트 전극은 상기 홈의 바닥면이 노출되지 않도록 형성된 것을 특징으로 하는 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자.
  10. 제7항에 있어서, 상기 제1 게이트 전극은 굴곡진 상부면을 갖는 것을 특징으로 하는 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자.
  11. 제7항에 있어서, 상기 도전성 스페이서는 상기 제1 게이트 전극에 대향하여 소정의 거리만큼 이격된 것을 특징으로 하는 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자.
  12. 제7항에 있어서, 상기 제1 게이트 전극 및 제2 게이트 전극은 폴리실리콘, Al, W, WNx, Ta, TaN, Ru, Ti, TiN, Pt 및 이들의 결합으로 이루어진 것을 특징으로 하는 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자.
  13. 반도체 기판 상에 전하트랩층을 포함하는 절연 적층물을 형성하는 단계;
    상기 절연 적층물 상에 양 측벽을 갖는 매개물질 패턴을 형성하는 단계;
    상기 매개물질 패턴의 양 측벽에 도전성 스페이서를 형성하는 단계;
    상기 도전성 스페이서 사이에 형성된 상기 매개물질 패턴 및 적어도 그 하부에 형성된 상기 전하트랩층을 제거하여 홈을 형성하는 단계;
    상기 홈 내에 상기 도전성 스페이서와 전기적으로 연결된 게이트 전극을 형성하는 단계;
    상기 도전성 스페이서를 식각마스크로 하여 노출된 상기 절연 적층물의 일부를 식각하여 상기 도전성 스페이서의 하측에 자기정렬된 전하트랩층 패턴을 형성하는 단계를 포함하는 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자의 제조방법.
  14. 제13항에 있어서, 상기 절연 적층물은 터널산화막/전하트랩층/전하차단층으로 이루어진 것을 특징으로 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자의 제조방법.
  15. 제13항에 있어서, 상기 매개물질 패턴을 형성하는 단계는,
    상기 절연 적층물 상에 절연막을 형성하는 단계;
    상기 절연막 상에 상기 매개물질 패턴을 한정하는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각마스크로 하여 상기 절연 적층물이 노출되도록 상기 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자의 제조방법.
  16. 제15항에 있어서, 상기 절연막의 두께는 2000 내지 5000Å인 것을 특징으로 하는 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자의 제조방법.
  17. 제15항에 있어서, 상기 절연 적층물 및 절연막은 식각선택비가 각각 상이한 것을 특징으로 하는 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자의 제조방법.
  18. 제15항에 있어서, 상기 매개물질 패턴을 형성하는 단계 이후에,
    상기 매개물질 패턴이 형성된 상기 기판의 전면에 실리콘 산화막을 30 내지 80Å 두께로 더 형성하는 단계를 포함하는 것을 특징으로 하는 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자의 제조방법.
  19. 제13항에 있어서, 상기 도전성 스페이서를 형성하는 단계는,
    상기 매개물질 패턴이 형성된 반도체 기판의 전면에 도전성 스페이서 물질층을 증착하는 단계; 및
    상기 도전성 스페이서 물질층을 이방성 건식식각을 이용하여 스페이서 형태 의 도전성 스페이서를 형성하는 단계를 포함하는 것을 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자의 제조방법.
  20. 제13항에 있어서, 상기 한 쌍의 도전성 스페이서 바닥의 각각의 길이는 동일한 것을 특징으로 하는 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자의 제조방법.
  21. 제13항에 있어서, 상기 게이트 전극을 형성하는 단계는,
    상기 매개물질 패턴이 형성된 반도체 기판의 전면에 층간절연막을 형성하는 단계;
    상기 매개물질 패턴을 습식식각을 이용하여 상기 절연 적층물이 노출되도록 제거하는 단계;
    상기 노출된 절연 적층물을 습식식각 또는 건식식각을 이용하여 제거하는 단계;
    상기 결과물이 형성된 반도체 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 전극 물질층을 증착하여 상기 홈을 채우는 단계;
    상기 게이트 전극 물질층을 식각하여 상기 층간절연막의 상부면을 노출시키는 단계;
    상기 게이트 전극 물질층을 일부식각하여 상기 홈의 하부에 제1 게이트 전극 을 형성하는 단계;
    상기 게이트 절연막을 상기 제1 게이트 전극의 상면과 평행을 이루도록 식각하는 단계; 및
    상기 홈의 상부에 상기 제1 게이트 전극과 상기 도전성 스페이서를 전기적으로 연결시키는 제2 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자의 제조방법.
  22. 제21항에 있어서, 상기 매개물질 및 층간절연막은 식각선택비가 각각 상이한 것을 특징으로 하는 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자의 제조방법.
  23. 제21항에 있어서, 상기 게이트 전극 물질층 및 게이트 절연막은 식각선택비가 각각 상이한 것을 특징으로 하는 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자의 제조방법.
  24. 제14항에 있어서, 상기 전하트랩층 패턴을 형성하는 단계는,
    상기 전하트랩층 상의 전하차단층을 상기 도전성 스페이서를 식각마스크로 하여 제거하는 단계; 및
    상기 전하트랩층을 상기 도전성 스페이서를 식각마스크로 하여 제거하는 단계를 포함하는 것을 특징으로 하는 자기정렬된 전하트랩층을 포함하는 반도체 메모 리 소자의 제조방법.
  25. 반도체 기판 상에 실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층막을 형성하는 단계;
    상기 실리콘 산화막 상에 양 측벽을 갖는 매개물질 패턴을 형성하는 단계;
    상기 매개물질 패턴의 양 측벽에 도전성 스페이서를 형성하는 단계;
    상기 도전성 스페이서 사이에 형성된 상기 매개물질 패턴 및 그 하부에 형성된 상기 적층막을 제거하여 홈을 형성하는 단계;
    상기 홈 내에 상기 도전성 스페이서와 전기적으로 연결된 게이트 전극을 형성하는 단계;
    상기 도전성 스페이서를 식각마스크로 하여 노출된 상기 실리콘 질화막/실리콘 산화막을 식각하여 상기 도전성 스페이서의 하측에 자기정렬된 전하트랩층 패턴을 형성하는 단계;
    상기 도전성 스페이서 양측단 바깥쪽의 반도체 기판에 소오스 및/또는 드레인 영역을 형성하는 단계;
    상기 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 드레인 영역이 노출되도록 상기 층간절연막을 식각하는 단계; 및
    상기 노출된 드레인 영역과 콘택되도록 상기 층간절연막 상부에 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자의 제조방법.
  26. 제25항에 있어서, 상기 매개물질 패턴을 형성하는 단계는,
    상기 실리콘 산화막/실리콘 질화막/실리콘 산화막 상에 실리콘 질화막을 형성하는 단계;
    상기 실리콘 질화막 상에 상기 매개물질 패턴을 한정하는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각마스크로 하여 상기 실리콘 산화막이 노출되도록 상기 실리콘 질화막을 제거하는 단계를 포함하는 것을 특징으로 하는 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자의 제조방법.
  27. 제25항에 있어서, 상기 매개물질 패턴을 실리콘 질화막으로 이루어진 것을 특징으로 하는 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자의 제조방법.
  28. 제27항에 있어서, 상기 실리콘 질화막의 두께는 2000 내지 5000Å인 것을 특징으로 하는 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자의 제조방법.
  29. 제25항에 있어서, 상기 도전성 스페이서를 형성하는 단계는,
    상기 매개물질 패턴이 형성된 상기 기판의 전면에 도전성 스페이서 물질층을 증착하는 단계; 및
    상기 도전성 스페이서 물질층을 이방성 건식식각을 이용하여 전면식각하는 단계를 포함하는 것을 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자의 제조방법.
  30. 제25항에 있어서, 상기 한 쌍의 도전성 스페이서 바닥의 각각의 길이는 동일할 것을 특징으로 하는 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자의 제조방법.
  31. 제25항에 있어서, 상기 게이트 전극을 형성하는 단계는,
    상기 매개물질 패턴이 형성된 반도체 기판의 전면에 층간절연막을 형성하는 단계;
    상기 매개물질 패턴을 습식식각을 이용하여 상기 실리콘 산화막이 노출되도록 제거하는 단계;
    상기 실리콘 산화막/실리콘 질화막/실리콘 산화막을 습식식각 또는 건식식각을 이용하여 제거하는 단계;
    상기 결과물이 형성된 기판 상에 게이트 산화막을 형성하는 단계;
    상기 실리콘 산화막 상에 게이트 전극 물질층을 증착하여 상기 홈을 채우는 단계;
    상기 게이트 전극 물질층을 식각하여 상기 층간절연막의 상부면을 노출시키는 단계;
    상기 게이트 전극 물질층을 일부식각하여 상기 홈의 하부에 제1 게이트 전극 을 형성하는 단계;
    상기 게이트 산화막을 상기 제1 게이트 전극의 상면과 평행을 이루도록 식각하는 단계; 및
    상기 홈의 상부에 상기 제1 게이트 전극과 상기 도전성 스페이서를 전기적으로 연결시키는 제2 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자의 제조방법.
  32. 제31항에 있어서, 상기 게이트 산화막을 형성하는 단계 이후에,
    상기 게이트 산화막을 900 내지 1100??의 온도에서 열처리하여 치밀화하는 단계를 더 포함하는 것을 특징으로 하는 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자의 제조방법.
  33. 제25항에 있어서, 상기 전하트랩층 패턴을 형성하는 단계는,
    상기 실리콘 질화막 상의 실리콘 산화막을 상기 도전성 스페이서를 식각마스크로 하여 제거하는 단계; 및
    상기 실리콘 질화막을 상기 도전성 스페이서를 식각마스크로 하여 제거하는 단계를 포함하는 것을 특징으로 하는 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자의 제조방법.
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