JPH07254652A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH07254652A JPH07254652A JP6071563A JP7156394A JPH07254652A JP H07254652 A JPH07254652 A JP H07254652A JP 6071563 A JP6071563 A JP 6071563A JP 7156394 A JP7156394 A JP 7156394A JP H07254652 A JPH07254652 A JP H07254652A
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- JP
- Japan
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- insulating film
- groove
- mask layer
- film
- forming
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
- Element Separation (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 素子動作特性に変動を与えることのない微細
に分離された電極を備えた半導体装置を提供することを
目的とする。 【構成】 本発明に係る半導体装置は、半導体基板表面
に設けた溝を少なくとも上端面まで絶縁物で埋め込んで
形成した素子分離領域５，６，１６と、隣り合う前記素
子分離領域間に自己整合的に形成された電極７とを備え
たことを特徴とする。好ましくは、素子分離領域は選択
的エッチングできる２種類の絶縁物を逐次堆積して形成
しても良いし、１種類の絶縁物で形成しても良い。素子
分離領域を溝の側壁部分に形成された第１の絶縁膜と溝
の側壁部分以外を埋め込んだ第１の絶縁膜とは異なる絶
縁物からなる第２の絶縁膜から構成し、溝の底部には第
１の絶縁膜に対して自己整合的に形成した拡散層を設け
ても良い。また、電極が電荷蓄積層の場合、その側面に
絶縁膜を介して制御ゲート電極を形成しても良い。
に分離された電極を備えた半導体装置を提供することを
目的とする。 【構成】 本発明に係る半導体装置は、半導体基板表面
に設けた溝を少なくとも上端面まで絶縁物で埋め込んで
形成した素子分離領域５，６，１６と、隣り合う前記素
子分離領域間に自己整合的に形成された電極７とを備え
たことを特徴とする。好ましくは、素子分離領域は選択
的エッチングできる２種類の絶縁物を逐次堆積して形成
しても良いし、１種類の絶縁物で形成しても良い。素子
分離領域を溝の側壁部分に形成された第１の絶縁膜と溝
の側壁部分以外を埋め込んだ第１の絶縁膜とは異なる絶
縁物からなる第２の絶縁膜から構成し、溝の底部には第
１の絶縁膜に対して自己整合的に形成した拡散層を設け
ても良い。また、電極が電荷蓄積層の場合、その側面に
絶縁膜を介して制御ゲート電極を形成しても良い。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置および
その製造方法に係わり、特にトレンチ構造による素子分
離領域に対して電荷蓄積層やゲート電極などの電極を自
己整合的に形成した半導体記憶装置およびその製造方法
に関する。
その製造方法に係わり、特にトレンチ構造による素子分
離領域に対して電荷蓄積層やゲート電極などの電極を自
己整合的に形成した半導体記憶装置およびその製造方法
に関する。
【０００２】
【従来の技術】近年、半導体記憶装置は高集積化の一途
を辿っており、微細な半導体記憶装置の研究が盛んであ
る。例えば各種半導体記憶装置のうち不揮発性メモリ素
子はハードディスク装置の代替品として期待されてお
り、さらなる高集積化が望まれている。
を辿っており、微細な半導体記憶装置の研究が盛んであ
る。例えば各種半導体記憶装置のうち不揮発性メモリ素
子はハードディスク装置の代替品として期待されてお
り、さらなる高集積化が望まれている。
【０００３】この不揮発性メモリ素子は、他の半導体記
憶装置には見られない浮遊ゲートを用いる特殊な構造を
有しており、素子微細化の上で、この浮遊ゲートを微細
形成する技術が重要な要素の一つである。
憶装置には見られない浮遊ゲートを用いる特殊な構造を
有しており、素子微細化の上で、この浮遊ゲートを微細
形成する技術が重要な要素の一つである。
【０００４】浮遊ゲートは堆積した膜を分離して形成す
るが、シリコン半導体基板上に不揮発性メモリ素子を形
成する場合には、この浮遊ゲート分離に写真触刻法が用
いられる。しかしながら、写真触刻法では、最新の技術
を用いても０．４μｍ以下の幅（スリット）で浮遊ゲー
トの分離を行うことは極めて困難である。
るが、シリコン半導体基板上に不揮発性メモリ素子を形
成する場合には、この浮遊ゲート分離に写真触刻法が用
いられる。しかしながら、写真触刻法では、最新の技術
を用いても０．４μｍ以下の幅（スリット）で浮遊ゲー
トの分離を行うことは極めて困難である。
【０００５】さらに、写真触刻法を用いた場合、合わせ
ずれが生じてしまうため、６４Ｍ以降の高密度素子で
は、素子上で浮遊ゲート分離を行うおそれが生ずる。こ
の場合、トンネル酸化膜上に直接制御ゲートが形成され
るため、素子動作時にトンネル酸化膜の絶縁破壊を起こ
すので、素子動作に致命的な影響を与えてしまう。ま
た、これを回避しようとすると、素子形成領域を大きく
せざるを得ない。
ずれが生じてしまうため、６４Ｍ以降の高密度素子で
は、素子上で浮遊ゲート分離を行うおそれが生ずる。こ
の場合、トンネル酸化膜上に直接制御ゲートが形成され
るため、素子動作時にトンネル酸化膜の絶縁破壊を起こ
すので、素子動作に致命的な影響を与えてしまう。ま
た、これを回避しようとすると、素子形成領域を大きく
せざるを得ない。
【０００６】
【発明が解決しようとする課題】以上のように、従来の
不揮発性メモリ素子において浮遊ゲートを分離・形成す
る方法では、微細な幅で浮遊ゲートの分離を行うことは
極めて困難であった。また、該方法における写真触刻工
程時の合わせずれにより、素子形状や素子動作特性の変
動を生じる問題があった。
不揮発性メモリ素子において浮遊ゲートを分離・形成す
る方法では、微細な幅で浮遊ゲートの分離を行うことは
極めて困難であった。また、該方法における写真触刻工
程時の合わせずれにより、素子形状や素子動作特性の変
動を生じる問題があった。
【０００７】本発明は、上記事情を考慮してなされたも
ので、素子動作特性に変動を与えることのない、微細に
分離された電極を備えた半導体記憶装置を提供すること
を目的とする。
ので、素子動作特性に変動を与えることのない、微細に
分離された電極を備えた半導体記憶装置を提供すること
を目的とする。
【０００８】
【課題を解決するための手段】本発明における課題解決
手段は、半導体基板表面に設けた溝を少なくとも上端面
まで絶縁物で埋め込んで形成した素子分離領域と、隣り
合う前記素子分離領域間に自己整合的に形成された電極
とを備えたことを特徴とする。
手段は、半導体基板表面に設けた溝を少なくとも上端面
まで絶縁物で埋め込んで形成した素子分離領域と、隣り
合う前記素子分離領域間に自己整合的に形成された電極
とを備えたことを特徴とする。
【０００９】また、好ましくは、前記素子分離領域は、
互いに選択的にエッチングできる２種類の絶縁物で前記
溝を順次埋め込んで形成すると良い。この場合、前記素
子分離領域は、前記溝の側壁部分に形成された第１の絶
縁膜と、該溝の残りの部分を埋め込んだ、該第１の絶縁
膜とは異なる材料からなる第２の絶縁膜から構成され、
前記溝の下部には、前記第１の絶縁膜に対して自己整合
的に拡散層が形成されているようにしても良い。
互いに選択的にエッチングできる２種類の絶縁物で前記
溝を順次埋め込んで形成すると良い。この場合、前記素
子分離領域は、前記溝の側壁部分に形成された第１の絶
縁膜と、該溝の残りの部分を埋め込んだ、該第１の絶縁
膜とは異なる材料からなる第２の絶縁膜から構成され、
前記溝の下部には、前記第１の絶縁膜に対して自己整合
的に拡散層が形成されているようにしても良い。
【００１０】また、前記素子分離領域は、前記溝を１種
類の絶縁物で埋め込んで形成しても良い。
類の絶縁物で埋め込んで形成しても良い。
【００１１】また、前記電極が電荷蓄積層である場合、
該電荷蓄積層の側面に、ＯＮＯ膜を介して制御ゲート電
極を形成しても良い。
該電荷蓄積層の側面に、ＯＮＯ膜を介して制御ゲート電
極を形成しても良い。
【００１２】一方、本発明における他の課題解決手段
は、半導体基板表面に、熱酸化膜、所定の材料からなる
第１のマスク層、該第１のマスク層に対して選択的に除
去することが可能な他の材料からなる第２のマスク層を
順次形成する第１の工程と、素子形成領域以外の前記熱
酸化膜、前記第１のマスク膜および前記第２のマスク層
を除去する第２の工程と、前記素子形成領域上に残った
第２のマスク層をマスクとし、前記第２の工程によって
露出された半導体基板表面をエッチングして溝を形成す
る第３の工程と、この溝の内壁に該溝を埋め尽くさない
程度に第１の絶縁膜を形成する第４の工程と、前記第１
の絶縁膜に対して選択的に除去することが可能な第２の
絶縁膜を、前記溝に形成された第１の絶縁膜上から前記
第２のマスク層上に形成された第１の絶縁膜の上方まで
堆積する第５の工程と、前記第２のマスク層および前記
第１の絶縁膜を、前記第１のマスク層の上端部が露出す
るまで除去する第６の工程と、前記溝から突出した第１
の絶縁膜および第２の絶縁膜の部分を残すように、前記
第１のマスク層を選択的に除去する第７の工程と、前記
第１の絶縁膜を、第２の絶縁膜はエッチングされない条
件で、前記溝の上端面まで選択的に除去する第８の工程
と、電極形成のための伝導性膜を成膜する第９の工程
と、前記伝導性膜を、前記第２の絶縁膜の上端面が露出
するまで除去する第１０の工程とを備えたことを特徴と
する。
は、半導体基板表面に、熱酸化膜、所定の材料からなる
第１のマスク層、該第１のマスク層に対して選択的に除
去することが可能な他の材料からなる第２のマスク層を
順次形成する第１の工程と、素子形成領域以外の前記熱
酸化膜、前記第１のマスク膜および前記第２のマスク層
を除去する第２の工程と、前記素子形成領域上に残った
第２のマスク層をマスクとし、前記第２の工程によって
露出された半導体基板表面をエッチングして溝を形成す
る第３の工程と、この溝の内壁に該溝を埋め尽くさない
程度に第１の絶縁膜を形成する第４の工程と、前記第１
の絶縁膜に対して選択的に除去することが可能な第２の
絶縁膜を、前記溝に形成された第１の絶縁膜上から前記
第２のマスク層上に形成された第１の絶縁膜の上方まで
堆積する第５の工程と、前記第２のマスク層および前記
第１の絶縁膜を、前記第１のマスク層の上端部が露出す
るまで除去する第６の工程と、前記溝から突出した第１
の絶縁膜および第２の絶縁膜の部分を残すように、前記
第１のマスク層を選択的に除去する第７の工程と、前記
第１の絶縁膜を、第２の絶縁膜はエッチングされない条
件で、前記溝の上端面まで選択的に除去する第８の工程
と、電極形成のための伝導性膜を成膜する第９の工程
と、前記伝導性膜を、前記第２の絶縁膜の上端面が露出
するまで除去する第１０の工程とを備えたことを特徴と
する。
【００１３】好ましくは、前記第１のマスク層には多結
晶シリコン膜を、前記第２のマスク層にはＣＶＤ法によ
り形成された酸化シリコン膜を、前記第１の絶縁膜には
シリコン酸化膜を、前記第２の絶縁膜にはシリコン窒化
膜を、前記伝導性膜には伝導性多結晶シリコン膜をそれ
ぞれ用いても良い。
晶シリコン膜を、前記第２のマスク層にはＣＶＤ法によ
り形成された酸化シリコン膜を、前記第１の絶縁膜には
シリコン酸化膜を、前記第２の絶縁膜にはシリコン窒化
膜を、前記伝導性膜には伝導性多結晶シリコン膜をそれ
ぞれ用いても良い。
【００１４】また、本発明におけるさらに他の課題解決
手段は、半導体基板表面に、熱酸化膜、所定の材料から
なるマスク層を順次形成する第１の工程と、素子形成領
域以外の前記熱酸化膜および前記マスク層を除去する第
２の工程と、前記素子形成領域上に残ったマスク層をマ
スクとし、前記第２の工程によって露出した半導体基板
表面をエッチングして溝を形成する第３の工程と、絶縁
膜を前記溝の底部から前記マスク層の上端面まで堆積す
る第４の工程と、前記溝から突出した部分の絶縁膜を残
すように、前記マスク層を選択的に除去する第５の工程
と、電極形成のための伝導性膜を成膜する第６の工程
と、前記伝導性膜を、前記絶縁膜の上端面が露出するま
で除去する第７の工程とを備えたことを特徴とする。
手段は、半導体基板表面に、熱酸化膜、所定の材料から
なるマスク層を順次形成する第１の工程と、素子形成領
域以外の前記熱酸化膜および前記マスク層を除去する第
２の工程と、前記素子形成領域上に残ったマスク層をマ
スクとし、前記第２の工程によって露出した半導体基板
表面をエッチングして溝を形成する第３の工程と、絶縁
膜を前記溝の底部から前記マスク層の上端面まで堆積す
る第４の工程と、前記溝から突出した部分の絶縁膜を残
すように、前記マスク層を選択的に除去する第５の工程
と、電極形成のための伝導性膜を成膜する第６の工程
と、前記伝導性膜を、前記絶縁膜の上端面が露出するま
で除去する第７の工程とを備えたことを特徴とする。
【００１５】好ましくは、前記マスク層にはシリコン窒
化膜を、前記絶縁膜にはＣＶＤ法により形成されたシリ
コン酸化膜を、前記伝導性膜には伝導性多結晶シリコン
膜をそれぞれ用いても良い。
化膜を、前記絶縁膜にはＣＶＤ法により形成されたシリ
コン酸化膜を、前記伝導性膜には伝導性多結晶シリコン
膜をそれぞれ用いても良い。
【００１６】
【作用】本発明（請求項１）によれば、電極を隣り合う
素子分離領域間に自己整合的に形成するので、極めて微
細に分離・形成された電極を得ることができるととも
に、従来問題であった写真触刻時の合わせずれ等による
素子形状の変動を生じることなく動作特性の変動も完全
になくすことができる。
素子分離領域間に自己整合的に形成するので、極めて微
細に分離・形成された電極を得ることができるととも
に、従来問題であった写真触刻時の合わせずれ等による
素子形状の変動を生じることなく動作特性の変動も完全
になくすことができる。
【００１７】本発明（請求項６）によれば、半導体基板
上に形成された溝および第１のマスク層を第１の絶縁膜
および第２の絶縁膜で埋め込み、その後第１の絶縁膜お
よび第１のマスク層を取り除いた箇所（隣り合う第２の
絶縁膜の間）に、電極を形成するので、電極を隣り合う
素子分離領域間に自己整合的に形成することができる。
上に形成された溝および第１のマスク層を第１の絶縁膜
および第２の絶縁膜で埋め込み、その後第１の絶縁膜お
よび第１のマスク層を取り除いた箇所（隣り合う第２の
絶縁膜の間）に、電極を形成するので、電極を隣り合う
素子分離領域間に自己整合的に形成することができる。
【００１８】この結果、極めて微細に分離・形成された
電極を得ることができるとともに、写真触刻時の合わせ
ずれ等による素子形状および動作特性の変動の回避を完
全になくすことができる。
電極を得ることができるとともに、写真触刻時の合わせ
ずれ等による素子形状および動作特性の変動の回避を完
全になくすことができる。
【００１９】また、電極間のスリット幅は、第１の絶縁
膜および第２の絶縁膜の膜厚を制御することで、極めて
制御性良く形成できる。
膜および第２の絶縁膜の膜厚を制御することで、極めて
制御性良く形成できる。
【００２０】さらに、写真触刻工程数の減少をも図るこ
とができる。
とができる。
【００２１】本発明（請求項７）によれば、半導体基板
上に形成された溝およびマスク層を絶縁膜で埋め込み、
その後マスク層を取り除いた箇所（隣り合う絶縁膜の
間）に、電極を形成するので、電極を隣り合う素子分離
領域間に自己整合的に形成することができる。
上に形成された溝およびマスク層を絶縁膜で埋め込み、
その後マスク層を取り除いた箇所（隣り合う絶縁膜の
間）に、電極を形成するので、電極を隣り合う素子分離
領域間に自己整合的に形成することができる。
【００２２】この結果、極めて微細に分離・形成された
電極を得ることができるとともに、写真触刻時の合わせ
ずれ等による素子形状および動作特性の変動の回避を完
全になくすことができる。
電極を得ることができるとともに、写真触刻時の合わせ
ずれ等による素子形状および動作特性の変動の回避を完
全になくすことができる。
【００２３】また、電極間のスリット幅は、上記絶縁膜
の膜厚を制御することで、極めて制御性良く形成でき
る。
の膜厚を制御することで、極めて制御性良く形成でき
る。
【００２４】さらに、写真触刻工程数の減少をも図るこ
とができる。
とができる。
【００２５】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００２６】（第１の実施例）図１に、本発明の第１の
実施例に係るＮＡＮＤ型ＥＥＰＲＯＭの平面図を示す。
また、図２および図３にはそれぞれ、図１のＮＡＮＤ型
ＥＥＰＲＯＭのＡ−Ａ´断面図およびＢ−Ｂ´断面図を
示す。
実施例に係るＮＡＮＤ型ＥＥＰＲＯＭの平面図を示す。
また、図２および図３にはそれぞれ、図１のＮＡＮＤ型
ＥＥＰＲＯＭのＡ−Ａ´断面図およびＢ−Ｂ´断面図を
示す。
【００２７】図１および２のように、このＮＡＮＤ型Ｅ
ＥＰＲＯＭでは、複数のコントロール・ゲート９と複数
の活性層３０が直交配列され、両者が交差する部分にト
ンネル酸化膜２２とＯＮＯ膜８を介してフローティング
・ゲート７が挟まれた形で設けられており、各交差部分
が記憶ノードを形成している。
ＥＰＲＯＭでは、複数のコントロール・ゲート９と複数
の活性層３０が直交配列され、両者が交差する部分にト
ンネル酸化膜２２とＯＮＯ膜８を介してフローティング
・ゲート７が挟まれた形で設けられており、各交差部分
が記憶ノードを形成している。
【００２８】また、本実施例では、図１および図３のよ
うに、素子分離領域３１は、半導体基板１の表面に設け
た溝１２を上端面まで２種類の絶縁膜５，６で埋め込ん
で形成するとともに、隣り合う素子分離領域３１間に浮
遊ゲート電極７が自己整合的に形成されている。なお、
本実施例では、浮遊ゲート電極７が素子分離領域３１の
第１の絶縁膜５にオーバーラップしたウイング型の構造
になっている。
うに、素子分離領域３１は、半導体基板１の表面に設け
た溝１２を上端面まで２種類の絶縁膜５，６で埋め込ん
で形成するとともに、隣り合う素子分離領域３１間に浮
遊ゲート電極７が自己整合的に形成されている。なお、
本実施例では、浮遊ゲート電極７が素子分離領域３１の
第１の絶縁膜５にオーバーラップしたウイング型の構造
になっている。
【００２９】本実施例では、浮遊ゲート電極を隣り合う
素子分離領域間に自己整合的に形成するので、極めて微
細に分離・形成された浮遊ゲート電極を得ることができ
るとともに、従来問題であった写真触刻時の合わせずれ
等による素子形状の変動を生じることなく動作特性の変
動も完全になくすことができる。
素子分離領域間に自己整合的に形成するので、極めて微
細に分離・形成された浮遊ゲート電極を得ることができ
るとともに、従来問題であった写真触刻時の合わせずれ
等による素子形状の変動を生じることなく動作特性の変
動も完全になくすことができる。
【００３０】なお、本実施例では、浮遊ゲート電極をウ
イング型の構造にするので、コントロール・ゲート電極
との間の容量を大きく設けることができる。また本実施
例では、図３のように浮遊ゲート電極側壁部と浮遊ゲー
ト電極側壁間に形成されたコントロール・ゲート電極と
の間にも容量が形成されるので、さらなる容量の増加を
図ることができる。
イング型の構造にするので、コントロール・ゲート電極
との間の容量を大きく設けることができる。また本実施
例では、図３のように浮遊ゲート電極側壁部と浮遊ゲー
ト電極側壁間に形成されたコントロール・ゲート電極と
の間にも容量が形成されるので、さらなる容量の増加を
図ることができる。
【００３１】以下、図３のような構造を有するＥＥＰＲ
ＯＭを得るための製造工程について説明する。
ＯＭを得るための製造工程について説明する。
【００３２】まず、例えば面方位（１００）、比抵抗５
〜５０Ω・ｃｍのＮ型シリコン基板１上に、Ｐ型ウェル
を形成し、例えば厚さ２５ｎｍの熱酸化膜２をＨＣｌ雰
囲気中で成膜し、さらに多結晶シリコンを４００ｎｍ程
度形成して第一マスク層３とし、ＣＶＤ法で酸化シリコ
ン膜を５００ｎｍ程度形成して第二マスク層４とする。
〜５０Ω・ｃｍのＮ型シリコン基板１上に、Ｐ型ウェル
を形成し、例えば厚さ２５ｎｍの熱酸化膜２をＨＣｌ雰
囲気中で成膜し、さらに多結晶シリコンを４００ｎｍ程
度形成して第一マスク層３とし、ＣＶＤ法で酸化シリコ
ン膜を５００ｎｍ程度形成して第二マスク層４とする。
【００３３】その後、写真触刻法で、選択的にレジスト
膜（図示せず）で覆い、これをマスクとして使用し、Ｃ
ＶＤ酸化シリコン膜４をエッチングし、その後レジスト
を剥離する。そして、このＣＶＤ酸化シリコン膜４をマ
スクにして、先の工程によって露出した第一マスク層で
ある多結晶シリコン膜３をエッチングし、さらに下の熱
酸化膜２をエッチングする。
膜（図示せず）で覆い、これをマスクとして使用し、Ｃ
ＶＤ酸化シリコン膜４をエッチングし、その後レジスト
を剥離する。そして、このＣＶＤ酸化シリコン膜４をマ
スクにして、先の工程によって露出した第一マスク層で
ある多結晶シリコン膜３をエッチングし、さらに下の熱
酸化膜２をエッチングする。
【００３４】次に、残ったＣＶＤシリコン酸化膜４およ
び多結晶シリコン膜３をマスクにして、露出したシリコ
ン基板１の表面を例えばＨＢｒ／ＳｉＦ4 ／Ｏ2 雰囲気
中でエッチングし、深さ０．５μｍ程度、幅０．４μｍ
程度の溝１２を形成する。
び多結晶シリコン膜３をマスクにして、露出したシリコ
ン基板１の表面を例えばＨＢｒ／ＳｉＦ4 ／Ｏ2 雰囲気
中でエッチングし、深さ０．５μｍ程度、幅０．４μｍ
程度の溝１２を形成する。
【００３５】そして、フィールドＩ／Ｉを行った後、ト
レンチを埋め込む第一の素子分離絶縁膜５として、例え
ばＣＶＤ法で成膜したシリコン酸化膜を１００ｎｍ成膜
する。このシリコン酸化膜５は、膜質を向上させるため
に、例えばＮ2 雰囲気中において１０００℃前後で焼き
固めるのが好ましい。
レンチを埋め込む第一の素子分離絶縁膜５として、例え
ばＣＶＤ法で成膜したシリコン酸化膜を１００ｎｍ成膜
する。このシリコン酸化膜５は、膜質を向上させるため
に、例えばＮ2 雰囲気中において１０００℃前後で焼き
固めるのが好ましい。
【００３６】上記までの工程が完了した時点での半導体
装置の概略断面図を図４に示す。なお、後に示す図４〜
図１１においては、ｐ+ 型層２０を省略した。
装置の概略断面図を図４に示す。なお、後に示す図４〜
図１１においては、ｐ+ 型層２０を省略した。
【００３７】次に、シリコン窒化膜６を２００ｎｍ程度
成膜し、図５のように溝１２を完全に埋め込む。この
時、シリコン窒化膜６をボイドが発生しない様に埋め込
むことが望ましい。
成膜し、図５のように溝１２を完全に埋め込む。この
時、シリコン窒化膜６をボイドが発生しない様に埋め込
むことが望ましい。
【００３８】さらに、シリコン窒化膜６をＣＤＥ（ケミ
カル・ドライ・エッチング）法などによりエッチバック
し、第一マスク層である多結晶シリコン層３に挟まれた
部分およびシリコン基板１表面に形成された溝１２の中
に成膜された部分のみを残すようにする（図６）。
カル・ドライ・エッチング）法などによりエッチバック
し、第一マスク層である多結晶シリコン層３に挟まれた
部分およびシリコン基板１表面に形成された溝１２の中
に成膜された部分のみを残すようにする（図６）。
【００３９】この後、ＣＶＤ法により成膜したシリコン
酸化膜である第一絶縁膜５および同様に成膜したシリコ
ン酸化膜である第二マスク層４を例えばＲＩＥ法などに
より選択的にエッチングすることにより、第一マスク層
である多結晶シリコン層３および第二絶縁膜であるシリ
コン窒素化膜６はエッチングされないようにし、第一マ
スク層である多結晶シリコン層３の上端部まで、第一絶
縁膜であるＣＶＤシリコン酸化膜５と第二絶縁膜である
シリコン窒化膜６により埋め込まれているようにする
（図７）。
酸化膜である第一絶縁膜５および同様に成膜したシリコ
ン酸化膜である第二マスク層４を例えばＲＩＥ法などに
より選択的にエッチングすることにより、第一マスク層
である多結晶シリコン層３および第二絶縁膜であるシリ
コン窒素化膜６はエッチングされないようにし、第一マ
スク層である多結晶シリコン層３の上端部まで、第一絶
縁膜であるＣＶＤシリコン酸化膜５と第二絶縁膜である
シリコン窒化膜６により埋め込まれているようにする
（図７）。
【００４０】この後、例えばＣＤＥ法等により第一マス
ク層である多結晶シリコン層３を除去し、さらに例えば
フッ化アンモニウム等の溶液でエッチングすることによ
り、シリコン基板１上に形成されている熱酸化膜２およ
び第一絶縁膜であるＣＶＤシリコン酸化膜５のうちシリ
コン基板１に形成された溝１２に埋め込まれた部分以外
は除去する。その後、ゲート酸化膜２２を形成する（図
８）。
ク層である多結晶シリコン層３を除去し、さらに例えば
フッ化アンモニウム等の溶液でエッチングすることによ
り、シリコン基板１上に形成されている熱酸化膜２およ
び第一絶縁膜であるＣＶＤシリコン酸化膜５のうちシリ
コン基板１に形成された溝１２に埋め込まれた部分以外
は除去する。その後、ゲート酸化膜２２を形成する（図
８）。
【００４１】次に、リンをドープした多結晶シリコン膜
７を形成し（図９）、表面を例えばＣＭＰ（ケミカル・
メカニカル・ポリッシング）法により平坦化する（図１
０）。これにより、浮遊ゲート電極７を形成すると同時
に、浮遊ゲート電極７間の分離を、第二絶縁膜のシリコ
ン窒化膜６により自己整合的に行うことが可能である。
７を形成し（図９）、表面を例えばＣＭＰ（ケミカル・
メカニカル・ポリッシング）法により平坦化する（図１
０）。これにより、浮遊ゲート電極７を形成すると同時
に、浮遊ゲート電極７間の分離を、第二絶縁膜のシリコ
ン窒化膜６により自己整合的に行うことが可能である。
【００４２】この後、例えばＣＤＥ法により浮遊ゲート
側壁部のシリコン窒素化膜６をエッチングし（図１
１）、ＯＮＯ膜８を形成した後に、制御ゲート電極９を
形成し、ＣＶＤ絶縁膜１０を堆積して、素子形成を完了
する（図３）。
側壁部のシリコン窒素化膜６をエッチングし（図１
１）、ＯＮＯ膜８を形成した後に、制御ゲート電極９を
形成し、ＣＶＤ絶縁膜１０を堆積して、素子形成を完了
する（図３）。
【００４３】以上説明した実施例によれば、半導体基板
上に形成された溝および第１のマスク層を第１の絶縁膜
および第２の絶縁膜で埋め込み、その後第１の絶縁膜お
よび第１のマスク層を取り除いた箇所（隣り合う第２の
絶縁膜の間）に、電極を形成するので、電極を隣り合う
素子分離領域間に自己整合的に形成することができる。
この結果、極めて微細に分離・形成された電極を得るこ
とができるとともに、写真触刻時の合わせずれ等による
素子形状および動作特性の変動の回避を完全になくすこ
とができる。
上に形成された溝および第１のマスク層を第１の絶縁膜
および第２の絶縁膜で埋め込み、その後第１の絶縁膜お
よび第１のマスク層を取り除いた箇所（隣り合う第２の
絶縁膜の間）に、電極を形成するので、電極を隣り合う
素子分離領域間に自己整合的に形成することができる。
この結果、極めて微細に分離・形成された電極を得るこ
とができるとともに、写真触刻時の合わせずれ等による
素子形状および動作特性の変動の回避を完全になくすこ
とができる。
【００４４】また、電極間のスリット幅は、第１の絶縁
膜および第２の絶縁膜の膜厚を制御することで、極めて
制御性良く形成できる。
膜および第２の絶縁膜の膜厚を制御することで、極めて
制御性良く形成できる。
【００４５】さらに、写真触刻工程数の減少をも図るこ
とができる。
とができる。
【００４６】＜変形例１＞ここで、上記製造方法におい
て、図５までの工程を上記実施例と同様に行った後、第
二マスク層であるシリコン酸化膜４、第一絶縁膜である
ＣＶＤシリコン酸化膜５と第二絶縁膜であるシリコン窒
化膜６が同一のエッチングレートになる条件で、第一マ
スク層である多結晶シリコン層３の上端部において終了
するようにエッチングを行った後、図６に示される工程
を省略し、図７の以下の工程を進めることが可能であ
る。
て、図５までの工程を上記実施例と同様に行った後、第
二マスク層であるシリコン酸化膜４、第一絶縁膜である
ＣＶＤシリコン酸化膜５と第二絶縁膜であるシリコン窒
化膜６が同一のエッチングレートになる条件で、第一マ
スク層である多結晶シリコン層３の上端部において終了
するようにエッチングを行った後、図６に示される工程
を省略し、図７の以下の工程を進めることが可能であ
る。
【００４７】この場合、上述した実施例の利点に加え、
プロセスを簡略化することができる利点がある。
プロセスを簡略化することができる利点がある。
【００４８】＜変形例２＞ここで、第１の実施例に係る
製造方法においては、図４に示すように第一絶縁膜５を
形成する前にフィールドＩ／Ｉを行ったが、その代りに
先に第一絶縁膜５を形成し、溝１２の底部が露出するよ
うに軽くエッチングした後、フィールドＩ／Ｉを行い
（図１２）、第二絶縁膜６を形成しても良い（図１
３）。
製造方法においては、図４に示すように第一絶縁膜５を
形成する前にフィールドＩ／Ｉを行ったが、その代りに
先に第一絶縁膜５を形成し、溝１２の底部が露出するよ
うに軽くエッチングした後、フィールドＩ／Ｉを行い
（図１２）、第二絶縁膜６を形成しても良い（図１
３）。
【００４９】このようにすれば、上記実施例に比較して
ｐ+ 型層２３の領域を小さく設けることができるので、
ｐ+ 型層２３と図１に示すｎ+ 型層１９との間でのジャ
ンクション・ブレークダウンを発生し難くすることがで
きる。もちろん、上述した実施例の利点も同時に得られ
る。
ｐ+ 型層２３の領域を小さく設けることができるので、
ｐ+ 型層２３と図１に示すｎ+ 型層１９との間でのジャ
ンクション・ブレークダウンを発生し難くすることがで
きる。もちろん、上述した実施例の利点も同時に得られ
る。
【００５０】＜変形例３＞浮遊ゲート電極７間（浮遊ゲ
ート側壁部）のシリコン窒素化膜６をエッチングせず
に、図１０の構造の上にＯＮＯ膜８を形成しても良い
（図１４）。
ート側壁部）のシリコン窒素化膜６をエッチングせず
に、図１０の構造の上にＯＮＯ膜８を形成しても良い
（図１４）。
【００５１】このようにすれば、さらに工程を簡略化す
ることができる。
ることができる。
【００５２】（第２の実施例）図２２に、本発明の第２
の実施例に係るＮＡＮＤ型ＥＥＰＲＯＭの断面図を示
す。本実施例は、第１の実施例に比較して工程をさらに
簡略化したものである。
の実施例に係るＮＡＮＤ型ＥＥＰＲＯＭの断面図を示
す。本実施例は、第１の実施例に比較して工程をさらに
簡略化したものである。
【００５３】図２２のように本実施例において、素子分
離領域は、半導体基板１の表面に設けた溝１２を絶縁膜
１６で埋め込んで形成するとともに、隣り合う素子分離
領域間にゲート電極７が自己整合的に形成されている。
なお、本実施例では、ゲート電極７が素子分離領域３１
の第１の絶縁膜５にオーバーラップしていない非ウイン
グ型の構造になっている。
離領域は、半導体基板１の表面に設けた溝１２を絶縁膜
１６で埋め込んで形成するとともに、隣り合う素子分離
領域間にゲート電極７が自己整合的に形成されている。
なお、本実施例では、ゲート電極７が素子分離領域３１
の第１の絶縁膜５にオーバーラップしていない非ウイン
グ型の構造になっている。
【００５４】本実施例では、浮遊ゲート電極を隣り合う
素子分離領域間に自己整合的に形成するので、極めて微
細に分離・形成された浮遊ゲート電極を得ることができ
るとともに、従来問題であった写真触刻時の合わせずれ
等による素子形状の変動を生じることなく動作特性の変
動も完全になくすことができる。
素子分離領域間に自己整合的に形成するので、極めて微
細に分離・形成された浮遊ゲート電極を得ることができ
るとともに、従来問題であった写真触刻時の合わせずれ
等による素子形状の変動を生じることなく動作特性の変
動も完全になくすことができる。
【００５５】以下、図２２のような構造を有するＥＥＰ
ＲＯＭを得るための製造工程について説明する。
ＲＯＭを得るための製造工程について説明する。
【００５６】まず、例えば面方位（１００）、比抵抗５
〜５０Ω・ｃｍのＰ型シリコン基板１上に例えば厚さ２
５ｎｍの熱酸化膜２をＨＣｌ雰囲気中で成膜し、さらに
シリコン窒素化膜１４を４００ｎｍ程度形成してマスク
層とする。
〜５０Ω・ｃｍのＰ型シリコン基板１上に例えば厚さ２
５ｎｍの熱酸化膜２をＨＣｌ雰囲気中で成膜し、さらに
シリコン窒素化膜１４を４００ｎｍ程度形成してマスク
層とする。
【００５７】その後、写真触刻法で、選択的にレジスト
膜４０で覆う（図１５）。
膜４０で覆う（図１５）。
【００５８】これをマスクとして使用し、シリコン窒化
膜１４と下の熱酸化膜２を順次エッチングする（図１
６）。その後、レジスト４０を剥離する。
膜１４と下の熱酸化膜２を順次エッチングする（図１
６）。その後、レジスト４０を剥離する。
【００５９】次に、残ったシリコン窒化膜１４をマスク
にして、露出したシリコン基板１表面を例えばＨＢｒ／
ＳｉＦ4 ／Ｏ2 雰囲気中でエッチングし、深さ０．５μ
ｍ程度、幅０．４μｍ程度の溝１２を形成する。そし
て、フィールドＩ／Ｉを行う（図１７）。
にして、露出したシリコン基板１表面を例えばＨＢｒ／
ＳｉＦ4 ／Ｏ2 雰囲気中でエッチングし、深さ０．５μ
ｍ程度、幅０．４μｍ程度の溝１２を形成する。そし
て、フィールドＩ／Ｉを行う（図１７）。
【００６０】次に、トレンチを埋め込む素子分離絶縁膜
１６として、例えばＣＶＤ法で成膜したシリコン酸化膜
を１０００ｎｍ程度成膜し、溝１２の底面からシリコン
窒化膜からなるマスク層１４の上方まで完全に埋め込
む。
１６として、例えばＣＶＤ法で成膜したシリコン酸化膜
を１０００ｎｍ程度成膜し、溝１２の底面からシリコン
窒化膜からなるマスク層１４の上方まで完全に埋め込
む。
【００６１】さらに、ＣＶＤ法により成膜したＣＶＤシ
リコン酸化膜１６のうち、マスク層であるシリコン窒化
膜１４に挟まれた部分およびシリコン基板１により形成
された溝１２の中に成膜された部分のみを残すようにＣ
ＶＤエッチバックを行う（図１８）。
リコン酸化膜１６のうち、マスク層であるシリコン窒化
膜１４に挟まれた部分およびシリコン基板１により形成
された溝１２の中に成膜された部分のみを残すようにＣ
ＶＤエッチバックを行う（図１８）。
【００６２】この後、例えばＣＤＥ法等によりマスク層
であるシリコン窒素化膜１４を除去する（図１９）。
であるシリコン窒素化膜１４を除去する（図１９）。
【００６３】さらに、フッ化アンモニウム等の溶液でエ
ッチングすることにより、シリコン基板１上に形成され
ている熱酸化膜２を除去する。そして、ダミー酸化、チ
ャネルＩ／Ｉ、ダミー酸化剥離を順次行う（図２０）。
ッチングすることにより、シリコン基板１上に形成され
ている熱酸化膜２を除去する。そして、ダミー酸化、チ
ャネルＩ／Ｉ、ダミー酸化剥離を順次行う（図２０）。
【００６４】そして、トンネル酸化膜２２を形成した
後、リンをドープした多結晶シリコン膜７を形成し、表
面を例えばＣＭＰ（ケミカル・メカニカル・ポリッシン
グ）法により平坦化する（図２１）。
後、リンをドープした多結晶シリコン膜７を形成し、表
面を例えばＣＭＰ（ケミカル・メカニカル・ポリッシン
グ）法により平坦化する（図２１）。
【００６５】これにより、浮遊ゲート電極７を形成する
と同時に、浮遊ゲート電極７間の分離を、絶縁膜である
ＣＶＤシリコン酸化膜１６により自己整合的に行うこと
が可能である。
と同時に、浮遊ゲート電極７間の分離を、絶縁膜である
ＣＶＤシリコン酸化膜１６により自己整合的に行うこと
が可能である。
【００６６】この後、ＯＮＯ膜８を形成した後に、制御
ゲート電極９を形成し、後酸化を行い、ＣＶＤ絶縁膜１
４を堆積して素子形成を完了する（図２２）。
ゲート電極９を形成し、後酸化を行い、ＣＶＤ絶縁膜１
４を堆積して素子形成を完了する（図２２）。
【００６７】＜変形例＞ここで、図２１の構造におい
て、例えばＣＤＥ法により浮遊ゲート７側壁部のＣＶＤ
シリコン酸化膜１６をエッチングし、ＯＮＯ膜８を形成
した後に、コントロール・ゲート電極９を形成しても良
い（図２３）。
て、例えばＣＤＥ法により浮遊ゲート７側壁部のＣＶＤ
シリコン酸化膜１６をエッチングし、ＯＮＯ膜８を形成
した後に、コントロール・ゲート電極９を形成しても良
い（図２３）。
【００６８】このようにすれば、浮遊ゲート電極側壁部
と浮遊ゲート電極側壁間に形成されたコントロール・ゲ
ート電極との間に容量が形成されるので、容量の増加を
図ることができる。この場合、マスク層を厚く積むと、
その後に形成する浮遊ゲート電極側壁がより高くなり、
容量がより大きくなるので好ましい。
と浮遊ゲート電極側壁間に形成されたコントロール・ゲ
ート電極との間に容量が形成されるので、容量の増加を
図ることができる。この場合、マスク層を厚く積むと、
その後に形成する浮遊ゲート電極側壁がより高くなり、
容量がより大きくなるので好ましい。
【００６９】もちろん、上述した実施例の利点も同時に
得られる。
得られる。
【００７０】なお、本実施例では、本発明をＥＥＰＲＯ
Ｍ（浮遊ゲート）に適用した例について説明したが、Ｍ
ＩＳトランジスタのゲート電極にも適用することが可能
である。
Ｍ（浮遊ゲート）に適用した例について説明したが、Ｍ
ＩＳトランジスタのゲート電極にも適用することが可能
である。
【００７１】また、本発明は上述した各実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。
【００７２】
【発明の効果】本発明（請求項１）によれば、電極を隣
り合う素子分離領域間に自己整合的に形成するので、極
めて微細に分離・形成された電極を得ることができると
ともに、従来問題であった写真触刻時の合わせずれ等に
よる素子形状の変動を生じることなく動作特性の変動も
完全になくすことができる。
り合う素子分離領域間に自己整合的に形成するので、極
めて微細に分離・形成された電極を得ることができると
ともに、従来問題であった写真触刻時の合わせずれ等に
よる素子形状の変動を生じることなく動作特性の変動も
完全になくすことができる。
【００７３】本発明（請求項６）によれば、電極を隣り
合う素子分離領域間に自己整合的に形成することがで
き、極めて微細に分離・形成された電極を得ることがで
きるとともに、写真触刻時の合わせずれ等による素子形
状および動作特性の変動の回避を完全になくすことがで
きる。
合う素子分離領域間に自己整合的に形成することがで
き、極めて微細に分離・形成された電極を得ることがで
きるとともに、写真触刻時の合わせずれ等による素子形
状および動作特性の変動の回避を完全になくすことがで
きる。
【００７４】本発明（請求項７）によれば、電極を隣り
合う素子分離領域間に自己整合的に形成することがで
き、極めて微細に分離・形成された電極を得ることがで
きるとともに、写真触刻時の合わせずれ等による素子形
状および動作特性の変動の回避を完全になくすことがで
きる。
合う素子分離領域間に自己整合的に形成することがで
き、極めて微細に分離・形成された電極を得ることがで
きるとともに、写真触刻時の合わせずれ等による素子形
状および動作特性の変動の回避を完全になくすことがで
きる。
【図１】本発明の第１の実施例に係るＥＥＰＲＯＭの平
面図
面図
【図２】同実施例に係るＥＥＰＲＯＭのＡ−Ａ´断面図
【図３】同実施例に係るＥＥＰＲＯＭのＢ−Ｂ´断面図
【図４】同実施例に係るＥＥＰＲＯＭの製造方法を示す
工程断面図
工程断面図
【図５】同実施例に係るＥＥＰＲＯＭの製造方法を示す
工程断面図
工程断面図
【図６】同実施例に係るＥＥＰＲＯＭの製造方法を示す
工程断面図
工程断面図
【図７】同実施例に係るＥＥＰＲＯＭの製造方法を示す
工程断面図
工程断面図
【図８】同実施例に係るＥＥＰＲＯＭの製造方法を示す
工程断面図
工程断面図
【図９】同実施例に係るＥＥＰＲＯＭの製造方法を示す
工程断面図
工程断面図
【図１０】同実施例に係るＥＥＰＲＯＭの製造方法を示
す工程断面図
す工程断面図
【図１１】同実施例に係るＥＥＰＲＯＭの製造方法を示
す工程断面図
す工程断面図
【図１２】同実施例の一変形例に係るＥＥＰＲＯＭの製
造方法を示す工程断面図
造方法を示す工程断面図
【図１３】同実施例の一変形例に係るＥＥＰＲＯＭの製
造方法を示す工程断面図
造方法を示す工程断面図
【図１４】同実施例の他の変形例に係るＥＥＰＲＯＭの
断面図
断面図
【図１５】本発明の第２の実施例に係るＥＥＰＲＯＭの
製造方法を示す工程断面図
製造方法を示す工程断面図
【図１６】同実施例に係るＥＥＰＲＯＭの製造方法を示
す工程断面図
す工程断面図
【図１７】同実施例に係るＥＥＰＲＯＭの製造方法を示
す工程断面図
す工程断面図
【図１８】同実施例に係るＥＥＰＲＯＭの製造方法を示
す工程断面図
す工程断面図
【図１９】同実施例に係るＥＥＰＲＯＭの製造方法を示
す工程断面図
す工程断面図
【図２０】同実施例に係るＥＥＰＲＯＭの製造方法を示
す工程断面図
す工程断面図
【図２１】同実施例に係るＥＥＰＲＯＭの製造方法を示
す工程断面図
す工程断面図
【図２２】同実施例に係るＥＥＰＲＯＭの断面図
【図２３】同実施例の一変形例に係るＥＥＰＲＯＭの断
面図
面図
１…シリコン基板、２…熱酸化膜、３…第一マスク層、
４…第二マスク層、５…第１の素子分離絶縁膜、６…第
２の素子分離絶縁膜、７…フローティング・ゲート、８
…ＯＮＯ膜、９…コントロール・ゲート、１０…ＣＶＤ
絶縁膜、１２…溝、１３…酸化膜、１４…ＣＶＤ絶縁
膜、１６…素子分離絶縁膜、１９…ｎ+ 型層、２０，２
１，２３…ｐ+ 型層、２２…トンネル酸化膜、３０…素
子分離領域、３１…素子形成領域、３２…コンタクト・
ホール、４０…レジスト膜
４…第二マスク層、５…第１の素子分離絶縁膜、６…第
２の素子分離絶縁膜、７…フローティング・ゲート、８
…ＯＮＯ膜、９…コントロール・ゲート、１０…ＣＶＤ
絶縁膜、１２…溝、１３…酸化膜、１４…ＣＶＤ絶縁
膜、１６…素子分離絶縁膜、１９…ｎ+ 型層、２０，２
１，２３…ｐ+ 型層、２２…トンネル酸化膜、３０…素
子分離領域、３１…素子形成領域、３２…コンタクト・
ホール、４０…レジスト膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/762 21/76 27/10 ３０１ 27/115 Ｈ０１Ｌ 21/76 Ｌ 27/10 ４３４ (72)発明者 有留 誠一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内
Claims (7)
- 【請求項１】半導体基板表面に設けた溝を少なくとも上
端面まで絶縁物で埋め込んで形成した素子分離領域と、 隣り合う前記素子分離領域間に自己整合的に形成された
電極とを備えたことを特徴とする半導体記憶装置。 - 【請求項２】前記素子分離領域は、互いに選択的にエッ
チングできる２種類の絶縁物で前記溝を順次埋め込んで
形成されていることを特徴とする請求項１に記載の半導
体記憶装置。 - 【請求項３】前記素子分離領域は、前記溝の側壁部分に
形成された第１の絶縁膜と、該溝の残りの部分を埋め込
んだ、該第１の絶縁膜とは異なる材料からなる第２の絶
縁膜から構成され、 前記溝の下部には、前記第１の絶縁膜に対して自己整合
的に拡散層が形成されていることを特徴とする請求項２
に記載の半導体記憶装置。 - 【請求項４】前記素子分離領域は、前記溝を１種類の絶
縁物で埋め込んで形成されていることを特徴とする請求
項１に記載の半導体記憶装置。 - 【請求項５】前記電極は電荷蓄積層であるとともに、 該電荷蓄積層の側面に、ＯＮＯ膜を介して制御ゲート電
極が形成されていることを特徴とする請求項１に記載の
半導体記憶装置。 - 【請求項６】半導体基板表面に、熱酸化膜、所定の材料
からなる第１のマスク層、該第１のマスク層に対して選
択的に除去することが可能な他の材料からなる第２のマ
スク層を順次形成する第１の工程と、 素子形成領域以外の前記熱酸化膜、前記第１のマスク膜
および前記第２のマスク層を除去する第２の工程と、 前記素子形成領域上に残った第２のマスク層をマスクと
し、前記第２の工程によって露出された半導体基板表面
をエッチングして溝を形成する第３の工程と、 この溝の内壁に該溝を埋め尽くさない程度に第１絶縁膜
を形成する第４の工程と、 前記第１の絶縁膜に対して選択的に除去することが可能
な第２の絶縁膜を、前記溝に形成された第１の絶縁膜上
から前記第２のマスク層上に形成された第１の絶縁膜の
上方まで堆積する第５の工程と、 前記第２のマスク層および前記第１の絶縁膜を、前記第
１のマスク層の上端部が露出するまで除去する第６の工
程と、 前記溝から突出した第１の絶縁膜および第２の絶縁膜の
部分を残すように、前記第１のマスク層を選択的に除去
する第７の工程と、 前記第１の絶縁膜を、第２の絶縁膜はエッチングされな
い条件で、前記溝の上端面まで選択的に除去する第８の
工程と、 電極形成のための伝導性膜を成膜する第９の工程と、 前記伝導性膜を、前記第２の絶縁膜の上端面が露出する
まで除去する第１０の工程とを備えたことを特徴とする
半導体記憶装置の製造方法。 - 【請求項７】半導体基板表面に、熱酸化膜、所定の材料
からなるマスク層を順次形成する第１の工程と、 素子形成領域以外の前記熱酸化膜および前記マスク層を
除去する第２の工程と、 前記素子形成領域上に残ったマスク層をマスクとし、前
記第２の工程によって露出した半導体基板表面をエッチ
ングして溝を形成する第３の工程と、 絶縁膜を前記溝の底部から前記マスク層の上端面まで堆
積する第４の工程と、 前記溝から突出した部分の絶縁膜を残すように、前記マ
スク層を選択的に除去する第５の工程と、 電極形成のための伝導性膜を成膜する第６の工程と、 前記伝導性膜を、前記絶縁膜の上端面が露出するまで除
去する第７の工程とを備えたことを特徴とする半導体記
憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07156394A JP3764177B2 (ja) | 1994-03-16 | 1994-03-16 | 半導体記憶装置およびその製造方法 |
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|---|---|---|---|
| JP07156394A JP3764177B2 (ja) | 1994-03-16 | 1994-03-16 | 半導体記憶装置およびその製造方法 |
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|---|---|---|---|
| JP2005290291A Division JP4284311B2 (ja) | 2005-10-03 | 2005-10-03 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07254652A true JPH07254652A (ja) | 1995-10-03 |
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|---|---|---|---|
| JP07156394A Expired - Fee Related JP3764177B2 (ja) | 1994-03-16 | 1994-03-16 | 半導体記憶装置およびその製造方法 |
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|---|---|
| JP (1) | JP3764177B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6392270B1 (en) | 1996-03-14 | 2002-05-21 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the device |
| JP2003229500A (ja) * | 2001-12-28 | 2003-08-15 | Hynix Semiconductor Inc | フラッシュメモリ素子のフローティングゲート形成方法 |
| US6657251B1 (en) | 1999-03-15 | 2003-12-02 | Kabushiki Kaisha Toshiba | Semiconductor memory device having memory transistors with gate electrodes of a double-layer stacked structure and method of fabricating the same |
| JP2004056134A (ja) * | 2002-07-18 | 2004-02-19 | Hynix Semiconductor Inc | フラッシュメモリセル及びその製造方法とフラッシュメモリセルのプログラム／消去／読出方法 |
| JP2004228421A (ja) * | 2003-01-24 | 2004-08-12 | Renesas Technology Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US6969884B2 (en) | 2003-09-09 | 2005-11-29 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2011138905A (ja) * | 2009-12-28 | 2011-07-14 | Toshiba Corp | 固体撮像装置 |
-
1994
- 1994-03-16 JP JP07156394A patent/JP3764177B2/ja not_active Expired - Fee Related
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6392270B1 (en) | 1996-03-14 | 2002-05-21 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the device |
| US6657251B1 (en) | 1999-03-15 | 2003-12-02 | Kabushiki Kaisha Toshiba | Semiconductor memory device having memory transistors with gate electrodes of a double-layer stacked structure and method of fabricating the same |
| JP2003229500A (ja) * | 2001-12-28 | 2003-08-15 | Hynix Semiconductor Inc | フラッシュメモリ素子のフローティングゲート形成方法 |
| JP4593088B2 (ja) * | 2002-07-18 | 2010-12-08 | 株式会社ハイニックスセミコンダクター | フラッシュメモリセル及びその製造方法とフラッシュメモリセルのプログラム／消去／読出方法 |
| US7705395B2 (en) | 2002-07-18 | 2010-04-27 | Hynix Semiconductor Inc. | Flash memory cell and method of manufacturing the same and programming/erasing reading method of flash memory cell |
| JP2004056134A (ja) * | 2002-07-18 | 2004-02-19 | Hynix Semiconductor Inc | フラッシュメモリセル及びその製造方法とフラッシュメモリセルのプログラム／消去／読出方法 |
| JP2004228421A (ja) * | 2003-01-24 | 2004-08-12 | Renesas Technology Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US6969884B2 (en) | 2003-09-09 | 2005-11-29 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US7214580B2 (en) | 2003-09-09 | 2007-05-08 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US7462531B2 (en) | 2003-09-09 | 2008-12-09 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US7968399B2 (en) | 2003-09-09 | 2011-06-28 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2011138905A (ja) * | 2009-12-28 | 2011-07-14 | Toshiba Corp | 固体撮像装置 |
| US8445950B2 (en) | 2009-12-28 | 2013-05-21 | Kabushiki Kaisha Toshiba | Solid-state imaging device |
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| Publication number | Publication date |
|---|---|
| JP3764177B2 (ja) | 2006-04-05 |
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| A131 | Notification of reasons for refusal |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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