JP5027365B2 - 低抵抗ソース領域と高ソース結合を持つフローティングゲートメモリセルの半導体メモリアレイを形成する自己整合方法、及びそれにより作られたメモリアレイ - Google Patents
低抵抗ソース領域と高ソース結合を持つフローティングゲートメモリセルの半導体メモリアレイを形成する自己整合方法、及びそれにより作られたメモリアレイ Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、スプリットゲートタイプのフローティングゲートメモリセルの半導体メモリアレイを形成する自己整合方法に関する。また、本発明は、前述のタイプのフローティングゲートメモリセルの半導体メモリアレイに関する。
【０００２】
【従来の技術】
そこに電荷を蓄電するためのフローティングゲートを用いる不揮発性半導体メモリセル、及び半導体基板に形成されるそのような不揮発性メモリセルのメモリアレイは、この技術では周知である。典型的に、そのようなフローティングゲートメモリセルは、スプリットゲートタイプ若しくはスタックゲートタイプ、又はそれらの組み合わせであった。
【０００３】
半導体フローティングゲートメモリセルアレイの製造性に直面する問題の一つは、特にメモリセルの大きさがスケールダウンされるときにおける、そのようなソース、ドレイン、コントロールゲート、及びフローティングゲートのような種々の構成要素の整合であった。半導体処理の統一の設計ルールが減少するにつれて、最も小さいリソグラフィックの特徴を縮小し、正確な整合の必要性が一層重大になる。種々のパーツの整合もまた、半導体製品の製造の歩留まりを決定する。
【０００４】
自己整合（セルフアライメント）は周知技術である。自己整合は、その特徴がそのステップ処理で互いに関して自動的に整合されるように、１以上の材料を含む１以上のステップを処理する技術に関連する。したがって、本発明は、フローティングゲートメモリセルタイプの半導体メモリアレイの製造を達成する自己整合の技術を使用する。
【０００５】
【発明が解決しようとする課題】
メモリセル寸法がスケールダウンされるとき、２つの主要な問題がしばしば関与する。第一に、ソース線の抵抗が、メモリセルの寸法が小さくなるにつれて増加し、より高い抵抗は、読取イベント中望ましいセル電流を抑制する。第二に、より小さいメモリセルの寸法は、ソースとビット線結合間のより低い突抜け電圧ＶPTを結果として生じる。その電圧は、プログラムイベント中の達成可能な最大フローティングゲート電圧Ｖfgを制限する。フローティングゲート電圧Ｖfgは、ソースとフローティングゲート間にある結合酸化膜層を通して、ソース領域からの電圧結合を通じて達成される。ソース側注入機構では、より高いＶfg（及び、従って、より高い突抜け電圧ＶPT）は、十分なホットキャリア注入率に欠くことができない。
【０００６】
【課題を解決するための手段】
本発明は、（Ｔ型）ソース領域を提供することによって、上記課題を解決する。そこでは、より広い伝導性上部が、ソース線抵抗を減ずるが、ソース線のより狭い下部は、より小さいメモリセル結合構造を容易にする。また、メモリセル構造は、底部結合酸化物を通しての結合の他、フローティングゲートの上部上の酸化物を通してフローティングゲートへのソース電圧の結合を容易にする。それは、ソース電極とフローティングゲートの間の結合係数を高める。
【０００７】
本発明は、半導体基板のフローティングゲートメモリセルの半導体メモリアレイを形成する自己整合方法である。そして、各メモリセルは、フローティングゲートと、第１の端子と、その間にチャネル領域を持つ第２の端子と、コントロールゲートとを有する。その方法は、以下のステップを含む：
ａ）互いに概ね平行であり、第１の方向に延びる基板上に、隣接する各絶縁領域間に活性領域を持つ、複数の離隔された絶縁領域を形成するステップであって、該活性領域は、半導体基板上に絶縁材料の第１の層と、絶縁材料の第１の層上に導電性材料の第１の層を備える、形成ステップ、
ｂ）互いに概ね平行であり、前記第１の方向と概ね垂直な第２の方向に延びる、前記活性領域及び絶縁領域を横切る複数の離隔された第１のトレンチを形成するステップであって、該第１のトレンチのそれぞれがその中に形成されるくぼみを持つ側壁を有する、形成ステップ、
ｃ）導電性材料の第１のブロックを形成するために、前記第１のトレンチのそれぞれを導電性材料で満たすステップであって、各活性領域の該第１のブロックのために、前記第１のブロックは、導電性材料の前記第１の層に隣接し、それから絶縁される前記第１のトレンチ側壁のくぼみの下に形成される下部と、該くぼみの上部に形成される上部とを含む、充填ステップ、
ｄ）前記基板に複数の第１の端子を形成するステップであって、各前記活性領域では、該第１の端子のそれぞれは、導電性材料の前記第１のブロックの一つに隣接し、電気的に接続される、形成ステップ、
ｅ）前記基板に複数の第２の端子を形成するステップであって、各前記活性領域では、該第２の端子のそれぞれは、前記第１の端子から離隔される、形成ステップ。
【０００８】
本発明のもう一つの面では、電気的にプログラム及び消去可能なメモリ装置は、第１の伝導型の半導体材料の基板と、その間にチャネル領域を持つ、第１及び第２の離隔領域と、前記基板の一面に配置される第１の絶縁層と、前記第１の絶縁層の一面に配置され、前記チャネル領域の一部と前記第１の領域の一部を越えて延伸する電気的に導電性のフローティングゲートと、前記基板の第１の領域の一面に配置され、それと電気的に接続される電気的に導電性のソース領域とを含む。そのソース領域は、前記フローティングゲートに隣接して配置され、それから絶縁される下部と、前記フローティングゲートの一面に配置され、それから絶縁される上部とを有する。
【０００９】
本発明のまだ１以上の面では、電気的にプログラム及び消去可能なメモリ装置のアレイは、第１の伝導型の半導体材料の基板と、それぞれの隣接する絶縁領域対間に活性領域を持つ、概ね互いに平行であり、第１の方向に延びる前記基板上に形成される離隔された絶縁領域と、前記第１の方向に延びるメモリセル対の縦列を含む前記活性領域のそれぞれとを含む。前記メモリセル対のそれぞれは、前記第１及び第２の領域の間の基板に形成されるチャネル領域を持つ第２の伝導型を有する該基板で離隔される第１の領域及び第２の領域対と、前記チャネル領域上に含む前記基板の一面に配置される第１の絶縁層と、それぞれが前記第１の絶縁層の一面に配置され、前記チャネル領域の一つの一部及び前記第１の領域の一部を超えて延伸する電気的に導電性のフローティングゲート対と、前記基板の前記第１の領域の一面に配置され、それに電気的に接続される電気的に導電性のソース領域とを含む。そのソース領域は、前記フローティングゲート対に隣接して配置され、それから絶縁される下部と、前記フローティングゲート対の一面に配置され、それから絶縁される上部とを有する。
【００１０】
本発明の他の目的及びその特徴は、明細書の概観、特許請求の範囲及び添付図面によって明らかになるであろう。
【００１１】
【発明の実施の形態】
図１Ａには、好ましくはＰ型であり、周知技術である半導体基板の平面図が示される。二酸化ケイ素（酸化物）のような絶縁材料の第１層１２は、図１Ｂに示されるようにその上に配置される。第１の絶縁層１２は、二酸化ケイ素（以下、「酸化物」という）の層を形成して、酸化又は蒸着（例えば、化学蒸着法又はＣＶＤ）のような周知技術によって基板１０上に形成される。ポリシリコン（ＦＧポリ）の第１層１４は、絶縁材料の第１層１２の上に蒸着される。第１の絶縁層１２上への第１のポリシリコン層１４の蒸着及び形成は、低圧ＣＶＤ又はＬＰＣＶＤのような周知の処理によってなされ得る。窒化ケイ素層１８（以下、「窒化物」という）は、好ましくはＣＶＤによって、ポリシリコン層１４上に蒸着される。この窒化物層１８は、分離形成中、活性領域を画定するために用いられる。勿論、前述のパラメータ及び以下に記述されるパラメータのすべては、設計ルール及びプロセス技術生成に依存する。ここに記述されるのは０．１８ミクロン処理のものである。しかしながら、本発明が特定のプロセス技術生成にも以下に記述される処理パラメータの特定の値にも制限されないことは、当業者に理解されるだろう。
【００１２】
第１の絶縁層１２、第１のポリシリコン層１４、及び窒化ケイ素１８が一度形成されると、適当なフォトレジスト材料１９は、窒化ケイ素１８上に適用され、マスキングステップは、ある領域（ストライプ１６）からフォトレジスト材料を選択的に取り除くために実行される。フォトレジスト材料１９が取り除かれると、窒化ケイ素１８、ポリシリコン１４及び基礎をなす絶縁材料１２は、図１Ｃに示されるように、一般的エッチング技術（すなわち、異方性エッチング処理）を用いて、Ｙ方向又は縦列方向に形成されるストライプ１６にエッチングされる。隣接するストライプ１６間の距離Ｗは、用いられる処理の最小のリソグラフィック特徴と同じくらい小さくできる。フォトレジスト１９が取り除かれないと、窒化ケイ素１８、第１のポリシリコン領域１４及び基礎をなす絶縁材料１２が維持される。結果として生じる構造は、図１Ｄに示される。記述されるように、絶縁領域の形成における２つの実施例、すなわち、ＬＯＣＯＳ及びＳＴＩがある。ＳＴＩ実施例では、エッチングは、予め決められた深さまで基板１０中へ続く。
【００１３】
その構造は、更に、残存するフォトレジスト１９を取り除くために、処理される。それから、二酸化ケイ素のような絶縁材料２０ａ又は２０ｂは、その領域又は「溝」１６に形成される。窒化物層１８は、図１Ｅに示される構造を形成するために、選択的に取り除かれる。絶縁体は、狭い領域酸化物２０ａを結果として生じる周知のＬＯＣＯＳ処理（例えば、露出基板を酸化することによって）を介して形成され得る。あるいは、それは、領域２０ｂに形成される二酸化ケイ素を結果として生じる浅トレンチ処理（ＳＴＩ）（例えば、酸化物層を蒸着し、その後、化学機械研磨又はＣＭＰエッチングによって）を介して形成され得る。ＬＯＣＯＳ形成の間、スペーサが狭い領域の酸化物の形成中ポリ層１４の側壁を保護するために必要であり得ることに注意されたい。
【００１４】
残存する第１のポリシリコン層１４及び基礎をなす第１の絶縁材料１２は、活性領域を形成する。したがって、この点において、基板１０は、ＬＯＣＯＳ絶縁材料２０ａ又は浅トレンチ絶縁材料２０ｂのいずれかを形成する絶縁領域を持つ活性領域及び絶縁領域の代わりのストライプを有する。図１ＥがＬＯＣＯＳ領域２０ａ及び浅トレンチ領域２０ｂの両方の形成を示すけれども、ＬＯＣＯＳ処理（２０ａ）又は浅トレンチ処理（２０ｂ）のただ一つのみが使用される。好ましい実施の形態では、浅トレンチ２０ｂが形成される。より小さい設計ルールでより正確に形成され得るので、浅トレンチ２０ｂが望ましい。
【００１５】
図１Ｅの構造は、非自己整合方法によって形成される構造よりもコンパクトである自己整合構造を表す。周知及び従来のものである図１Ｅに示される構造を形成する非自己整合方法は、以下のとおりである。絶縁体の領域２０は、最初に基板１０に形成される。これは、基板１０上に窒化ケイ素の一層を蒸着し、フォトレジストを蒸着し、基板１０の選択的部分を曝すために第１のマスキングステップを用いて窒化ケイ素をかたどり、シリコントレンチ形成及びトレンチ充填が含まれるＬＯＣＯＳ処理又はＳＴＩ処理のいずれかを用いて曝された基板１０を酸化することによってなされ得る。その後、窒化ケイ素は取り除かれ、二酸化ケイ素の第１層１２は、（ゲート酸化物を形成するために）基板１０の一面に蒸着される。ポリシリコンの第１層１４は、ゲート酸化物１２の一面に配置される。ポリシリコンの第１層１４は、第２のマスキングステップを用いてかたどられ、選択的部分が取り除かれる。従って、ポリシリコン１４は、絶縁の領域２０で自己整合されず、第２のマスキングステップが要求される。さらに、追加のマスキングステップは、ポリシリコン１４の寸法が絶縁の領域２０に関して整合耐性を有することを要求する。非自己整合方法が窒化物層１８を利用しないことに注意されたい。
【００１６】
自己整合方法か非自己整合方法のいずれかを用いて作られる図１Ｅに示される構造で、その構造は、更に以下のように処理される。図１Ｂ及び１Ｅの構造に直交する図からその構造を示す図２Ａにおいて、本発明の次のステップが示される。窒化ケイ素（以下、「窒化物」という）のような厚い絶縁層２４がその構造上に形成され、その後、ポリシリコン（以下、「ポリ」という）のような薄い保護層２６の形成が続く。結果として生じる構造は図２Ａに示される。
【００１７】
従来のフォトリソグラフィマスキング操作は、ポリ層２６の上部に適用されるフォトレジストで実行される。ストライプ（すなわち、マスキング領域）がＸ又は横列方向に画定されるマスキングステップが適用される。隣接するストライプ間の距離は、製作される装置のニーズによって決定されるサイズであり得る。フォトレジストは、画定されたマスク領域、すなわち、横列方向のストライプで取り除かれる。その後、取り除かれたフォトレジストの基礎となるポリ層２６は、基礎をなす窒化物層２４の部分を曝すために、従来の異方性ポリエッチング処理を用いてストライプにエッチングされる。それから、ポリ層１４の部分を曝すための窒化物層２４の曝された部分を取り除くために、異方性窒化物エッチング処理が実行される。曝されたポリ層１４のちょうど上部を取り除き、残存する窒化物層２４に比較してポリ層１４にわずかに凹所を設け、窒化物層２４に接するポリ層１４の傾斜部分２８を形成するために、任意のポリエッチング処理が続き得る。そのようなミラーメモリセル対のそれぞれのために、これらのエッチング処理は、ポリシリコン層１４へ下方に（好ましくは、わずかにその中に）延伸する一つの第１のトレンチ３０の形成をもたらす。残存するフォトレジストが取り除かれ、図２Ｂに示される構造をもたらす。
【００１８】
二酸化ケイ素（以下、「酸化物」という）のような絶縁材料の層３２は、例えば、熱酸素処理を用いてその構造の上に形成される。トレンチ３０におけるポリ層１４上に形成される酸化物層３２の部分は、トレンチ３０内部の酸化物層３２にレンズ形状を供給して、ポリ層１４の傾斜部分２８によりもたらされる部分３４を出現させた。結果として生じる構造は図２Ｃに示される。
【００１９】
絶縁スペーサ４０は、トレンチ３０内に形成される（図２Ｅ）。構造の外形上に材料を蒸着し、その後、異方性エッチング処理（例えば、ＲＩＥ）によるスペーサの形成は、当該技術では周知である。それによって、材料は、構造の水平表面から取り除かれるが、材料は、構造の垂直方向表面上に十分にそのまま残っている。スペーサ４０は、あらゆる誘電材料から形成され得る。好ましい実施の形態では、スペーサ４０は、次の方法で窒化物から形成される。絶縁材料（例えば、酸化物）の薄い層３６は、好ましくは化学蒸着法（ＣＶＤ）処理を用いて図２Ｃの構造上に形成される。絶縁材料（例えば、窒化物）の厚い層３８は、図２Ｄに示されるように、好ましくは従来の窒化物蒸着処理によって構造上に形成される。これは、エッチストップをして酸化物層３６を用いる厚い窒化物エッチング処理によって続けられる。このエッチング処理は、トレンチ３０の側壁に沿って側壁スペーサ４０を除いて、すべての窒化物層３８を取り除く。それから、エッチストップとしてポリ層２６を用いる異方性酸化物エッチング処理が実行される。この酸化物エッチングは、窒化物層２４上にある酸化物層３６及び３２の曝された部分を取り除く。また、酸化物エッチングは、トレンチ３０の中心でポリ層１４の部分を曝すために、スペーサ４０間のトレンチ３０で曝される酸化物層３６及び３２の部分を取り除く。結果として生じる構造は、図２Ｅに示される。
【００２０】
厚い窒化物エッチング処理は、トレンチ３０からスペーサ４０を取り除くために実行される。ポリエッチング処理は、窒化物層２４を曝すポリ層２６を取り除き、酸化物層１２を曝すトレンチ３０の下心においてポリ層の曝された部分を取り除くために、実行される。図２Ｆに示されるように、トレンチ３０はそれぞれ、ポリ層１４並びに酸化物層３２及び３６によって境界をなす狭い下部４２と、酸化物層３６によって境界をなすより広い上部４４とを有する。スペーサ４０がポリ層１４の部分を取り除くポリエッチング処理後に取り除かれ得ることに注意されたい。
【００２１】
適当なイオン注入が、構造の全表面にわたってなされる。イオンがトレンチ３０内の第１の二酸化ケイ素層１２に浸透するのに十分なエネルギーを有すると、それらは、基板１０内の第１の領域（端子）５０を形成する。すべての他の領域では、イオンは、効力を有しない既存の構造によって吸収される。絶縁スペーサ４６（例えば、酸化物）は、トレンチ３０の下部４２の側壁上に形成される。好ましくは、酸化物スペーサ４６形成は、トレンチ３０内で曝されるポリシリコン層１４の側面上に絶縁側壁層４８（酸化物）を最初に形成することによって（すなわち、構造を酸化することあるいはＣＶＤによって）、先行される。それから、酸化物は、構造上に形成され（すなわち、ＣＶＤ処理）、その後、より低いトレンチ部分４２の側壁上に形成される酸化物スペーサ４６を除いて、構造上に形成される酸化物を取り除く酸化物異方性エッチングが続く。また、この酸化物形成及びエッチング処理は、トレンチ上部４４における酸化物層３６の垂直部分の厚さに加える。異方性エッチングはまた、基板１０を曝すために、スペーサ４６間におけるトレンチ３０の底部において酸化物層１２の部分を取り除くのと同様に、酸化物層３６の上部を取り除き、酸化物層３２上の酸化物層３６の部分を薄くする。結果として生じる構造は図２Ｇに示される。
【００２２】
曝された基板１０によく付着する窒化チタンのような導電層５２は、全体構造上に形成される。それは、その中にトレンチ３０の側壁と曝された基板１０を一列に並べる。これは、トレンチ３０内の導電性ブロック５４の形成によって続けられる。それは、構造上にタングステンのような導電材料を蒸着することによって形成され、導電性ブロック５４でトレンチ３０を満たすために、タングステンプラナリゼーション処理（好ましくはＣＭＰ）が続く。タングステンエッチバックステップは、トレンチ３０の外部のあらゆるタングステンを取り除き、好ましくは、酸化物層３６の上部以下に導電性ブロック５４の上面を画定するために続く。導電層５６（窒化チタン）は、トレンチ３０の導電性ブロック５４上の導電層５６を除いて、蒸着された窒化チタンを取り除く平坦化処理（ＣＭＰ）によって続けられ、好ましくは、構造上に窒化チタンを蒸着することによって、導電性ブロック５４上に形成される。窒化チタンエッチングは、導電層５６が酸化物層３６の上部以下に凹所を設けるように実行される。絶縁材料（酸化物）の層５８は、その構造上に形成され、導電層５６上のその部分を除き、蒸着された酸化物を取り除くために、プラナリゼーション処理（ＣＭＰ）及び酸化物エッチング処理が続く。結果として生じる構造は図２Ｈに示される。そこでは、狭い／広いトレンチ部分４２／４４は、狭い下部ブロック部分６０及びより広い上部ブロック部分６２を持つ概ねＴ型のタングステン導電性ブロック５４を結果として生じる。
【００２３】
第２のトレンチ６３は、メモリセルのセット対間で、次の方法で第１のトレンチ３０に隣接して形成される。窒化物層２４は、図２Ｉに示されるように、ポリ層１４及び酸化物層３２の部分を曝すために、好ましくは、等方性エッチング処理を用いて取り除かれる。ポリエッチング処理（すなわち、ドライエッチング）は、ポリ層１４の曝された部分を取り除き、酸化物層１２を曝すために、続けられる。それから、酸化物層１２の曝された部分は、基板１０を曝して制御された酸化物エッチングを介して取り除かれる。絶縁層６４、好ましくは、酸化物は、全体構造上に形成され、図２Ｊに示される構造を結果として生じる。酸化物層３２の上げ部分３４は、層１４が酸化物層６４と接するポリ層１４の上部に延伸する鋭い端部の形成を結果として生じる。
【００２４】
コントロールゲートポリブロックは、以下の方法で第２のトレンチ６３に形成される。ポリシリコンの厚い層は、構造上に蒸着され、その後、異方性ポリエッチング処理が続く。その処理は、酸化物層６４の垂直方向部分に対して形成されるポリスペーサ（ブロック）６８を除き、すべての蒸着されたポリシリコンを取り除く。ポリブロック６８は、ポリ層１４に直接隣接して蒸着される下部７０と、鋭い端部６６を含むポリ層１４の部分上に延びる上部７２とを有する。ポリブロック６８は、酸化物層６４及び３２によってポリ層１４から絶縁される。結果として生じる構造は、図２Ｋに示される。
【００２５】
絶縁スペーサ７４は、ポリブロック６８に隣接して形成され、材料の１以上の層からなる。好ましい実施の形態では、絶縁スペーサ７４は、酸化物の薄い層７６を最初に蒸着することによって、材料の２つの層から作られ、その後、構造上への窒化物の蒸着が続く。異方性窒化物エッチングは、窒化物スペーサ７８を残して、蒸着された窒化物を取り除くために実行される。イオン注入（例えば、Ｎ＋）は、第１の領域５０が形成されるのと同じ方法で、基板に第２の領域（端子）８０を形成するために用いられる。基板１０及び第２の領域８０を曝すための酸化物層６４の曝された部分と同様に、酸化物層７６の曝された部分を取り除く、制御された酸化物エッチングが続く。結果として生じる構造は図２Ｌに示される。
【００２６】
金属化シリコン（シリサイド）の層８２は、基板上にタングステン、コバルト、チタン、ニッケル、白金、又はモリブデンのような金属を蒸着することによって、ポリブロック６８上に金属化シリコン８４の層とともに、側壁スペーサ７４の次に基板１０の上部に形成される。構造はアニールされ、シリサイド８２を形成するために、基板の曝された上部へ、及び、金属化シリコンを形成するために、ポリブロックの曝された上部へ、熱い金属が流れて浸透するのを可能にする。残りの構造上に蒸着される金属は、金属エッチング処理によって取り除かれる。基板１０上の金属化シリコン領域８２は、自己整合シリサイド（すなわち、salicide）と呼ばれ得る。なぜならば、それは、スペーサ７８によって第２の領域８０に自己整合されるからである。結果として生じる構造は図２Ｍに示される。
【００２７】
ＢＰＳＧ８６のようなパッシベーションが、全体構造をカバーするために用いられる。マスキングステップは、シリサイド領域８２上のエッチング領域を画定するために実行される。ＢＰＳＧ８６は、対をなすメモリセルの隣接するセット間に形成されるシリサイド領域８２上に理想的に真中に置かれ、それに向けて下方に延伸するコンタクト孔を生成するために、マスク領域に選択的にエッチングされる。コンタクト孔は、コンタクト導体８８を形成するために、金属蒸着及びプラナリゼーションエッチバックによって導体金属で満たされる。シリサイド層８２は、導体８８と第２の領域８０の間の伝導を容易にする。ビット線９０は、メモリセルの縦列にすべての導体８８とともに接続するために、ＢＰＳＧ８６上への金属マスキングによって加えられる。最終的なメモリセル構造は図２Ｎに示される。
【００２８】
図２Ｎに示されるように、第１及び第２の領域５０／８０は、（当業者は、ソース及びドレインが動作中切り替えられ得ることを知っている）各セルのソース及びドレインを形成する。各セルのチャネル領域９２は、ソース及びドレイン５０／８０間にある基板の部分である。ポリブロック６８は、コントロールゲートを構成し、ポリ層１４は、フローティングゲートを構成する。酸化物層３２、３６、４６及び４８は、ソース９６からそれを絶縁するために、フローティングゲート１４に隣接してその上に配置される絶縁層を共に形成する。酸化物層３６及び６４は、コントロールゲート６８からソース線９６を絶縁する絶縁層を共に形成する。コントロールゲート６８は、第２の領域８０の端部に整合される一側面を有し、チャネル領域９２の部分上に配置される。コントロールゲート６８は、（酸化物層６４によってそれから絶縁される）フローティングゲート１４に隣接して配置される下部７０と、（酸化物層６４によってそれから絶縁されるポリ層１４に隣接する部分上に配置される（延伸する）突き出た上部とを有する。切欠き（ノッチ）９４は、突き出た部分７２によって形成される。そこでは、フローティングゲートの鋭い端部６６が、ノッチ９４に延伸する。各フローティングゲート１４は、チャネル領域９２の一部上に配置され、コントロールゲート６８によって一端で部分的に重ねられ、他端で第１の領域５０を部分的に重ねる。導電性ブロック５４及び導電層５２／５６はともに、メモリセルの縦列の向こう側に延伸するソース線９６を形成する。ソース線９６の上部６２は、フローティングゲート１４上に延びるが、それから絶縁される。一方、ソース線９６の下部６０は、フローティングゲート１４に隣接するが、それから絶縁される。図２Ｎに示されるように、本発明の処理は、互いに反映するメモリセルの対を形成する。反映されるメモリセルの対は、酸化物層７６、窒化物スペーサ７８及びＢＰＳＧ８６によって他のセル対から絶縁される。
【００２９】
図２Ｏにおいて、結果として生じる構造及び第２の領域８０へのビット線９０の配線が示される。第２の領域８０の制御線６８は、Ｘ又は横列方向に走り、そのソース線９６は、基板１０内の第１の領域５０に接続される。ソース線９６（当業者によって理解されるべきであるように、用語「ソース」は、用語「ドレイン」と交換可能である）が全体の横列方向に基板１０と接触する、すなわち、絶縁領域と同様に活性領域と接触するけれども、ソース線９６は、基板１０の第１の領域５０のみに電気的に接続する。加えて、「ソース」線９６が接続される各第１の領域５０は、２つの隣接するメモリセル間で共有される。同様に、ビット線９０が接続される各第２の領域８０は、メモリセルの異なるミラーセットから隣接するメモリセル間で共有される。
【００３０】
その結果は、フローティングゲート１４と、フローティングゲート１４にすぐ隣接するがそれから離隔され、同列の他のメモリセルのコントロールゲートに接続する横列方向の長さに沿って走るコントロールゲート６８と、同列方向のメモリセルの第１の領域５０の対に接続する横列方向に沿って同じく走るソース線９６と、縦列又はＹ方向に沿って走り、同列方向のメモリセルの第２の領域８０の対に接続するビット線９０とを有するスプリットゲートタイプの複数の不揮発性メモリセルである。コントロールゲート、フローティングゲート、ソース線、及びビット線の形成は、すべて自己整合される。不揮発性メモリセルは、米国特許第５，５７２，０５４号に開示されるように、すべてのゲートトンネルを制御するために、フローティングゲートを有するスプリットゲートタイプのものである。その開示は、不揮発性メモリセルの操作及びそれによって形成されるアレイに関して、参照によりここに組み込まれる。
【００３１】
本発明は、Ｔ型導電性ブロック５２のより広い上部６２のために、ソース線抵抗の減少を示すが、Ｔ型導電性ブロック５２のより狭い底部６０（すなわち、ソース線のＴ型を形成する上部及び下部６２／６０間の第１のトレンチ３０の側壁のくぼみ）のために、メモリセル寸法のより小さいスケーリングをまだ提供する。上部６２は、また、（酸化物層４６／４８を通して下部６０を介し、酸化物層１２を通して第１の領域５０を介する結合に加えて、）酸化物層３２／３６を通してソース線９６からフローティングゲート１４までのソース電圧の結合を可能にする、フローティングゲート１４上に延びるが、それから絶縁される。したがって、電源電極とフローティングゲートの間の結合係数が向上される。
【００３２】
第１の代わりの実施の形態
図３Ａ〜３Ｉは、図２Ｎに示されるのと類似であるが、ポリシリコンソース線を持つメモリセルアレイを形成する第１の代わりの処理を示す。この第１の代わりの処理は、図２Ｇに示されるのと同じ構造で始まり、以下のように続く。
【００３３】
導電性ブロック９８は、好ましくは構造上にポリシリコンのような導電性材料を蒸着することによって、トレンチ３０内に形成され、その後、トレンチ３０上のポリシリコンを取り除くためのポリプラナリゼーション処理（好ましくはＣＭＰ）が続く。ポリエッチバックステップは、トレンチ３０の外部のあらゆるポリシリコンを取り除き、酸化物層３６の上部以下に導電性ブロック９８の上部表面に凹所を設けることが続く。ポリブロック９８は、もとの場所に不純物を添加され得、あるいは注入を用いてそうされ得る。絶縁材料（酸化物）の層５８は、酸化物層５８が酸化物層３６の上部以下に凹所を設けるように、例えば、熱酸化によって、あるいは、ＣＭＰプラナリゼーション処理及び酸化物エッチング処理によって続けられる酸化物蒸着によって、ポリブロック９８上に形成される。結果として生じる構造は図３Ａに示される。そこでは、狭い／広いトレンチ部分４２／４４は、より狭い下部ブロック６０とより広い上部ブロック６２を持つ概ねＴ型の導電性ポリブロック９８を結果として生じる。
【００３４】
第２のトレンチ６３は、メモリセルのセット対間に形成され、次の方法で第１のトレンチ３０に隣接する。窒化物層２４は、図３Ｂに示されるように、好ましくは、ポリ層１４及び酸化物層３２の部分を曝すために、等方性エッチング処理を用いて取り除かれる。ポリエッチング処理（すなわち、ドライエッチング）は、ポリ層１４の曝された部分を取り除き、酸化物層１２の部分を曝すことに続く。酸化物層１２の曝された部分は、基板１０を曝して、制御された酸化物エッチングを介して取り除かれる。好ましくは酸化物の絶縁層６４は、全体構造上に形成され、図３Ｃに示される構造を結果として生じる。酸化物層３２の上げ部分３４は、層１４が酸化物層６４と接するポリ層１４の上部に延びる鋭い端部の形成を結果として生じる。
【００３５】
コントロールゲートポリブロックは、次の方法で第２のトレンチ６３に形成される。ポリシリコンの厚い層が構造上に蒸着され、その後、酸化物層６４の垂直に向かう部分に対して形成されるポリスペーサ（ブロック）６８を除き、すべての蒸着されたポリシリコンを取り除く、異方性ポリエッチング処理が続く。ポリブロック６８は、ポリ層１４にすぐ隣接して配置される下部７０と、鋭い端部６６を含むポリ層１４の部分上に延伸する上部７２とを有する。ポリブロック６８は、酸化物層６４及び３２によってポリ層１４から絶縁される。結果として生じる構造は図３Ｄに示される。
【００３６】
酸化物エッチングは、酸化物層６４の曝された部分及び基礎をなす酸化物層５８を取り除き、ポリブロック９８及び基板１０を曝すために、実行される。好ましくは、ポリブロック９８の上部表面と概ね同じであるように、酸化物層３６の上部を同じく取り除く、端点検出を持つドライエッチング処理が用いられる。酸化物蒸着処理は、構造上に酸化物層１００を形成し、基板１０上に酸化物層６４を置き換えることに続く。結果として生じる構造は図３Ｅに示される。
【００３７】
絶縁スペーサ７４は、ポリブロック６８に隣接して形成され、材料の１以上の層から作られる。好ましい実施の形態では、絶縁スペーサ７４は、酸化物層１００の下部と、酸化物層６４上でポリスペーサ６８に隣接する窒化物スペーサ７８を残して、蒸着された窒化物を取り除くために（エッチストップとして酸化物層１００を用いる）、構造上への窒化物の蒸着、その後、異方性窒化物エッチングによって形成される窒化物スペーサ７８とを含む合成スペーサである。窒化スペーサ１０１は、また、図３Ｆに示されるように、導電性ブロック９８の端部上に形成される。
【００３８】
イオン注入（例えば、Ｎ＋）は、第１の領域５０が形成されたのと同じ方法で、基板に第２の領域（端子）８０を形成するために用いられる。制御された酸化物エッチングは、ポリブロック９８を曝すために酸化物層１００の曝された部分を取り除き、基板１０を曝すために酸化物層６４の曝された部分を取り除くことに続く。結果として生じる構造は図３Ｇに示される。
【００３９】
金属化シリコン（シリサイド）の層８２は、タングステン、コバルト、チタン、ニッケル、白金、またはモリブデンのような金属を構造上に蒸着することによって、ポリブロック６８とポリブロック９８上の金属化シリコン８４の層とともに、側壁スペーサ７４の次に基板１０の上部に形成される。その構造はアニールされ、シリサイド８２を形成するために熱い金属が基板の曝された上部に流れて浸透し、金属化シリコン８４を形成するためにポリブロック６８及び９８の曝された上部に浸透するのを可能にする。残存する構造上に蒸着された金属は、金属エッチング処理によって取り除かれる。基板１０上の金属化シリコン領域８２は、自己整合シリサイド（すなわち、salicide）と呼ばれ得る。なぜならば、それは、スペーサ７８によって第２の領域８０に自己整合されるからである。結果として生じる構造は図３Ｈに示される。
【００４０】
ＢＰＳＧ８６のようなパッシベーションは、全体構造をカバーするために用いられる。マスキングステップは、シリサイド領域８２上にエッチング領域を画定するために実行される。ＢＰＳＧ８６は、対をなすメモリセルの隣接するセット間に形成されるシリサイド領域８２上に理想的に真中に置かれ、それに向けて下方に延伸するコンタクト孔を作り出すために、マスク領域に選択的にエッチングされる。コンタクト孔は、接触導体８８を形成するために、金属蒸着及びプラナリゼーションエッチバックによって、導体金属で満たされる。シリサイド層８２は、導体８８と第２の領域８０の間の伝導を容易にする。ビット線９０は、メモリセルの縦列にすべての導体８８をともに接続するために、ＢＰＳＧ８６上への金属マスキングによって加えられる。最終的なメモリセル構造は図３Ｉに示される。
【００４１】
第１の代わりの実施の形態は、Ｔ型ポリブロック９８のより広い上部６２及びその上に形成されるより高い導電性金属化シリコン層８４のために、ソース線抵抗の減少を示すが、Ｔ型導電性ブロック９８のより狭い底部６０のために、メモリセル寸法のより小さいスケーリングをまだ提供する。上部６２は、また、（酸化物層４６／４８を通して下部６０を介し、酸化物層１２を通して第１の領域５０を介する結合に加えて、）酸化物層３２／３６を通してポリブロック９８からフローティングゲート１４までのソース電圧の結合を可能にする、フローティングゲート１４上に延びる。したがって、電源電極とフローティングゲートの間の結合係数が向上される。
【００４２】
第２の代わりの実施の形態
図４Ａ〜４Ｉは、図２Ｎに示されるものと類似であるが、自己整合接触機構を利用するメモリセルアレイを形成する第２の代わりの処理を示す。この第２の代わりの処理は、図２Ｊに示されるような同一の構造で始まるが、以下のように続く。
【００４３】
ポリシリコンのような導電性材料の厚い層１０２は、図４Ａに示されるように、構造上に蒸着される。窒化物の層１０４は、構造上に蒸着され、その後、窒化物プラナリゼーション処理（例えば、ＣＭＰ）が続く。窒化物エッチバックステップは、ポリ層１０２の上げ部分上に窒化物層１０４の部分を取り除くことが続くが、ポリ層１０２の平坦な側面部分上に窒化物層１０４の部分を残す。その上に酸化物の層１０６を形成するために、ポリ層１０２の曝された中心部分を酸化する酸化処理ステップが続く。結果として生じる構造は図４Ｂに示される。
【００４４】
窒化物層１０４は、窒化物エッチング処理によって取り除かれる。それは、図４Ｃに示されるように、酸化物層１０６下に直接的にではなくポリ層１０２の部分を取り除くための異方性ポリエッチング処理によって続けられる。
【００４５】
酸化物蒸着ステップは、構造上に厚い酸化物層を適用するために実行される。これは、エッチストップとしてポリ層１０２を用いて構造を平坦化するために、ＣＭＰのような平坦化酸化物エッチングによって続けられる。酸化物エッチバックステップが実行され、ポリ層１０２のいずれかの側面上に酸化物のブロック１０８を残す。酸化物層１０６は、また、酸化物平坦化及びエッチバックステップによって取り除かれ、図４Ｄに示される構造を結果として生じる。ＣＭＰのような平坦化ポリエッチングは、図４Ｅに示されるように、エッチストップとして酸化物ブロック１０８を用いて実行される。これは、酸化物ブロック１０８に隣接するポリブロック１０３を残して、酸化物層６４を曝す、ポリ層１０２の上部を取り除くために、ＲＩＥのようなポリエッチバック処理によって続けられる。ポリブロック１０３は、ポリ層１４にすぐ隣接して配置される下部７０と、鋭い端部６６を含むポリ層１４の部分上に延びる上部７２とを有する。ポリブロック１０３は、酸化物層６４及び３２によってポリ層１４から絶縁される。酸化物ブロック１０８及び酸化物層３６は、図４Ｆに示されるように、ポリブロック１０３の上部表面上にうまく延びるように置かれる。
【００４６】
任意の注入ステップは、曝されたポリブロック１０３に不純物を添加するために実行され得る。金属蒸着ステップは、タングステン、コバルト、チタン、ニッケル、白金、またはモリブデンのような金属を構造上に蒸着するために、実行される。その構造はアニールされ、熱い金属が、その上に金属化シリコン８４の導電層を形成するために、ポリブロック１０３の曝された上部に流れて浸透するのを可能にする。残存する構造上に蒸着された金属は、金属エッチング処理によって取り除かれる。金属化シリコン層８４は、自己整合と呼ばれ得る。なぜならば、それは、酸化物層６４及び酸化物ブロック１０８によってポリブロック１０３に自己整合されるからである。保護する窒化物層１１０は、次の方法で、ポリブロック１０３上で酸化物ブロック１０８間に形成される。窒化物が構造上に蒸着され、窒化物層１１０が酸化物ブロック１０８と同じ高さであるように、エッチングストップ層として用いられる酸化物ブロック１０８で、ＣＭＰのような平坦化窒化物エッチングが続く。窒化物層１１０は、酸化物ブロック１０８によってポリブロック１０３に自己整合される。結果として生じる構造は図４Ｇに示される。
【００４７】
酸化物エッチングは、図４Ｈに示されるように、酸化物ブロック１０８と酸化物層６４の曝された部分を取り除くために続く。絶縁スペーサ７４は、ポリブロック１０３に隣接して形成され、材料の１以上の層から作られる。好ましい実施の形態では、絶縁スペーサ７４は、酸化物の薄い層７６を最初に蒸着することによって材料の２つの層から作られ、構造上への窒化物の蒸着が続く。異方性窒化物エッチングは、窒化物スペーサ７８を残して、蒸着された窒化物を取り除くために実行される。イオン注入（例えば、Ｎ＋）は、第１の領域５０が形成されたのと同じ方法で、基板に第２の領域（端子）８０を形成するために用いられる。酸化物層７６の曝された部分を取り除く酸化物エッチングが続く。金属化シリコン（シリサイド）の層８２は、タングステン、コバルト、チタン、ニッケル、白金、又はモリブデンのような金属を構造上に蒸着することによって、側壁スペーサ７４の次に基板１０の上部に形成される。その構造はアニールされ、シリサイド領域８２を形成するために、熱い金属が基板１０の曝された上部に流れて浸透するのを可能にする。構造上に蒸着された残存する金属は、金属エッチング処理によって取り除かれる。基板１０上の金属化シリコン領域８２は、自己整合シリサイド（すなわち、salicide）と呼ばれ得る。なぜならば、それは、スペーサ７８によって第２の領域８０に自己整合されるからである。結果として生じる構造は図４Ｉに示される。
【００４８】
ＢＰＳＧ８６のようなパッシベーションは、全体構造をカバーするために用いられる。マスキングステップは、salicide領域８２上にエッチング領域を画定するために実行される。ＢＰＳＧ８６は、対をなすメモリセルの隣接するセット間に形成されるsalicide領域８２上に理想的に真中に置かれ、それより広いコンタクト孔を作り出すために、マスク領域に選択的にエッチングされる。窒化物層１１０は、ポリブロック１０３及び金属化シリコン８４をこのエッチング処理から保護するのに役立つ。コンタクト孔は、金属蒸着及びプラナリゼーションエッチバックによって、導体金属で満たされる。それによって、対をなすメモリセルの隣接するセットの窒化物スペーサ７８間の全体領域は、窒化物スペーサ７８（すなわち、自己整合接触機構、又はＳＡＣ）によってsalicide領域８２に自己整合される接触導体８８を形成するために、蒸着金属で満たされる。salicide層８２は、導体８８と第２の領域８０の間の伝導を容易にする。ビット線９０は、メモリセルの縦列にすべての導体８８をともに接続するために、ＢＰＳＧ８６上への金属マスキングによって加えられる。最終的なメモリセル構造は図４Ｊに示される。
【００４９】
自己整合接触機構（ＳＡＣ）は、対をなすメモリセルの隣接するセット間の最小の間隔要求において、重要な制限を取り除く。特に、図４Ｊが、salicide領域８２上に完全に真中に置かれる接触領域（及び、従って導体８８）を示すが、実際には、salicide領域８２に関して幾らかの望ましくない水平シフトなしに、コンタクト孔を形成することは非常に困難である。ＢＰＳＧ形成の前に構造上に窒化物の保護層がない非自己整合接触機構では、接触８８が金属化シリコン８４及びポリブロック１０３上でシフトされ、形成されるならば、電気ショートが起こり得る。非自己整合接触機構での電気ショートを防ぐために、コンタクト孔は、接触領域の最大可能シフトと同じように、窒化物スペーサ７８から十分に離れて形成されなければならない。それらは、窒化物スペーサ７８又はその向こうに延伸しない。勿論、これは、対をなすミラーセルの隣接するセット間の十分な許容距離を提供するために、スペーサ７８間の最小距離での制約を示す。
【００５０】
本発明のＳＡＣ方法は、ＢＰＳＧの下で材料の保護層（窒化物層１１０）を用いることによって、この制約を排除する。この保護層では、コンタクト孔は、形成中コンタクト孔の十分な水平シフトがあるとしても、salicide領域８２でコンタクト孔の部分的重複があるのを保証するために、十分な幅でＢＰＳＧに形成される。窒化物層１１０は、接触の部分８８が、それらの間にあらゆるショートなく、ポリブロック１０３又は金属化シリコン層８４上に形成されることを可能にする。広いコンタクト孔は、接触８８がスペーサ７８間の非常に狭いスペースを完全に満たし、salicide領域８２で良く電気接触することを保証する。したがって、スペーサ７８間の接触領域の幅は最小にされ得、スペーサ７８間のスペースを満たすことによって、接触不良を防ぐが、全体的セル寸法のスケーリングダウンを可能にする。
【００５１】
第２の代わりの実施の形態は、コントロールゲート１０３がフローティングゲート１４上に突き出た部分７２と、スペーサ７４の形成及び自己整合導体８８の形成を容易にし、同様に、salicide領域８２の自己整合形成を容易にする平坦な対向表面とで十分に直角に形作られるというさらなる利点を有する。
【００５２】
第３の代わりの実施の形態
図５Ａ〜５Ｋは、図３Ｉに示されるものと類似であるが、自己整合接触機構を利用するメモリセルアレイを形成する第３の代わりの処理を示す。この第３の代わりの処理は、図３Ｃに示されるような同一の構造で始まるが、以下のように続く。
【００５３】
ポリシリコンのような導電性材料の厚い層１０２は、図５Ａに示されるように、構造上に蒸着される。窒化物の層１０４が構造上に蒸着され、その後、窒化物プラナリゼーション処理（例えば、ＣＭＰ）が続く。窒化物エッチバックステップは、ポリ層１０２の上げ部分上に窒化物層１０４の部分を取り除くことが続くが、ポリ層１０２の平坦な側面部分上に窒化物層１０４の部分を残す。その上に酸化物の層１０６を形成するために、ポリ層１０２の曝された中心部分を酸化する酸化処理ステップが続く。結果として生じる構造は図５Ｂに示される。
【００５４】
窒化物層１０４は、窒化物エッチング処理によって取り除かれ、その後、図５Ｃに示されるように、酸化物層１０６下に直接的にではなくポリ層１０２のこれらの部分を取り除くための異方性ポリエッチング処理が続く。
【００５５】
酸化物蒸着ステップは、構造上に厚い酸化物層を適用するために実行される。これは、エッチストップとしてポリ層１０２を用いて構造を平坦化するために、ＣＭＰのような平坦化酸化物エッチングによって続けられる。酸化物エッチバックステップが実行され、ポリ層１０２のいずれかの側面上に酸化物のブロック１０８を残す。酸化物層１０６は、また、酸化物平坦化及びエッチバックステップによって取り除かれる。窒化物蒸着ステップは、構造上の窒化物層に適用するために実行される。これは、エッチストップとしてポリ層１０２を用いて構造を平坦化するために、ＣＭＰのような平坦化窒化物エッチングによって続けられる。窒化物エッチバックステップが実行され、酸化物ブロック１０８上に窒化物層１０９を残す。結果として生じる構造は図５Ｄに示される。
【００５６】
ＣＭＰのような平坦化ポリエッチングは、図５Ｅに示されるように、エッチストップとして窒化物層１０９を用いて実行される。これは、酸化物ブロック１０８に隣接するポリブロック１０３をちょうど残して、酸化物層６４を曝す、ポリ層１０２の上部を取り除くために、ＲＩＥのようなポリエッチバック処理によって続けられる。ポリブロック１０３は、ポリ層１４にすぐ隣接して配置される下部７０と、鋭い端部６６を含むポリ層１４の部分上に延びる上部７２とを有する。ポリブロック１０３は、酸化物層６４及び３２によってポリ層１４から絶縁される。酸化物ブロック１０８及び酸化物層３６は、図５Ｆに示されるように、ポリブロック１０３の上部表面上にうまく延びるように置かれる。
【００５７】
制御された酸化物エッチングは、酸化物層６４の曝された水平部分及び基礎をなす酸化物層５８を取り除き、ポリブロック９８を曝すために実行される。好ましくは、図５Ｇに示されるように、酸化物層３６の上部を同じく取り除く、端点検出を持つドライエッチング処理が用いられる。
【００５８】
任意の注入ステップは、曝されたポリブロック１０３に不純物を添加するために実行され得る。金属蒸着ステップは、タングステン、コバルト、チタン、ニッケル、白金、又はモリブデンのような金属を構造上に蒸着するために、実行される。その構造はアニールされ、熱い金属が、その上に金属化シリコン８４の導電層を形成するために、ポリブロック１０３及び９８の曝された上部に流れて浸透するのを可能にする。残存する構造上に蒸着された金属は、金属エッチング処理によって取り除かれる。金属化シリコン層８４は、自己整合と呼ばれ得る。なぜならば、それは、酸化物層６４及び酸化物ブロック１０８によってポリブロック１０３に自己整合されるからである。保護する窒化物層１１０は、次の方法で、ポリブロック１０３上で酸化物ブロック１０８間に形成される。窒化物が構造上に蒸着され、窒化物層１１０が酸化物ブロック１０８と同じ高さであるように、エッチングストップ層として用いられる酸化物ブロック１０８で、ＣＭＰのような平坦化窒化物エッチングが続く。窒化物層１０９は、この処理によって同様に取り除かれる。窒化物層１１０は、酸化物ブロック１０８によってポリブロック１０３に自己整合される。結果として生じる構造は図５Ｈに示される。
【００５９】
酸化物エッチングは、図５Ｉに示されるように、酸化物ブロック１０８と酸化物層６４の曝された部分とを取り除くために続く。絶縁スペーサ７４は、ポリブロック１０３に隣接して形成され、材料の１以上の層から作られる。好ましい実施の形態では、絶縁スペーサ７４は、酸化物の薄い層７６を最初に蒸着することによって材料の２つの層から作られ、その後、構造上への窒化物の蒸着が続く。異方性窒化物エッチングは、窒化物スペーサ７８を除いて、蒸着された窒化物を取り除くためのエッチストップとして酸化物層７６を用いて実行される。イオン注入（例えば、Ｎ＋）は、第１の領域５０が形成されたのと同じ方法で、基板に第２の領域（端子）８０を形成するために用いられる。酸化物層７６の曝された部分を取り除く酸化物エッチングが続く。金属化シリコン（シリサイド）の層８２は、タングステン、コバルト、チタン、ニッケル、白金、又はモリブデンのような金属を構造上に蒸着することによって、側壁スペーサ７４の次に基板１０の上部に形成される。その構造はアニールされ、シリサイド領域８２を形成するために、熱い金属が基板１０の曝された上部に流れて浸透するのを可能にする。構造上に蒸着された残存する金属は、金属エッチング処理によって取り除かれる。基板１０上の金属化シリコン領域８２は、自己整合シリサイド（すなわち、salicide）と呼ばれ得る。なぜならば、それは、スペーサ７８によって第２の領域８０に自己整合されるからである。結果として生じる構造は図５Ｊに示される。
【００６０】
ＢＰＳＧ８６のようなパッシベーションは、全体構造をカバーするために用いられる。マスキングステップは、salicide領域８２上にエッチング領域を画定するために実行される。ＢＰＳＧ８６は、対をなすメモリセルの隣接するセット間に形成されるsalicide領域８２上に理想的に真中に置かれ、それより広いコンタクト孔を作り出すために、マスク領域に選択的にエッチングされる。窒化物層１１０は、ポリブロック１０３及び金属化シリコン層８４をこのエッチング処理から保護するのに役立つ。コンタクト孔は、金属蒸着及びプラナリゼーションエッチバックによって、導体金属で満たされる。それによって、対をなすメモリセルの隣接するセットの窒化物スペーサ７８間の全体領域は、窒化物スペーサ７８（すなわち、自己整合接触機構、又はＳＡＣ）によってsalicide領域８２に自己整合される接触導体８８を形成するために、蒸着金属で満たされる。salicide層８２は、導体８８と第２の領域８０の間の伝導を容易にする。ビット線９０は、メモリセルの縦列にすべての導体８８をともに接続するために、ＢＰＳＧ８６上への金属マスキングによって加えられる。最終的なメモリセル構造は図５Ｋに示される。
【００６１】
第３の代わりの実施の形態は、第１の代わりの実施の形態の利点とＳＡＣの利点を兼ね備える利点を有する。
【００６２】
本発明は、上述のここで示された実施の形態に制限されず、添付された特許請求の範囲に属するあらゆるすべてのバリエーションを含むものと理解されたい。例えば、前述の方法がメモリセルを形成するために用いられる導電性材料として適当に不純物を添加されたポリシリコンの使用を記述するけれども、あらゆる適当な導電性材料が使用され得ることは、当業者にとって明白である。それに加えて、あらゆる適当な絶縁体が、二酸化ケイ素あるいは窒化ケイ素の代わりに用いられ得る。さらに、エッチング特性が二酸化ケイ素（あるいはあらゆる絶縁体）及びポリシリコン（あるいはあらゆる導体）と異なる適当な材料が、窒化ケイ素の代わりに用いられ得る。さらに、特許請求の範囲から明白なように、すべての方法ステップが示されあるいは要求される正確な順序で実行される必要はなく、むしろ、本発明のメモリセルの適切な形成を可能にするあらゆる順序で実行される。最後に、第１のトレンチ上部及び下部は、対称である必要はないが、むしろ、第１のトレンチは、その中に形成されるソース線がフローティングゲートに隣接して蒸着される第１の部分と、フローティングゲート上に蒸着される第２の部分とを有するように、その側壁にくぼみを有することのみが必要である。
【図面の簡単な説明】
【図１】図１Ａは、絶縁領域を形成するために、本発明の方法の第１のステップで用いられる半導体基板の平面図である。
図１Ｂは、ライン１−１に沿って取られる断面図である。
図１Ｃは、その中に絶縁領域を形成される、図１Ｂの構造の処理における次のステップの平面図である。
図１Ｄは、その構造に形成される絶縁ストライプを示す、ライン１−１に沿って取られる図１Ｃの構造の断面図である。
図１Ｅは、半導体基板に形成される２つのタイプの絶縁領域、ＬＯＣＯＳ又は浅いトレンチを示す、ライン１−１に沿って取られる図１Ｃの構造の断面図である。
【図２Ａ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の処理における次のステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図２Ｂ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の処理における次のステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図２Ｃ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の処理における次のステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図２Ｄ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の処理における次のステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図２Ｅ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の処理における次のステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図２Ｆ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の処理における次のステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図２Ｇ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の処理における次のステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図２Ｈ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の処理における次のステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図２Ｉ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の処理における次のステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図２Ｊ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の処理における次のステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図２Ｋ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の処理における次のステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図２Ｌ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の処理における次のステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図２Ｍ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の処理における次のステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図２Ｎ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の処理における次のステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図２Ｏ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、活性領域の端子への横列線とビット線の配線を示す平面図である。
【図３Ａ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第１の代わりの処理におけるステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図３Ｂ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第１の代わりの処理におけるステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図３Ｃ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第１の代わりの処理におけるステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図３Ｄ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第１の代わりの処理におけるステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図３Ｅ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第１の代わりの処理におけるステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図３Ｆ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第１の代わりの処理におけるステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図３Ｇ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第１の代わりの処理におけるステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図３Ｈ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第１の代わりの処理におけるステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図３Ｉ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第１の代わりの処理におけるステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図４Ａ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第２の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図４Ｂ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第２の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図４Ｃ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第２の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図４Ｄ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第２の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図４Ｅ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第２の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図４Ｆ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第２の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図４Ｇ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第２の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図４Ｈ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第２の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図４Ｉ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第２の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図４Ｊ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第２の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図５Ａ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第３の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図５Ｂ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第３の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図５Ｃ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第３の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図５Ｄ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第３の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図５Ｅ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第３の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図５Ｆ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第３の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図５Ｇ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第３の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図５Ｈ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第３の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図５Ｉ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第３の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図５Ｊ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第３の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図５Ｋ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第３の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【符号の説明】
１０ 基板
１２ 二酸化ケイ素層
１４ フローティングゲート
１８ 窒化ケイ素層
１９ フォトレジスト材料
２０ａ 絶縁材料
２０ｂ 浅トレンチ絶縁材料
２４、３８、１０４、１０９ 窒化物層
２６ 保護層
３０、６３ トレンチ
３２、３６、５８、６４、７６、１００、１０６ 酸化物層
４０、７４ 側壁スペーサ
４６ 酸化物スペーサ
４８ 絶縁側壁層
５０、８０ ドレイン
５４ タングステン導電性ブロック
５６ 導電層
６８ 制御線
７８、１０１ 窒化物スペーサ
８２ 金属化シリコン領域
８４ 導電性金属化シリコン層
８８ 自己整合導体
９０ ビット線
９２ チャネル領域
９４ ノッチ
９６ ソース線
９８ 導電性ポリブロック
１０３ コントロールゲート
１０８ 酸化物ブロック
１１０ 窒化物層ＣＶＤ低圧
【発明の属する技術分野】
本発明は、スプリットゲートタイプのフローティングゲートメモリセルの半導体メモリアレイを形成する自己整合方法に関する。また、本発明は、前述のタイプのフローティングゲートメモリセルの半導体メモリアレイに関する。
【０００２】
【従来の技術】
そこに電荷を蓄電するためのフローティングゲートを用いる不揮発性半導体メモリセル、及び半導体基板に形成されるそのような不揮発性メモリセルのメモリアレイは、この技術では周知である。典型的に、そのようなフローティングゲートメモリセルは、スプリットゲートタイプ若しくはスタックゲートタイプ、又はそれらの組み合わせであった。
【０００３】
半導体フローティングゲートメモリセルアレイの製造性に直面する問題の一つは、特にメモリセルの大きさがスケールダウンされるときにおける、そのようなソース、ドレイン、コントロールゲート、及びフローティングゲートのような種々の構成要素の整合であった。半導体処理の統一の設計ルールが減少するにつれて、最も小さいリソグラフィックの特徴を縮小し、正確な整合の必要性が一層重大になる。種々のパーツの整合もまた、半導体製品の製造の歩留まりを決定する。
【０００４】
自己整合（セルフアライメント）は周知技術である。自己整合は、その特徴がそのステップ処理で互いに関して自動的に整合されるように、１以上の材料を含む１以上のステップを処理する技術に関連する。したがって、本発明は、フローティングゲートメモリセルタイプの半導体メモリアレイの製造を達成する自己整合の技術を使用する。
【０００５】
【発明が解決しようとする課題】
メモリセル寸法がスケールダウンされるとき、２つの主要な問題がしばしば関与する。第一に、ソース線の抵抗が、メモリセルの寸法が小さくなるにつれて増加し、より高い抵抗は、読取イベント中望ましいセル電流を抑制する。第二に、より小さいメモリセルの寸法は、ソースとビット線結合間のより低い突抜け電圧ＶPTを結果として生じる。その電圧は、プログラムイベント中の達成可能な最大フローティングゲート電圧Ｖfgを制限する。フローティングゲート電圧Ｖfgは、ソースとフローティングゲート間にある結合酸化膜層を通して、ソース領域からの電圧結合を通じて達成される。ソース側注入機構では、より高いＶfg（及び、従って、より高い突抜け電圧ＶPT）は、十分なホットキャリア注入率に欠くことができない。
【０００６】
【課題を解決するための手段】
本発明は、（Ｔ型）ソース領域を提供することによって、上記課題を解決する。そこでは、より広い伝導性上部が、ソース線抵抗を減ずるが、ソース線のより狭い下部は、より小さいメモリセル結合構造を容易にする。また、メモリセル構造は、底部結合酸化物を通しての結合の他、フローティングゲートの上部上の酸化物を通してフローティングゲートへのソース電圧の結合を容易にする。それは、ソース電極とフローティングゲートの間の結合係数を高める。
【０００７】
本発明は、半導体基板のフローティングゲートメモリセルの半導体メモリアレイを形成する自己整合方法である。そして、各メモリセルは、フローティングゲートと、第１の端子と、その間にチャネル領域を持つ第２の端子と、コントロールゲートとを有する。その方法は、以下のステップを含む：
ａ）互いに概ね平行であり、第１の方向に延びる基板上に、隣接する各絶縁領域間に活性領域を持つ、複数の離隔された絶縁領域を形成するステップであって、該活性領域は、半導体基板上に絶縁材料の第１の層と、絶縁材料の第１の層上に導電性材料の第１の層を備える、形成ステップ、
ｂ）互いに概ね平行であり、前記第１の方向と概ね垂直な第２の方向に延びる、前記活性領域及び絶縁領域を横切る複数の離隔された第１のトレンチを形成するステップであって、該第１のトレンチのそれぞれがその中に形成されるくぼみを持つ側壁を有する、形成ステップ、
ｃ）導電性材料の第１のブロックを形成するために、前記第１のトレンチのそれぞれを導電性材料で満たすステップであって、各活性領域の該第１のブロックのために、前記第１のブロックは、導電性材料の前記第１の層に隣接し、それから絶縁される前記第１のトレンチ側壁のくぼみの下に形成される下部と、該くぼみの上部に形成される上部とを含む、充填ステップ、
ｄ）前記基板に複数の第１の端子を形成するステップであって、各前記活性領域では、該第１の端子のそれぞれは、導電性材料の前記第１のブロックの一つに隣接し、電気的に接続される、形成ステップ、
ｅ）前記基板に複数の第２の端子を形成するステップであって、各前記活性領域では、該第２の端子のそれぞれは、前記第１の端子から離隔される、形成ステップ。
【０００８】
本発明のもう一つの面では、電気的にプログラム及び消去可能なメモリ装置は、第１の伝導型の半導体材料の基板と、その間にチャネル領域を持つ、第１及び第２の離隔領域と、前記基板の一面に配置される第１の絶縁層と、前記第１の絶縁層の一面に配置され、前記チャネル領域の一部と前記第１の領域の一部を越えて延伸する電気的に導電性のフローティングゲートと、前記基板の第１の領域の一面に配置され、それと電気的に接続される電気的に導電性のソース領域とを含む。そのソース領域は、前記フローティングゲートに隣接して配置され、それから絶縁される下部と、前記フローティングゲートの一面に配置され、それから絶縁される上部とを有する。
【０００９】
本発明のまだ１以上の面では、電気的にプログラム及び消去可能なメモリ装置のアレイは、第１の伝導型の半導体材料の基板と、それぞれの隣接する絶縁領域対間に活性領域を持つ、概ね互いに平行であり、第１の方向に延びる前記基板上に形成される離隔された絶縁領域と、前記第１の方向に延びるメモリセル対の縦列を含む前記活性領域のそれぞれとを含む。前記メモリセル対のそれぞれは、前記第１及び第２の領域の間の基板に形成されるチャネル領域を持つ第２の伝導型を有する該基板で離隔される第１の領域及び第２の領域対と、前記チャネル領域上に含む前記基板の一面に配置される第１の絶縁層と、それぞれが前記第１の絶縁層の一面に配置され、前記チャネル領域の一つの一部及び前記第１の領域の一部を超えて延伸する電気的に導電性のフローティングゲート対と、前記基板の前記第１の領域の一面に配置され、それに電気的に接続される電気的に導電性のソース領域とを含む。そのソース領域は、前記フローティングゲート対に隣接して配置され、それから絶縁される下部と、前記フローティングゲート対の一面に配置され、それから絶縁される上部とを有する。
【００１０】
本発明の他の目的及びその特徴は、明細書の概観、特許請求の範囲及び添付図面によって明らかになるであろう。
【００１１】
【発明の実施の形態】
図１Ａには、好ましくはＰ型であり、周知技術である半導体基板の平面図が示される。二酸化ケイ素（酸化物）のような絶縁材料の第１層１２は、図１Ｂに示されるようにその上に配置される。第１の絶縁層１２は、二酸化ケイ素（以下、「酸化物」という）の層を形成して、酸化又は蒸着（例えば、化学蒸着法又はＣＶＤ）のような周知技術によって基板１０上に形成される。ポリシリコン（ＦＧポリ）の第１層１４は、絶縁材料の第１層１２の上に蒸着される。第１の絶縁層１２上への第１のポリシリコン層１４の蒸着及び形成は、低圧ＣＶＤ又はＬＰＣＶＤのような周知の処理によってなされ得る。窒化ケイ素層１８（以下、「窒化物」という）は、好ましくはＣＶＤによって、ポリシリコン層１４上に蒸着される。この窒化物層１８は、分離形成中、活性領域を画定するために用いられる。勿論、前述のパラメータ及び以下に記述されるパラメータのすべては、設計ルール及びプロセス技術生成に依存する。ここに記述されるのは０．１８ミクロン処理のものである。しかしながら、本発明が特定のプロセス技術生成にも以下に記述される処理パラメータの特定の値にも制限されないことは、当業者に理解されるだろう。
【００１２】
第１の絶縁層１２、第１のポリシリコン層１４、及び窒化ケイ素１８が一度形成されると、適当なフォトレジスト材料１９は、窒化ケイ素１８上に適用され、マスキングステップは、ある領域（ストライプ１６）からフォトレジスト材料を選択的に取り除くために実行される。フォトレジスト材料１９が取り除かれると、窒化ケイ素１８、ポリシリコン１４及び基礎をなす絶縁材料１２は、図１Ｃに示されるように、一般的エッチング技術（すなわち、異方性エッチング処理）を用いて、Ｙ方向又は縦列方向に形成されるストライプ１６にエッチングされる。隣接するストライプ１６間の距離Ｗは、用いられる処理の最小のリソグラフィック特徴と同じくらい小さくできる。フォトレジスト１９が取り除かれないと、窒化ケイ素１８、第１のポリシリコン領域１４及び基礎をなす絶縁材料１２が維持される。結果として生じる構造は、図１Ｄに示される。記述されるように、絶縁領域の形成における２つの実施例、すなわち、ＬＯＣＯＳ及びＳＴＩがある。ＳＴＩ実施例では、エッチングは、予め決められた深さまで基板１０中へ続く。
【００１３】
その構造は、更に、残存するフォトレジスト１９を取り除くために、処理される。それから、二酸化ケイ素のような絶縁材料２０ａ又は２０ｂは、その領域又は「溝」１６に形成される。窒化物層１８は、図１Ｅに示される構造を形成するために、選択的に取り除かれる。絶縁体は、狭い領域酸化物２０ａを結果として生じる周知のＬＯＣＯＳ処理（例えば、露出基板を酸化することによって）を介して形成され得る。あるいは、それは、領域２０ｂに形成される二酸化ケイ素を結果として生じる浅トレンチ処理（ＳＴＩ）（例えば、酸化物層を蒸着し、その後、化学機械研磨又はＣＭＰエッチングによって）を介して形成され得る。ＬＯＣＯＳ形成の間、スペーサが狭い領域の酸化物の形成中ポリ層１４の側壁を保護するために必要であり得ることに注意されたい。
【００１４】
残存する第１のポリシリコン層１４及び基礎をなす第１の絶縁材料１２は、活性領域を形成する。したがって、この点において、基板１０は、ＬＯＣＯＳ絶縁材料２０ａ又は浅トレンチ絶縁材料２０ｂのいずれかを形成する絶縁領域を持つ活性領域及び絶縁領域の代わりのストライプを有する。図１ＥがＬＯＣＯＳ領域２０ａ及び浅トレンチ領域２０ｂの両方の形成を示すけれども、ＬＯＣＯＳ処理（２０ａ）又は浅トレンチ処理（２０ｂ）のただ一つのみが使用される。好ましい実施の形態では、浅トレンチ２０ｂが形成される。より小さい設計ルールでより正確に形成され得るので、浅トレンチ２０ｂが望ましい。
【００１５】
図１Ｅの構造は、非自己整合方法によって形成される構造よりもコンパクトである自己整合構造を表す。周知及び従来のものである図１Ｅに示される構造を形成する非自己整合方法は、以下のとおりである。絶縁体の領域２０は、最初に基板１０に形成される。これは、基板１０上に窒化ケイ素の一層を蒸着し、フォトレジストを蒸着し、基板１０の選択的部分を曝すために第１のマスキングステップを用いて窒化ケイ素をかたどり、シリコントレンチ形成及びトレンチ充填が含まれるＬＯＣＯＳ処理又はＳＴＩ処理のいずれかを用いて曝された基板１０を酸化することによってなされ得る。その後、窒化ケイ素は取り除かれ、二酸化ケイ素の第１層１２は、（ゲート酸化物を形成するために）基板１０の一面に蒸着される。ポリシリコンの第１層１４は、ゲート酸化物１２の一面に配置される。ポリシリコンの第１層１４は、第２のマスキングステップを用いてかたどられ、選択的部分が取り除かれる。従って、ポリシリコン１４は、絶縁の領域２０で自己整合されず、第２のマスキングステップが要求される。さらに、追加のマスキングステップは、ポリシリコン１４の寸法が絶縁の領域２０に関して整合耐性を有することを要求する。非自己整合方法が窒化物層１８を利用しないことに注意されたい。
【００１６】
自己整合方法か非自己整合方法のいずれかを用いて作られる図１Ｅに示される構造で、その構造は、更に以下のように処理される。図１Ｂ及び１Ｅの構造に直交する図からその構造を示す図２Ａにおいて、本発明の次のステップが示される。窒化ケイ素（以下、「窒化物」という）のような厚い絶縁層２４がその構造上に形成され、その後、ポリシリコン（以下、「ポリ」という）のような薄い保護層２６の形成が続く。結果として生じる構造は図２Ａに示される。
【００１７】
従来のフォトリソグラフィマスキング操作は、ポリ層２６の上部に適用されるフォトレジストで実行される。ストライプ（すなわち、マスキング領域）がＸ又は横列方向に画定されるマスキングステップが適用される。隣接するストライプ間の距離は、製作される装置のニーズによって決定されるサイズであり得る。フォトレジストは、画定されたマスク領域、すなわち、横列方向のストライプで取り除かれる。その後、取り除かれたフォトレジストの基礎となるポリ層２６は、基礎をなす窒化物層２４の部分を曝すために、従来の異方性ポリエッチング処理を用いてストライプにエッチングされる。それから、ポリ層１４の部分を曝すための窒化物層２４の曝された部分を取り除くために、異方性窒化物エッチング処理が実行される。曝されたポリ層１４のちょうど上部を取り除き、残存する窒化物層２４に比較してポリ層１４にわずかに凹所を設け、窒化物層２４に接するポリ層１４の傾斜部分２８を形成するために、任意のポリエッチング処理が続き得る。そのようなミラーメモリセル対のそれぞれのために、これらのエッチング処理は、ポリシリコン層１４へ下方に（好ましくは、わずかにその中に）延伸する一つの第１のトレンチ３０の形成をもたらす。残存するフォトレジストが取り除かれ、図２Ｂに示される構造をもたらす。
【００１８】
二酸化ケイ素（以下、「酸化物」という）のような絶縁材料の層３２は、例えば、熱酸素処理を用いてその構造の上に形成される。トレンチ３０におけるポリ層１４上に形成される酸化物層３２の部分は、トレンチ３０内部の酸化物層３２にレンズ形状を供給して、ポリ層１４の傾斜部分２８によりもたらされる部分３４を出現させた。結果として生じる構造は図２Ｃに示される。
【００１９】
絶縁スペーサ４０は、トレンチ３０内に形成される（図２Ｅ）。構造の外形上に材料を蒸着し、その後、異方性エッチング処理（例えば、ＲＩＥ）によるスペーサの形成は、当該技術では周知である。それによって、材料は、構造の水平表面から取り除かれるが、材料は、構造の垂直方向表面上に十分にそのまま残っている。スペーサ４０は、あらゆる誘電材料から形成され得る。好ましい実施の形態では、スペーサ４０は、次の方法で窒化物から形成される。絶縁材料（例えば、酸化物）の薄い層３６は、好ましくは化学蒸着法（ＣＶＤ）処理を用いて図２Ｃの構造上に形成される。絶縁材料（例えば、窒化物）の厚い層３８は、図２Ｄに示されるように、好ましくは従来の窒化物蒸着処理によって構造上に形成される。これは、エッチストップをして酸化物層３６を用いる厚い窒化物エッチング処理によって続けられる。このエッチング処理は、トレンチ３０の側壁に沿って側壁スペーサ４０を除いて、すべての窒化物層３８を取り除く。それから、エッチストップとしてポリ層２６を用いる異方性酸化物エッチング処理が実行される。この酸化物エッチングは、窒化物層２４上にある酸化物層３６及び３２の曝された部分を取り除く。また、酸化物エッチングは、トレンチ３０の中心でポリ層１４の部分を曝すために、スペーサ４０間のトレンチ３０で曝される酸化物層３６及び３２の部分を取り除く。結果として生じる構造は、図２Ｅに示される。
【００２０】
厚い窒化物エッチング処理は、トレンチ３０からスペーサ４０を取り除くために実行される。ポリエッチング処理は、窒化物層２４を曝すポリ層２６を取り除き、酸化物層１２を曝すトレンチ３０の下心においてポリ層の曝された部分を取り除くために、実行される。図２Ｆに示されるように、トレンチ３０はそれぞれ、ポリ層１４並びに酸化物層３２及び３６によって境界をなす狭い下部４２と、酸化物層３６によって境界をなすより広い上部４４とを有する。スペーサ４０がポリ層１４の部分を取り除くポリエッチング処理後に取り除かれ得ることに注意されたい。
【００２１】
適当なイオン注入が、構造の全表面にわたってなされる。イオンがトレンチ３０内の第１の二酸化ケイ素層１２に浸透するのに十分なエネルギーを有すると、それらは、基板１０内の第１の領域（端子）５０を形成する。すべての他の領域では、イオンは、効力を有しない既存の構造によって吸収される。絶縁スペーサ４６（例えば、酸化物）は、トレンチ３０の下部４２の側壁上に形成される。好ましくは、酸化物スペーサ４６形成は、トレンチ３０内で曝されるポリシリコン層１４の側面上に絶縁側壁層４８（酸化物）を最初に形成することによって（すなわち、構造を酸化することあるいはＣＶＤによって）、先行される。それから、酸化物は、構造上に形成され（すなわち、ＣＶＤ処理）、その後、より低いトレンチ部分４２の側壁上に形成される酸化物スペーサ４６を除いて、構造上に形成される酸化物を取り除く酸化物異方性エッチングが続く。また、この酸化物形成及びエッチング処理は、トレンチ上部４４における酸化物層３６の垂直部分の厚さに加える。異方性エッチングはまた、基板１０を曝すために、スペーサ４６間におけるトレンチ３０の底部において酸化物層１２の部分を取り除くのと同様に、酸化物層３６の上部を取り除き、酸化物層３２上の酸化物層３６の部分を薄くする。結果として生じる構造は図２Ｇに示される。
【００２２】
曝された基板１０によく付着する窒化チタンのような導電層５２は、全体構造上に形成される。それは、その中にトレンチ３０の側壁と曝された基板１０を一列に並べる。これは、トレンチ３０内の導電性ブロック５４の形成によって続けられる。それは、構造上にタングステンのような導電材料を蒸着することによって形成され、導電性ブロック５４でトレンチ３０を満たすために、タングステンプラナリゼーション処理（好ましくはＣＭＰ）が続く。タングステンエッチバックステップは、トレンチ３０の外部のあらゆるタングステンを取り除き、好ましくは、酸化物層３６の上部以下に導電性ブロック５４の上面を画定するために続く。導電層５６（窒化チタン）は、トレンチ３０の導電性ブロック５４上の導電層５６を除いて、蒸着された窒化チタンを取り除く平坦化処理（ＣＭＰ）によって続けられ、好ましくは、構造上に窒化チタンを蒸着することによって、導電性ブロック５４上に形成される。窒化チタンエッチングは、導電層５６が酸化物層３６の上部以下に凹所を設けるように実行される。絶縁材料（酸化物）の層５８は、その構造上に形成され、導電層５６上のその部分を除き、蒸着された酸化物を取り除くために、プラナリゼーション処理（ＣＭＰ）及び酸化物エッチング処理が続く。結果として生じる構造は図２Ｈに示される。そこでは、狭い／広いトレンチ部分４２／４４は、狭い下部ブロック部分６０及びより広い上部ブロック部分６２を持つ概ねＴ型のタングステン導電性ブロック５４を結果として生じる。
【００２３】
第２のトレンチ６３は、メモリセルのセット対間で、次の方法で第１のトレンチ３０に隣接して形成される。窒化物層２４は、図２Ｉに示されるように、ポリ層１４及び酸化物層３２の部分を曝すために、好ましくは、等方性エッチング処理を用いて取り除かれる。ポリエッチング処理（すなわち、ドライエッチング）は、ポリ層１４の曝された部分を取り除き、酸化物層１２を曝すために、続けられる。それから、酸化物層１２の曝された部分は、基板１０を曝して制御された酸化物エッチングを介して取り除かれる。絶縁層６４、好ましくは、酸化物は、全体構造上に形成され、図２Ｊに示される構造を結果として生じる。酸化物層３２の上げ部分３４は、層１４が酸化物層６４と接するポリ層１４の上部に延伸する鋭い端部の形成を結果として生じる。
【００２４】
コントロールゲートポリブロックは、以下の方法で第２のトレンチ６３に形成される。ポリシリコンの厚い層は、構造上に蒸着され、その後、異方性ポリエッチング処理が続く。その処理は、酸化物層６４の垂直方向部分に対して形成されるポリスペーサ（ブロック）６８を除き、すべての蒸着されたポリシリコンを取り除く。ポリブロック６８は、ポリ層１４に直接隣接して蒸着される下部７０と、鋭い端部６６を含むポリ層１４の部分上に延びる上部７２とを有する。ポリブロック６８は、酸化物層６４及び３２によってポリ層１４から絶縁される。結果として生じる構造は、図２Ｋに示される。
【００２５】
絶縁スペーサ７４は、ポリブロック６８に隣接して形成され、材料の１以上の層からなる。好ましい実施の形態では、絶縁スペーサ７４は、酸化物の薄い層７６を最初に蒸着することによって、材料の２つの層から作られ、その後、構造上への窒化物の蒸着が続く。異方性窒化物エッチングは、窒化物スペーサ７８を残して、蒸着された窒化物を取り除くために実行される。イオン注入（例えば、Ｎ＋）は、第１の領域５０が形成されるのと同じ方法で、基板に第２の領域（端子）８０を形成するために用いられる。基板１０及び第２の領域８０を曝すための酸化物層６４の曝された部分と同様に、酸化物層７６の曝された部分を取り除く、制御された酸化物エッチングが続く。結果として生じる構造は図２Ｌに示される。
【００２６】
金属化シリコン（シリサイド）の層８２は、基板上にタングステン、コバルト、チタン、ニッケル、白金、又はモリブデンのような金属を蒸着することによって、ポリブロック６８上に金属化シリコン８４の層とともに、側壁スペーサ７４の次に基板１０の上部に形成される。構造はアニールされ、シリサイド８２を形成するために、基板の曝された上部へ、及び、金属化シリコンを形成するために、ポリブロックの曝された上部へ、熱い金属が流れて浸透するのを可能にする。残りの構造上に蒸着される金属は、金属エッチング処理によって取り除かれる。基板１０上の金属化シリコン領域８２は、自己整合シリサイド（すなわち、salicide）と呼ばれ得る。なぜならば、それは、スペーサ７８によって第２の領域８０に自己整合されるからである。結果として生じる構造は図２Ｍに示される。
【００２７】
ＢＰＳＧ８６のようなパッシベーションが、全体構造をカバーするために用いられる。マスキングステップは、シリサイド領域８２上のエッチング領域を画定するために実行される。ＢＰＳＧ８６は、対をなすメモリセルの隣接するセット間に形成されるシリサイド領域８２上に理想的に真中に置かれ、それに向けて下方に延伸するコンタクト孔を生成するために、マスク領域に選択的にエッチングされる。コンタクト孔は、コンタクト導体８８を形成するために、金属蒸着及びプラナリゼーションエッチバックによって導体金属で満たされる。シリサイド層８２は、導体８８と第２の領域８０の間の伝導を容易にする。ビット線９０は、メモリセルの縦列にすべての導体８８とともに接続するために、ＢＰＳＧ８６上への金属マスキングによって加えられる。最終的なメモリセル構造は図２Ｎに示される。
【００２８】
図２Ｎに示されるように、第１及び第２の領域５０／８０は、（当業者は、ソース及びドレインが動作中切り替えられ得ることを知っている）各セルのソース及びドレインを形成する。各セルのチャネル領域９２は、ソース及びドレイン５０／８０間にある基板の部分である。ポリブロック６８は、コントロールゲートを構成し、ポリ層１４は、フローティングゲートを構成する。酸化物層３２、３６、４６及び４８は、ソース９６からそれを絶縁するために、フローティングゲート１４に隣接してその上に配置される絶縁層を共に形成する。酸化物層３６及び６４は、コントロールゲート６８からソース線９６を絶縁する絶縁層を共に形成する。コントロールゲート６８は、第２の領域８０の端部に整合される一側面を有し、チャネル領域９２の部分上に配置される。コントロールゲート６８は、（酸化物層６４によってそれから絶縁される）フローティングゲート１４に隣接して配置される下部７０と、（酸化物層６４によってそれから絶縁されるポリ層１４に隣接する部分上に配置される（延伸する）突き出た上部とを有する。切欠き（ノッチ）９４は、突き出た部分７２によって形成される。そこでは、フローティングゲートの鋭い端部６６が、ノッチ９４に延伸する。各フローティングゲート１４は、チャネル領域９２の一部上に配置され、コントロールゲート６８によって一端で部分的に重ねられ、他端で第１の領域５０を部分的に重ねる。導電性ブロック５４及び導電層５２／５６はともに、メモリセルの縦列の向こう側に延伸するソース線９６を形成する。ソース線９６の上部６２は、フローティングゲート１４上に延びるが、それから絶縁される。一方、ソース線９６の下部６０は、フローティングゲート１４に隣接するが、それから絶縁される。図２Ｎに示されるように、本発明の処理は、互いに反映するメモリセルの対を形成する。反映されるメモリセルの対は、酸化物層７６、窒化物スペーサ７８及びＢＰＳＧ８６によって他のセル対から絶縁される。
【００２９】
図２Ｏにおいて、結果として生じる構造及び第２の領域８０へのビット線９０の配線が示される。第２の領域８０の制御線６８は、Ｘ又は横列方向に走り、そのソース線９６は、基板１０内の第１の領域５０に接続される。ソース線９６（当業者によって理解されるべきであるように、用語「ソース」は、用語「ドレイン」と交換可能である）が全体の横列方向に基板１０と接触する、すなわち、絶縁領域と同様に活性領域と接触するけれども、ソース線９６は、基板１０の第１の領域５０のみに電気的に接続する。加えて、「ソース」線９６が接続される各第１の領域５０は、２つの隣接するメモリセル間で共有される。同様に、ビット線９０が接続される各第２の領域８０は、メモリセルの異なるミラーセットから隣接するメモリセル間で共有される。
【００３０】
その結果は、フローティングゲート１４と、フローティングゲート１４にすぐ隣接するがそれから離隔され、同列の他のメモリセルのコントロールゲートに接続する横列方向の長さに沿って走るコントロールゲート６８と、同列方向のメモリセルの第１の領域５０の対に接続する横列方向に沿って同じく走るソース線９６と、縦列又はＹ方向に沿って走り、同列方向のメモリセルの第２の領域８０の対に接続するビット線９０とを有するスプリットゲートタイプの複数の不揮発性メモリセルである。コントロールゲート、フローティングゲート、ソース線、及びビット線の形成は、すべて自己整合される。不揮発性メモリセルは、米国特許第５，５７２，０５４号に開示されるように、すべてのゲートトンネルを制御するために、フローティングゲートを有するスプリットゲートタイプのものである。その開示は、不揮発性メモリセルの操作及びそれによって形成されるアレイに関して、参照によりここに組み込まれる。
【００３１】
本発明は、Ｔ型導電性ブロック５２のより広い上部６２のために、ソース線抵抗の減少を示すが、Ｔ型導電性ブロック５２のより狭い底部６０（すなわち、ソース線のＴ型を形成する上部及び下部６２／６０間の第１のトレンチ３０の側壁のくぼみ）のために、メモリセル寸法のより小さいスケーリングをまだ提供する。上部６２は、また、（酸化物層４６／４８を通して下部６０を介し、酸化物層１２を通して第１の領域５０を介する結合に加えて、）酸化物層３２／３６を通してソース線９６からフローティングゲート１４までのソース電圧の結合を可能にする、フローティングゲート１４上に延びるが、それから絶縁される。したがって、電源電極とフローティングゲートの間の結合係数が向上される。
【００３２】
第１の代わりの実施の形態
図３Ａ〜３Ｉは、図２Ｎに示されるのと類似であるが、ポリシリコンソース線を持つメモリセルアレイを形成する第１の代わりの処理を示す。この第１の代わりの処理は、図２Ｇに示されるのと同じ構造で始まり、以下のように続く。
【００３３】
導電性ブロック９８は、好ましくは構造上にポリシリコンのような導電性材料を蒸着することによって、トレンチ３０内に形成され、その後、トレンチ３０上のポリシリコンを取り除くためのポリプラナリゼーション処理（好ましくはＣＭＰ）が続く。ポリエッチバックステップは、トレンチ３０の外部のあらゆるポリシリコンを取り除き、酸化物層３６の上部以下に導電性ブロック９８の上部表面に凹所を設けることが続く。ポリブロック９８は、もとの場所に不純物を添加され得、あるいは注入を用いてそうされ得る。絶縁材料（酸化物）の層５８は、酸化物層５８が酸化物層３６の上部以下に凹所を設けるように、例えば、熱酸化によって、あるいは、ＣＭＰプラナリゼーション処理及び酸化物エッチング処理によって続けられる酸化物蒸着によって、ポリブロック９８上に形成される。結果として生じる構造は図３Ａに示される。そこでは、狭い／広いトレンチ部分４２／４４は、より狭い下部ブロック６０とより広い上部ブロック６２を持つ概ねＴ型の導電性ポリブロック９８を結果として生じる。
【００３４】
第２のトレンチ６３は、メモリセルのセット対間に形成され、次の方法で第１のトレンチ３０に隣接する。窒化物層２４は、図３Ｂに示されるように、好ましくは、ポリ層１４及び酸化物層３２の部分を曝すために、等方性エッチング処理を用いて取り除かれる。ポリエッチング処理（すなわち、ドライエッチング）は、ポリ層１４の曝された部分を取り除き、酸化物層１２の部分を曝すことに続く。酸化物層１２の曝された部分は、基板１０を曝して、制御された酸化物エッチングを介して取り除かれる。好ましくは酸化物の絶縁層６４は、全体構造上に形成され、図３Ｃに示される構造を結果として生じる。酸化物層３２の上げ部分３４は、層１４が酸化物層６４と接するポリ層１４の上部に延びる鋭い端部の形成を結果として生じる。
【００３５】
コントロールゲートポリブロックは、次の方法で第２のトレンチ６３に形成される。ポリシリコンの厚い層が構造上に蒸着され、その後、酸化物層６４の垂直に向かう部分に対して形成されるポリスペーサ（ブロック）６８を除き、すべての蒸着されたポリシリコンを取り除く、異方性ポリエッチング処理が続く。ポリブロック６８は、ポリ層１４にすぐ隣接して配置される下部７０と、鋭い端部６６を含むポリ層１４の部分上に延伸する上部７２とを有する。ポリブロック６８は、酸化物層６４及び３２によってポリ層１４から絶縁される。結果として生じる構造は図３Ｄに示される。
【００３６】
酸化物エッチングは、酸化物層６４の曝された部分及び基礎をなす酸化物層５８を取り除き、ポリブロック９８及び基板１０を曝すために、実行される。好ましくは、ポリブロック９８の上部表面と概ね同じであるように、酸化物層３６の上部を同じく取り除く、端点検出を持つドライエッチング処理が用いられる。酸化物蒸着処理は、構造上に酸化物層１００を形成し、基板１０上に酸化物層６４を置き換えることに続く。結果として生じる構造は図３Ｅに示される。
【００３７】
絶縁スペーサ７４は、ポリブロック６８に隣接して形成され、材料の１以上の層から作られる。好ましい実施の形態では、絶縁スペーサ７４は、酸化物層１００の下部と、酸化物層６４上でポリスペーサ６８に隣接する窒化物スペーサ７８を残して、蒸着された窒化物を取り除くために（エッチストップとして酸化物層１００を用いる）、構造上への窒化物の蒸着、その後、異方性窒化物エッチングによって形成される窒化物スペーサ７８とを含む合成スペーサである。窒化スペーサ１０１は、また、図３Ｆに示されるように、導電性ブロック９８の端部上に形成される。
【００３８】
イオン注入（例えば、Ｎ＋）は、第１の領域５０が形成されたのと同じ方法で、基板に第２の領域（端子）８０を形成するために用いられる。制御された酸化物エッチングは、ポリブロック９８を曝すために酸化物層１００の曝された部分を取り除き、基板１０を曝すために酸化物層６４の曝された部分を取り除くことに続く。結果として生じる構造は図３Ｇに示される。
【００３９】
金属化シリコン（シリサイド）の層８２は、タングステン、コバルト、チタン、ニッケル、白金、またはモリブデンのような金属を構造上に蒸着することによって、ポリブロック６８とポリブロック９８上の金属化シリコン８４の層とともに、側壁スペーサ７４の次に基板１０の上部に形成される。その構造はアニールされ、シリサイド８２を形成するために熱い金属が基板の曝された上部に流れて浸透し、金属化シリコン８４を形成するためにポリブロック６８及び９８の曝された上部に浸透するのを可能にする。残存する構造上に蒸着された金属は、金属エッチング処理によって取り除かれる。基板１０上の金属化シリコン領域８２は、自己整合シリサイド（すなわち、salicide）と呼ばれ得る。なぜならば、それは、スペーサ７８によって第２の領域８０に自己整合されるからである。結果として生じる構造は図３Ｈに示される。
【００４０】
ＢＰＳＧ８６のようなパッシベーションは、全体構造をカバーするために用いられる。マスキングステップは、シリサイド領域８２上にエッチング領域を画定するために実行される。ＢＰＳＧ８６は、対をなすメモリセルの隣接するセット間に形成されるシリサイド領域８２上に理想的に真中に置かれ、それに向けて下方に延伸するコンタクト孔を作り出すために、マスク領域に選択的にエッチングされる。コンタクト孔は、接触導体８８を形成するために、金属蒸着及びプラナリゼーションエッチバックによって、導体金属で満たされる。シリサイド層８２は、導体８８と第２の領域８０の間の伝導を容易にする。ビット線９０は、メモリセルの縦列にすべての導体８８をともに接続するために、ＢＰＳＧ８６上への金属マスキングによって加えられる。最終的なメモリセル構造は図３Ｉに示される。
【００４１】
第１の代わりの実施の形態は、Ｔ型ポリブロック９８のより広い上部６２及びその上に形成されるより高い導電性金属化シリコン層８４のために、ソース線抵抗の減少を示すが、Ｔ型導電性ブロック９８のより狭い底部６０のために、メモリセル寸法のより小さいスケーリングをまだ提供する。上部６２は、また、（酸化物層４６／４８を通して下部６０を介し、酸化物層１２を通して第１の領域５０を介する結合に加えて、）酸化物層３２／３６を通してポリブロック９８からフローティングゲート１４までのソース電圧の結合を可能にする、フローティングゲート１４上に延びる。したがって、電源電極とフローティングゲートの間の結合係数が向上される。
【００４２】
第２の代わりの実施の形態
図４Ａ〜４Ｉは、図２Ｎに示されるものと類似であるが、自己整合接触機構を利用するメモリセルアレイを形成する第２の代わりの処理を示す。この第２の代わりの処理は、図２Ｊに示されるような同一の構造で始まるが、以下のように続く。
【００４３】
ポリシリコンのような導電性材料の厚い層１０２は、図４Ａに示されるように、構造上に蒸着される。窒化物の層１０４は、構造上に蒸着され、その後、窒化物プラナリゼーション処理（例えば、ＣＭＰ）が続く。窒化物エッチバックステップは、ポリ層１０２の上げ部分上に窒化物層１０４の部分を取り除くことが続くが、ポリ層１０２の平坦な側面部分上に窒化物層１０４の部分を残す。その上に酸化物の層１０６を形成するために、ポリ層１０２の曝された中心部分を酸化する酸化処理ステップが続く。結果として生じる構造は図４Ｂに示される。
【００４４】
窒化物層１０４は、窒化物エッチング処理によって取り除かれる。それは、図４Ｃに示されるように、酸化物層１０６下に直接的にではなくポリ層１０２の部分を取り除くための異方性ポリエッチング処理によって続けられる。
【００４５】
酸化物蒸着ステップは、構造上に厚い酸化物層を適用するために実行される。これは、エッチストップとしてポリ層１０２を用いて構造を平坦化するために、ＣＭＰのような平坦化酸化物エッチングによって続けられる。酸化物エッチバックステップが実行され、ポリ層１０２のいずれかの側面上に酸化物のブロック１０８を残す。酸化物層１０６は、また、酸化物平坦化及びエッチバックステップによって取り除かれ、図４Ｄに示される構造を結果として生じる。ＣＭＰのような平坦化ポリエッチングは、図４Ｅに示されるように、エッチストップとして酸化物ブロック１０８を用いて実行される。これは、酸化物ブロック１０８に隣接するポリブロック１０３を残して、酸化物層６４を曝す、ポリ層１０２の上部を取り除くために、ＲＩＥのようなポリエッチバック処理によって続けられる。ポリブロック１０３は、ポリ層１４にすぐ隣接して配置される下部７０と、鋭い端部６６を含むポリ層１４の部分上に延びる上部７２とを有する。ポリブロック１０３は、酸化物層６４及び３２によってポリ層１４から絶縁される。酸化物ブロック１０８及び酸化物層３６は、図４Ｆに示されるように、ポリブロック１０３の上部表面上にうまく延びるように置かれる。
【００４６】
任意の注入ステップは、曝されたポリブロック１０３に不純物を添加するために実行され得る。金属蒸着ステップは、タングステン、コバルト、チタン、ニッケル、白金、またはモリブデンのような金属を構造上に蒸着するために、実行される。その構造はアニールされ、熱い金属が、その上に金属化シリコン８４の導電層を形成するために、ポリブロック１０３の曝された上部に流れて浸透するのを可能にする。残存する構造上に蒸着された金属は、金属エッチング処理によって取り除かれる。金属化シリコン層８４は、自己整合と呼ばれ得る。なぜならば、それは、酸化物層６４及び酸化物ブロック１０８によってポリブロック１０３に自己整合されるからである。保護する窒化物層１１０は、次の方法で、ポリブロック１０３上で酸化物ブロック１０８間に形成される。窒化物が構造上に蒸着され、窒化物層１１０が酸化物ブロック１０８と同じ高さであるように、エッチングストップ層として用いられる酸化物ブロック１０８で、ＣＭＰのような平坦化窒化物エッチングが続く。窒化物層１１０は、酸化物ブロック１０８によってポリブロック１０３に自己整合される。結果として生じる構造は図４Ｇに示される。
【００４７】
酸化物エッチングは、図４Ｈに示されるように、酸化物ブロック１０８と酸化物層６４の曝された部分を取り除くために続く。絶縁スペーサ７４は、ポリブロック１０３に隣接して形成され、材料の１以上の層から作られる。好ましい実施の形態では、絶縁スペーサ７４は、酸化物の薄い層７６を最初に蒸着することによって材料の２つの層から作られ、構造上への窒化物の蒸着が続く。異方性窒化物エッチングは、窒化物スペーサ７８を残して、蒸着された窒化物を取り除くために実行される。イオン注入（例えば、Ｎ＋）は、第１の領域５０が形成されたのと同じ方法で、基板に第２の領域（端子）８０を形成するために用いられる。酸化物層７６の曝された部分を取り除く酸化物エッチングが続く。金属化シリコン（シリサイド）の層８２は、タングステン、コバルト、チタン、ニッケル、白金、又はモリブデンのような金属を構造上に蒸着することによって、側壁スペーサ７４の次に基板１０の上部に形成される。その構造はアニールされ、シリサイド領域８２を形成するために、熱い金属が基板１０の曝された上部に流れて浸透するのを可能にする。構造上に蒸着された残存する金属は、金属エッチング処理によって取り除かれる。基板１０上の金属化シリコン領域８２は、自己整合シリサイド（すなわち、salicide）と呼ばれ得る。なぜならば、それは、スペーサ７８によって第２の領域８０に自己整合されるからである。結果として生じる構造は図４Ｉに示される。
【００４８】
ＢＰＳＧ８６のようなパッシベーションは、全体構造をカバーするために用いられる。マスキングステップは、salicide領域８２上にエッチング領域を画定するために実行される。ＢＰＳＧ８６は、対をなすメモリセルの隣接するセット間に形成されるsalicide領域８２上に理想的に真中に置かれ、それより広いコンタクト孔を作り出すために、マスク領域に選択的にエッチングされる。窒化物層１１０は、ポリブロック１０３及び金属化シリコン８４をこのエッチング処理から保護するのに役立つ。コンタクト孔は、金属蒸着及びプラナリゼーションエッチバックによって、導体金属で満たされる。それによって、対をなすメモリセルの隣接するセットの窒化物スペーサ７８間の全体領域は、窒化物スペーサ７８（すなわち、自己整合接触機構、又はＳＡＣ）によってsalicide領域８２に自己整合される接触導体８８を形成するために、蒸着金属で満たされる。salicide層８２は、導体８８と第２の領域８０の間の伝導を容易にする。ビット線９０は、メモリセルの縦列にすべての導体８８をともに接続するために、ＢＰＳＧ８６上への金属マスキングによって加えられる。最終的なメモリセル構造は図４Ｊに示される。
【００４９】
自己整合接触機構（ＳＡＣ）は、対をなすメモリセルの隣接するセット間の最小の間隔要求において、重要な制限を取り除く。特に、図４Ｊが、salicide領域８２上に完全に真中に置かれる接触領域（及び、従って導体８８）を示すが、実際には、salicide領域８２に関して幾らかの望ましくない水平シフトなしに、コンタクト孔を形成することは非常に困難である。ＢＰＳＧ形成の前に構造上に窒化物の保護層がない非自己整合接触機構では、接触８８が金属化シリコン８４及びポリブロック１０３上でシフトされ、形成されるならば、電気ショートが起こり得る。非自己整合接触機構での電気ショートを防ぐために、コンタクト孔は、接触領域の最大可能シフトと同じように、窒化物スペーサ７８から十分に離れて形成されなければならない。それらは、窒化物スペーサ７８又はその向こうに延伸しない。勿論、これは、対をなすミラーセルの隣接するセット間の十分な許容距離を提供するために、スペーサ７８間の最小距離での制約を示す。
【００５０】
本発明のＳＡＣ方法は、ＢＰＳＧの下で材料の保護層（窒化物層１１０）を用いることによって、この制約を排除する。この保護層では、コンタクト孔は、形成中コンタクト孔の十分な水平シフトがあるとしても、salicide領域８２でコンタクト孔の部分的重複があるのを保証するために、十分な幅でＢＰＳＧに形成される。窒化物層１１０は、接触の部分８８が、それらの間にあらゆるショートなく、ポリブロック１０３又は金属化シリコン層８４上に形成されることを可能にする。広いコンタクト孔は、接触８８がスペーサ７８間の非常に狭いスペースを完全に満たし、salicide領域８２で良く電気接触することを保証する。したがって、スペーサ７８間の接触領域の幅は最小にされ得、スペーサ７８間のスペースを満たすことによって、接触不良を防ぐが、全体的セル寸法のスケーリングダウンを可能にする。
【００５１】
第２の代わりの実施の形態は、コントロールゲート１０３がフローティングゲート１４上に突き出た部分７２と、スペーサ７４の形成及び自己整合導体８８の形成を容易にし、同様に、salicide領域８２の自己整合形成を容易にする平坦な対向表面とで十分に直角に形作られるというさらなる利点を有する。
【００５２】
第３の代わりの実施の形態
図５Ａ〜５Ｋは、図３Ｉに示されるものと類似であるが、自己整合接触機構を利用するメモリセルアレイを形成する第３の代わりの処理を示す。この第３の代わりの処理は、図３Ｃに示されるような同一の構造で始まるが、以下のように続く。
【００５３】
ポリシリコンのような導電性材料の厚い層１０２は、図５Ａに示されるように、構造上に蒸着される。窒化物の層１０４が構造上に蒸着され、その後、窒化物プラナリゼーション処理（例えば、ＣＭＰ）が続く。窒化物エッチバックステップは、ポリ層１０２の上げ部分上に窒化物層１０４の部分を取り除くことが続くが、ポリ層１０２の平坦な側面部分上に窒化物層１０４の部分を残す。その上に酸化物の層１０６を形成するために、ポリ層１０２の曝された中心部分を酸化する酸化処理ステップが続く。結果として生じる構造は図５Ｂに示される。
【００５４】
窒化物層１０４は、窒化物エッチング処理によって取り除かれ、その後、図５Ｃに示されるように、酸化物層１０６下に直接的にではなくポリ層１０２のこれらの部分を取り除くための異方性ポリエッチング処理が続く。
【００５５】
酸化物蒸着ステップは、構造上に厚い酸化物層を適用するために実行される。これは、エッチストップとしてポリ層１０２を用いて構造を平坦化するために、ＣＭＰのような平坦化酸化物エッチングによって続けられる。酸化物エッチバックステップが実行され、ポリ層１０２のいずれかの側面上に酸化物のブロック１０８を残す。酸化物層１０６は、また、酸化物平坦化及びエッチバックステップによって取り除かれる。窒化物蒸着ステップは、構造上の窒化物層に適用するために実行される。これは、エッチストップとしてポリ層１０２を用いて構造を平坦化するために、ＣＭＰのような平坦化窒化物エッチングによって続けられる。窒化物エッチバックステップが実行され、酸化物ブロック１０８上に窒化物層１０９を残す。結果として生じる構造は図５Ｄに示される。
【００５６】
ＣＭＰのような平坦化ポリエッチングは、図５Ｅに示されるように、エッチストップとして窒化物層１０９を用いて実行される。これは、酸化物ブロック１０８に隣接するポリブロック１０３をちょうど残して、酸化物層６４を曝す、ポリ層１０２の上部を取り除くために、ＲＩＥのようなポリエッチバック処理によって続けられる。ポリブロック１０３は、ポリ層１４にすぐ隣接して配置される下部７０と、鋭い端部６６を含むポリ層１４の部分上に延びる上部７２とを有する。ポリブロック１０３は、酸化物層６４及び３２によってポリ層１４から絶縁される。酸化物ブロック１０８及び酸化物層３６は、図５Ｆに示されるように、ポリブロック１０３の上部表面上にうまく延びるように置かれる。
【００５７】
制御された酸化物エッチングは、酸化物層６４の曝された水平部分及び基礎をなす酸化物層５８を取り除き、ポリブロック９８を曝すために実行される。好ましくは、図５Ｇに示されるように、酸化物層３６の上部を同じく取り除く、端点検出を持つドライエッチング処理が用いられる。
【００５８】
任意の注入ステップは、曝されたポリブロック１０３に不純物を添加するために実行され得る。金属蒸着ステップは、タングステン、コバルト、チタン、ニッケル、白金、又はモリブデンのような金属を構造上に蒸着するために、実行される。その構造はアニールされ、熱い金属が、その上に金属化シリコン８４の導電層を形成するために、ポリブロック１０３及び９８の曝された上部に流れて浸透するのを可能にする。残存する構造上に蒸着された金属は、金属エッチング処理によって取り除かれる。金属化シリコン層８４は、自己整合と呼ばれ得る。なぜならば、それは、酸化物層６４及び酸化物ブロック１０８によってポリブロック１０３に自己整合されるからである。保護する窒化物層１１０は、次の方法で、ポリブロック１０３上で酸化物ブロック１０８間に形成される。窒化物が構造上に蒸着され、窒化物層１１０が酸化物ブロック１０８と同じ高さであるように、エッチングストップ層として用いられる酸化物ブロック１０８で、ＣＭＰのような平坦化窒化物エッチングが続く。窒化物層１０９は、この処理によって同様に取り除かれる。窒化物層１１０は、酸化物ブロック１０８によってポリブロック１０３に自己整合される。結果として生じる構造は図５Ｈに示される。
【００５９】
酸化物エッチングは、図５Ｉに示されるように、酸化物ブロック１０８と酸化物層６４の曝された部分とを取り除くために続く。絶縁スペーサ７４は、ポリブロック１０３に隣接して形成され、材料の１以上の層から作られる。好ましい実施の形態では、絶縁スペーサ７４は、酸化物の薄い層７６を最初に蒸着することによって材料の２つの層から作られ、その後、構造上への窒化物の蒸着が続く。異方性窒化物エッチングは、窒化物スペーサ７８を除いて、蒸着された窒化物を取り除くためのエッチストップとして酸化物層７６を用いて実行される。イオン注入（例えば、Ｎ＋）は、第１の領域５０が形成されたのと同じ方法で、基板に第２の領域（端子）８０を形成するために用いられる。酸化物層７６の曝された部分を取り除く酸化物エッチングが続く。金属化シリコン（シリサイド）の層８２は、タングステン、コバルト、チタン、ニッケル、白金、又はモリブデンのような金属を構造上に蒸着することによって、側壁スペーサ７４の次に基板１０の上部に形成される。その構造はアニールされ、シリサイド領域８２を形成するために、熱い金属が基板１０の曝された上部に流れて浸透するのを可能にする。構造上に蒸着された残存する金属は、金属エッチング処理によって取り除かれる。基板１０上の金属化シリコン領域８２は、自己整合シリサイド（すなわち、salicide）と呼ばれ得る。なぜならば、それは、スペーサ７８によって第２の領域８０に自己整合されるからである。結果として生じる構造は図５Ｊに示される。
【００６０】
ＢＰＳＧ８６のようなパッシベーションは、全体構造をカバーするために用いられる。マスキングステップは、salicide領域８２上にエッチング領域を画定するために実行される。ＢＰＳＧ８６は、対をなすメモリセルの隣接するセット間に形成されるsalicide領域８２上に理想的に真中に置かれ、それより広いコンタクト孔を作り出すために、マスク領域に選択的にエッチングされる。窒化物層１１０は、ポリブロック１０３及び金属化シリコン層８４をこのエッチング処理から保護するのに役立つ。コンタクト孔は、金属蒸着及びプラナリゼーションエッチバックによって、導体金属で満たされる。それによって、対をなすメモリセルの隣接するセットの窒化物スペーサ７８間の全体領域は、窒化物スペーサ７８（すなわち、自己整合接触機構、又はＳＡＣ）によってsalicide領域８２に自己整合される接触導体８８を形成するために、蒸着金属で満たされる。salicide層８２は、導体８８と第２の領域８０の間の伝導を容易にする。ビット線９０は、メモリセルの縦列にすべての導体８８をともに接続するために、ＢＰＳＧ８６上への金属マスキングによって加えられる。最終的なメモリセル構造は図５Ｋに示される。
【００６１】
第３の代わりの実施の形態は、第１の代わりの実施の形態の利点とＳＡＣの利点を兼ね備える利点を有する。
【００６２】
本発明は、上述のここで示された実施の形態に制限されず、添付された特許請求の範囲に属するあらゆるすべてのバリエーションを含むものと理解されたい。例えば、前述の方法がメモリセルを形成するために用いられる導電性材料として適当に不純物を添加されたポリシリコンの使用を記述するけれども、あらゆる適当な導電性材料が使用され得ることは、当業者にとって明白である。それに加えて、あらゆる適当な絶縁体が、二酸化ケイ素あるいは窒化ケイ素の代わりに用いられ得る。さらに、エッチング特性が二酸化ケイ素（あるいはあらゆる絶縁体）及びポリシリコン（あるいはあらゆる導体）と異なる適当な材料が、窒化ケイ素の代わりに用いられ得る。さらに、特許請求の範囲から明白なように、すべての方法ステップが示されあるいは要求される正確な順序で実行される必要はなく、むしろ、本発明のメモリセルの適切な形成を可能にするあらゆる順序で実行される。最後に、第１のトレンチ上部及び下部は、対称である必要はないが、むしろ、第１のトレンチは、その中に形成されるソース線がフローティングゲートに隣接して蒸着される第１の部分と、フローティングゲート上に蒸着される第２の部分とを有するように、その側壁にくぼみを有することのみが必要である。
【図面の簡単な説明】
【図１】図１Ａは、絶縁領域を形成するために、本発明の方法の第１のステップで用いられる半導体基板の平面図である。
図１Ｂは、ライン１−１に沿って取られる断面図である。
図１Ｃは、その中に絶縁領域を形成される、図１Ｂの構造の処理における次のステップの平面図である。
図１Ｄは、その構造に形成される絶縁ストライプを示す、ライン１−１に沿って取られる図１Ｃの構造の断面図である。
図１Ｅは、半導体基板に形成される２つのタイプの絶縁領域、ＬＯＣＯＳ又は浅いトレンチを示す、ライン１−１に沿って取られる図１Ｃの構造の断面図である。
【図２Ａ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の処理における次のステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図２Ｂ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の処理における次のステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図２Ｃ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の処理における次のステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図２Ｄ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の処理における次のステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図２Ｅ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の処理における次のステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図２Ｆ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の処理における次のステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図２Ｇ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の処理における次のステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図２Ｈ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の処理における次のステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図２Ｉ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の処理における次のステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図２Ｊ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の処理における次のステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図２Ｋ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の処理における次のステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図２Ｌ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の処理における次のステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図２Ｍ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の処理における次のステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図２Ｎ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の処理における次のステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図２Ｏ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、活性領域の端子への横列線とビット線の配線を示す平面図である。
【図３Ａ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第１の代わりの処理におけるステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図３Ｂ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第１の代わりの処理におけるステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図３Ｃ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第１の代わりの処理におけるステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図３Ｄ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第１の代わりの処理におけるステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図３Ｅ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第１の代わりの処理におけるステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図３Ｆ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第１の代わりの処理におけるステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図３Ｇ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第１の代わりの処理におけるステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図３Ｈ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第１の代わりの処理におけるステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図３Ｉ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第１の代わりの処理におけるステップを連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図４Ａ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第２の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図４Ｂ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第２の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図４Ｃ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第２の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図４Ｄ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第２の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図４Ｅ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第２の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図４Ｆ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第２の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図４Ｇ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第２の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図４Ｈ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第２の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図４Ｉ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第２の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図４Ｊ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第２の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図５Ａ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第３の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図５Ｂ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第３の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図５Ｃ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第３の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図５Ｄ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第３の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図５Ｅ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第３の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図５Ｆ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第３の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図５Ｇ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第３の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図５Ｈ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第３の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図５Ｉ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第３の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図５Ｊ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第３の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【図５Ｋ】スプリットゲートタイプのフローティングメモリセルの不揮発性メモリアレイの形成において、図１Ｃに示される構造の第３の代わりの処理を連続的に示す、図１Ｃのライン２−２に沿って取られる断面図である。
【符号の説明】
１０ 基板
１２ 二酸化ケイ素層
１４ フローティングゲート
１８ 窒化ケイ素層
１９ フォトレジスト材料
２０ａ 絶縁材料
２０ｂ 浅トレンチ絶縁材料
２４、３８、１０４、１０９ 窒化物層
２６ 保護層
３０、６３ トレンチ
３２、３６、５８、６４、７６、１００、１０６ 酸化物層
４０、７４ 側壁スペーサ
４６ 酸化物スペーサ
４８ 絶縁側壁層
５０、８０ ドレイン
５４ タングステン導電性ブロック
５６ 導電層
６８ 制御線
７８、１０１ 窒化物スペーサ
８２ 金属化シリコン領域
８４ 導電性金属化シリコン層
８８ 自己整合導体
９０ ビット線
９２ チャネル領域
９４ ノッチ
９６ ソース線
９８ 導電性ポリブロック
１０３ コントロールゲート
１０８ 酸化物ブロック
１１０ 窒化物層ＣＶＤ低圧
Claims (19)
- 半導体基板のフローティングゲートメモリセルの半導体メモリアレイを形成する自己整合方法であって、各メモリセルは、フローティングゲートと、第１の端子と、その間にチャネル領域を持つ第２の端子と、コントロールゲートとを有し、該方法は、
ａ）互いに概ね平行であり、第１の方向に延びる基板上に、隣接する各絶縁領域間に活性領域を持つ、複数の離隔した絶縁領域を形成するステップであって、該活性領域は、半導体基板上に絶縁材料の第１の層と、絶縁材料の第１の層上に導電性材料の第１の層を備える、形成ステップと、
ｂ）互いに概ね平行であり、前記第１の方向と概ね垂直な第２の方向に延びる、前記活性領域及び絶縁領域を横切る複数の離隔した第１のトレンチを形成するステップであって、該第１のトレンチのそれぞれがその中に形成されるくぼみを持つ側壁を有する、形成ステップと、
ｃ）導電性材料の第１のブロックを形成するために、前記第１のトレンチのそれぞれを導電性材料で満たすステップであって、各活性領域の該第１のブロックについて、
前記第１のブロックは、前記第１の端子の鉛直上に配置され、導電性材料の前記第１の層に隣接し、該第１の層から側面方向に絶縁される、前記第１のトレンチ側壁のくぼみの下に形成される下部と、前記導電性材料の第１の層上に配置され、該第１の層から絶縁され、前記導電性材料の第１の層上に垂直に配置され該第１の層から絶縁された一対の第１端部に終端を有する、該くぼみの上部に形成される上部とを含む、充填ステップと、
ｄ）前記基板に複数の第１の端子を形成するステップであって、各前記活性領域では、該第１の端子のそれぞれは、導電性材料の前記第１のブロックの一つに隣接し、電気的に接続される、形成ステップと、
ｅ）前記基板に複数の第２の端子を形成するステップであって、各前記活性領域では、該第２の端子のそれぞれは、前記第１の端子から離隔される、形成ステップと、
ｆ）互いに概ね平行であり、前記第１のトレンチに概ね平行な複数の離隔した第２のトレンチを形成するステップと、
ｇ）第２のトレンチに導電性材料の第２のブロックを形成するステップであって、導電性材料の各第２のブロックについて、該第２のブロックは、
前記導電性材料の第１の層に隣接して配置され、それから絶縁される下部と、
前記導電性材料の第１の層上に配置され、該第１の層から絶縁され、該第１の層上に鉛直に配置され該第１の層から絶縁される第２端部に終端を有する上部とを含み、
各前記第１端部は、前記第２端部の１つに隣接して側面方向に配置され、該第２端部から絶縁され、前記導電性材料の第２のブロックには前記導電性材料の第１の層と前記導電性材料の第１のブロックの一部との間に直接配置される部分はない、第２のブロックを形成するステップと、
ｈ）前記第１端部と前記導電性材料の第１の層との間に直接、それらの間に電圧結合できる厚さで絶縁材料を形成するステップと、
を有することを特徴とする自己整合方法。 - 導電性材料の前記第１のブロックは、概ねＴ型であることを特徴とする請求項１記載の方法。
- 導電性材料の前記第１のブロックのそれぞれ上に金属化シリコンの層を形成するステップを更に有することを特徴とする請求項１記載の方法。
- 導電性材料の第１のブロックを形成する前に、第１のトレンチに導電性材料の第２の層を形成するステップを更に有することを特徴とする請求項１記載の方法。
- 第１のトレンチのそれぞれの側壁に沿って絶縁材料の第２の層を形成するステップであって、各第１のブロックの下部及び上部が絶縁材料の第２の層によって導電性材料の第１の層から絶縁される、形成ステップを更に有することを特徴とする請求項１記載の方法。
- 導電性材料の第２のブロックのそれぞれ上に金属化シリコンの層を形成するステップを更に有することを特徴とする請求項１記載の方法。
- 第１のトレンチの形成ステップは、
導電性材料の第１の層上に第１の材料の少なくとも一つの層を形成するステップと、
第１のトレンチの上部を形成するために、前記第１の材料の少なくとも一つの層を通して、選択的にエッチングするステップと、
第１のトレンチの底表面に沿って第２の材料の少なくとも一つの層を形成するステップと、
第１のトレンチのそれぞれの側壁上に側壁スペーサを形成するステップと、
導電性材料の第１の層の部分を曝すために、第１のトレンチのそれぞれの側壁スペーサ間に、前記第２の材料の少なくとも一つの層を通してエッチングするステップと、
第１のトレンチの底部分を形成するために、導電性材料の第１の層の曝された部分をエッチングするステップと、
を有し、側壁くぼみは、第１のトレンチの上部と底部の間に形成されることを特徴とする請求項１記載の方法。 - 導電性材料の各第２のブロックの側壁に沿って絶縁材料の側壁スペーサを形成するステップと、
第２の端子のそれぞれ上に金属化シリコンの層を形成するステップであって、金属化シリコンの層のそれぞれは、側壁スペーサの一つに自己整合される、形成ステップと、
を更に有することを特徴とする請求項１記載の方法。 - 金属化シリコンの層のそれぞれ上で、その上に自己整合された側壁スペーサに対して導電性材料を形成するステップを更に有することを特徴とする請求項８記載の方法。
- 前記側壁スペーサのそれぞれの形成ステップは、側壁スペーサと導電性材料の第２のブロックの側壁との間に、絶縁材料の層を形成するステップを含むことを特徴とする請求項８記載の方法。
- 第２のトレンチ内に、導電性材料の第２のブロックに隣接して材料の第３のブロックを形成するステップと、
導電性材料の第２のブロックのそれぞれ上に金属化シリコンの層を形成するステップであって、各第２のトレンチのために、材料の第３のブロックの一つの側壁は、導電性材料の第２のブロックの端部に金属化シリコン層の端部を整合する、形成ステップと、
金属化シリコンの層上に絶縁材料の第２の層を形成するステップであって、各第２のトレンチのために、材料の第３のブロックの一つの側壁は、金属化シリコンの端部と導電性材料の第２のブロックの端部のそれぞれとに、絶縁材料の第２の層の端部を整合する、形成ステップと、
を更に有することを特徴とする請求項１記載の方法。 - 側壁スペーサの対が概ねその間の第２の端子の一つに隣接するが、それとは互いに離隔するように、導電性材料の各第２のブロックの側壁に沿って、絶縁材料の側壁スペーサを形成するステップと、
金属化シリコンの層が側壁スペーサの対応する対によって第２の端子の一つに自己整合されるように、該第２の端子の一つに対応する側壁スペーサ対間の第２の端子の各一つ上に金属化シリコンの層を形成するステップと、
導電性材料の第２のブロック上に保護絶縁材料の層を形成するステップと、
活性領域上にパッシベーション材料の層を形成するステップと、
パッシベーション材料を通してコンタクト孔を形成するステップであって、該コンタクト孔は、金属化シリコン層の一つに向かって下方に延伸し、その部分を曝し、側壁スペーサの対応する対によって境界をなす下部を有し、側壁スペーサの対応する対間の間隔より広い上部を有する、形成ステップと、
導電性材料で各コンタクト孔を満たすステップと、
を更に有することを特徴とする請求項１記載の方法。 - 前記第１のトレンチのそれぞれは、上部及び下部を有し、上部は下部より大きい幅を有し、
各第１のブロック下部は、第１のトレンチの一つの下部の一つに形成され、
各第１のブロック上部は、第１のトレンチの一つの上部の一つに形成されることを特徴とする請求項１記載の方法。 - 第１の伝導型の半導体材料の基板と、
それぞれの隣接する絶縁領域対間に活性領域を持つ、概ね互いに平行であり、第１の方向に延びる前記基板上に形成される離隔された絶縁領域と、
前記第１の方向に延びるメモリセル対の縦列を含む前記活性領域のそれぞれであって、該メモリセル対のそれぞれは、
第１及び第２の領域の間の基板に形成されるチャネル領域を持つ第２の伝導型を有する該基板で離隔される第１の領域及び第２の領域対と、
前記チャネル領域の一つの一部及び前記第１の領域の一部の鉛直上に配置され、前記チャネル領域の一つの一部及び前記第１の領域から絶縁された電気的に導電性のフローティングゲート対と、
前記基板の前記第１の領域に電気的に接続される電気的に導電性のソース領域であって、前記第１の領域の上に鉛直に配置され、前記フローティングゲート対に側面方向に隣接しかつ該フローティングゲート対から絶縁される下部と、それぞれが前記フローティングゲートの上に延伸し、前記フローティングゲートの一つの上に鉛直に配置されかつ該フローティングゲートの一つから絶縁される第１端部の対を終端とする上部とを有する、ソース領域と、
第１の部分と第２の部分とをそれぞれが有する電気的に導電性のコントロールゲート対であって、第１のコントロールゲート部分はフローティングゲートの一つの側面方向に隣接して配置されかつ該フローティングゲートから絶縁され、第２のコントロールゲート部分は前記フローティングゲートの一つの上に延伸し、該フローティングゲートの一つの上部に鉛直に配置され該フローティングゲートの一つから絶縁される第２端部に終端を有し、前記第１端部のぞれぞれは、前記コントロールゲートが前記フローティングゲートと前記ソース領域の間に直接配置される部分がないように、前記第２端部の一つに側面方向に隣接しかつ該第２端部の一つから絶縁される、電気的に導電性のコントロールゲート対と、
前記第１端部と前記フローティングゲートとの間に直接的に配置される絶縁材料であって、前記第１端部と前記フローティングゲートとの間に電圧結合できる厚さを有する絶縁材料とを含む、前記活性領域のそれぞれと、
を備えることを特徴とする電気的にプログラム及び消去可能なメモリ装置のアレイ。 - 前記ソース領域上部は、ソース領域下部よりも大きい幅を有することを特徴とする請求項１４記載の装置。
- 前記ソース領域は、概ねＴ型の断面を有することを特徴とする請求項１５記載の装置。
- 第１の伝導型の半導体材料の基板と、
その間にチャネル領域を持つ、基板に形成された第２の伝導型の第１及び第２の離隔領域と、
前記チャネル領域の一部と前記第１の領域の一部の鉛直上に配置され、前記チャネル領域の一部と前記第１の領域から絶縁される電気的に導電性のフローティングゲートと、
前記基板の第１の領域に電気的に接続される電気的に導電性のソース領域であって、前記第1の領域の鉛直上に配置され前記フローティングゲートに側面方向に隣接して配置されかつ該フローティングゲートから絶縁される下部と、前記フローティングゲートの上に延伸し前記フローティングゲートの上に鉛直に配置されかつ該フローティングゲートから絶縁される第１端部に終端を有する上部とを有する、ソース領域と、
第１の部分と第２の部分とを有する電気的に導電性のコントロールゲートであって、第１のコントロールゲート部分は前記フローティングゲートに側面方向に隣接して配置されかつ該フローティングゲートから絶縁され、第２コントロールゲート部分は前記フローティングゲートの上に延伸し、該フローティングゲートの上に鉛直に配置され該フローティングゲートから絶縁される第２端部に終端を有し、前記第１端部と第２端部は前記コントロールゲートが前記フローティングゲートと前記ソース領域の間に直接的に配置される部分がないように互いに側面方向に隣接し絶縁される、電気的に導電性のコントロールゲートと、
前記第１端部と前記フローティングゲートの間に直接配置され、前記第１端部と前記フローティングゲートの間に電気結合を生ずる厚さを有する絶縁材料と
を備えることを特徴とする電気的にプログラム及び消去可能なメモリ装置。 - 前記ソース領域上部は、前記ソース領域下部よりも大きい幅を有することを特徴とする請求項１７記載の装置。
- 前記ソース領域は、概ねＴ型の断面を有することを特徴とする請求項１８記載の装置。
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| KR100481871B1 (ko) * | 2002-12-20 | 2005-04-11 | 삼성전자주식회사 | 플로팅 게이트를 갖는 비휘발성 기억 셀 및 그 형성방법 |
| US6706599B1 (en) * | 2003-03-20 | 2004-03-16 | Motorola, Inc. | Multi-bit non-volatile memory device and method therefor |
| US7183163B2 (en) * | 2003-04-07 | 2007-02-27 | Silicon Storage Technology, Inc. | Method of manufacturing an isolation-less, contact-less array of bi-directional read/program non-volatile floating gate memory cells with independent controllable control gates |
| US7550800B2 (en) * | 2003-06-06 | 2009-06-23 | Chih-Hsin Wang | Method and apparatus transporting charges in semiconductor device and semiconductor memory device |
| US7613041B2 (en) * | 2003-06-06 | 2009-11-03 | Chih-Hsin Wang | Methods for operating semiconductor device and semiconductor memory device |
| US7759719B2 (en) * | 2004-07-01 | 2010-07-20 | Chih-Hsin Wang | Electrically alterable memory cell |
| US7105406B2 (en) * | 2003-06-20 | 2006-09-12 | Sandisk Corporation | Self aligned non-volatile memory cell and process for fabrication |
| US7009244B2 (en) * | 2003-07-02 | 2006-03-07 | Integrated Memory Technologies, Inc. | Scalable flash EEPROM memory cell with notched floating gate and graded source region |
| US6890821B2 (en) | 2003-07-11 | 2005-05-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and system for forming source regions in memory devices |
| US6911704B2 (en) * | 2003-10-14 | 2005-06-28 | Advanced Micro Devices, Inc. | Memory cell array with staggered local inter-connect structure |
| US6960506B2 (en) * | 2003-11-13 | 2005-11-01 | Macronix International Co., Ltd. | Method of fabricating a memory device having a self-aligned contact |
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| KR100526478B1 (ko) * | 2003-12-31 | 2005-11-08 | 동부아남반도체 주식회사 | 반도체 소자 및 그 제조방법 |
| US7315056B2 (en) | 2004-06-07 | 2008-01-01 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with program/erase and select gates |
| US20080203464A1 (en) * | 2004-07-01 | 2008-08-28 | Chih-Hsin Wang | Electrically alterable non-volatile memory and array |
| KR100591768B1 (ko) * | 2004-07-12 | 2006-06-26 | 삼성전자주식회사 | 메모리 소자들 및 그 형성 방법들 |
| JP2006032950A (ja) * | 2004-07-12 | 2006-02-02 | Samsung Electronics Co Ltd | メモリ素子及びその形成方法 |
| JP2006093707A (ja) * | 2004-09-22 | 2006-04-06 | Samsung Electronics Co Ltd | 半導体素子及びその製造方法 |
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| KR100598047B1 (ko) * | 2004-09-30 | 2006-07-07 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
| KR100645063B1 (ko) * | 2005-03-14 | 2006-11-10 | 삼성전자주식회사 | 비휘발성 기억장치 및 그 제조방법 |
| US7411244B2 (en) | 2005-06-28 | 2008-08-12 | Chih-Hsin Wang | Low power electrically alterable nonvolatile memory cells and arrays |
| US7265013B2 (en) * | 2005-09-19 | 2007-09-04 | International Business Machines Corporation | Sidewall image transfer (SIT) technologies |
| CN100446186C (zh) * | 2006-10-09 | 2008-12-24 | 上海华虹Nec电子有限公司 | 用于分栅结构闪存的浮栅制作方法 |
| US7641226B2 (en) * | 2006-11-01 | 2010-01-05 | Autoliv Development Ab | Side airbag module with an internal guide fin |
| US8138524B2 (en) | 2006-11-01 | 2012-03-20 | Silicon Storage Technology, Inc. | Self-aligned method of forming a semiconductor memory array of floating memory cells with source side erase, and a memory array made thereby |
| US8072023B1 (en) | 2007-11-12 | 2011-12-06 | Marvell International Ltd. | Isolation for non-volatile memory cell array |
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| CN101777519B (zh) * | 2010-01-12 | 2013-09-25 | 上海宏力半导体制造有限公司 | 分栅型非易失性存储器及其制造方法 |
| CN101770991B (zh) * | 2010-01-12 | 2013-12-04 | 上海宏力半导体制造有限公司 | 分栅型埋入式浮栅的非易失性存储器及其制造方法 |
| DE102011000818A1 (de) * | 2011-02-18 | 2012-08-23 | United Monolithic Semiconductors Gmbh | Verfahren zur Herstellung eines Halbleiterbauelements |
| US8711636B2 (en) | 2011-05-13 | 2014-04-29 | Silicon Storage Technology, Inc. | Method of operating a split gate flash memory cell with coupling gate |
| CN103579362B (zh) * | 2012-07-30 | 2018-03-27 | 联华电子股份有限公司 | 半导体装置及其制作方法 |
| US20140110777A1 (en) | 2012-10-18 | 2014-04-24 | United Microelectronics Corp. | Trench gate metal oxide semiconductor field effect transistor and fabricating method thereof |
| CN102983080B (zh) * | 2012-12-26 | 2017-02-08 | 上海华虹宏力半导体制造有限公司 | 改进分栅存储器的擦除及编程性能的方法 |
| US9379121B1 (en) * | 2015-01-05 | 2016-06-28 | Silicon Storage Technology, Inc. | Split gate non-volatile flash memory cell having metal gates and method of making same |
| US10141321B2 (en) * | 2015-10-21 | 2018-11-27 | Silicon Storage Technology, Inc. | Method of forming flash memory with separate wordline and erase gates |
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| CN110021602B (zh) | 2018-01-05 | 2023-04-07 | 硅存储技术公司 | 在专用沟槽中具有浮栅的非易失性存储器单元 |
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| US10418451B1 (en) * | 2018-05-09 | 2019-09-17 | Silicon Storage Technology, Inc. | Split-gate flash memory cell with varying insulation gate oxides, and method of forming same |
| US10838652B2 (en) | 2018-08-24 | 2020-11-17 | Silicon Storage Technology, Inc. | Programming of memory cell having gate capacitively coupled to floating gate |
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| US11017866B2 (en) | 2019-09-03 | 2021-05-25 | Silicon Storage Technology, Inc. | Method of improving read current stability in analog non-volatile memory using final bake in predetermined program state |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5808328A (en) | 1977-02-21 | 1998-09-15 | Zaidan Hojin Handotai Kenkyu Shinkokai | High-speed and high-density semiconductor memory |
| US4757360A (en) | 1983-07-06 | 1988-07-12 | Rca Corporation | Floating gate memory device with facing asperities on floating and control gates |
| US4947221A (en) | 1985-11-29 | 1990-08-07 | General Electric Company | Memory cell for a dense EPROM |
| IT1191566B (it) | 1986-06-27 | 1988-03-23 | Sgs Microelettronica Spa | Dispositivo di memoria non labile a semiconduttore del tipo a porta non connessa (floating gate) alterabile elettricamente con area di tunnel ridotta e procedimento di fabbricazione |
| US4794565A (en) | 1986-09-15 | 1988-12-27 | The Regents Of The University Of California | Electrically programmable memory device employing source side injection |
| KR910000139B1 (ko) | 1986-10-27 | 1991-01-21 | 가부시키가이샤 도시바 | 불휘발성 반도체기억장치 |
| US5268319A (en) | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
| JP2600301B2 (ja) | 1988-06-28 | 1997-04-16 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| US5051793A (en) | 1989-03-27 | 1991-09-24 | Ict International Cmos Technology, Inc. | Coplanar flash EPROM cell and method of making same |
| KR940006094B1 (ko) | 1989-08-17 | 1994-07-06 | 삼성전자 주식회사 | 불휘발성 반도체 기억장치 및 그 제조방법 |
| US5029130A (en) | 1990-01-22 | 1991-07-02 | Silicon Storage Technology, Inc. | Single transistor non-valatile electrically alterable semiconductor memory device |
| US5572054A (en) * | 1990-01-22 | 1996-11-05 | Silicon Storage Technology, Inc. | Method of operating a single transistor non-volatile electrically alterable semiconductor memory device |
| US5021848A (en) | 1990-03-13 | 1991-06-04 | Chiu Te Long | Electrically-erasable and electrically-programmable memory storage devices with self aligned tunnel dielectric area and the method of fabricating thereof |
| JP3854629B2 (ja) * | 1991-04-09 | 2006-12-06 | シリコン・ストーリッジ・テクノロジー・インク | メモリーアレイ装置、メモリーセル装置及びそのプログラミング方法 |
| US5211547A (en) * | 1991-06-17 | 1993-05-18 | Ford Motor Company | Fuel pump and fuel sender assembly |
| JP2815495B2 (ja) | 1991-07-08 | 1998-10-27 | ローム株式会社 | 半導体記憶装置 |
| US5544103A (en) | 1992-03-03 | 1996-08-06 | Xicor, Inc. | Compact page-erasable eeprom non-volatile memory |
| WO1996017384A1 (en) * | 1994-11-28 | 1996-06-06 | National Semiconductor Corporation | High density contactless flash eprom array using channel erase |
| JP3133667B2 (ja) | 1995-02-23 | 2001-02-13 | 三洋電機株式会社 | スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ |
| US5780892A (en) | 1995-03-21 | 1998-07-14 | Winbond Electronics Corporation | Flash E2 PROM cell structure with poly floating and control gates |
| KR0144906B1 (ko) | 1995-03-31 | 1998-07-01 | 김광호 | 불휘발성 메모리 소자 및 그 제조방법 |
| US5597751A (en) | 1995-12-20 | 1997-01-28 | Winbond Electronics Corp. | Single-side oxide sealed salicide process for EPROMs |
| US5814853A (en) | 1996-01-22 | 1998-09-29 | Advanced Micro Devices, Inc. | Sourceless floating gate memory device and method of storing data |
| JP3081543B2 (ja) * | 1996-03-29 | 2000-08-28 | 三洋電機株式会社 | スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ |
| JP3342338B2 (ja) * | 1996-07-22 | 2002-11-05 | 三洋電機株式会社 | 不揮発性半導体記憶装置の製造方法 |
| US5780341A (en) | 1996-12-06 | 1998-07-14 | Halo Lsi Design & Device Technology, Inc. | Low voltage EEPROM/NVRAM transistors and making method |
| US6211547B1 (en) * | 1997-11-24 | 2001-04-03 | Winbond Electronics Corporation | Semiconductor memory array with buried drain lines and processing methods therefor |
| US6091104A (en) | 1999-03-24 | 2000-07-18 | Chen; Chiou-Feng | Flash memory cell with self-aligned gates and fabrication process |
| US6140182A (en) | 1999-02-23 | 2000-10-31 | Actrans System Inc. | Nonvolatile memory with self-aligned floating gate and fabrication process |
| US6103573A (en) | 1999-06-30 | 2000-08-15 | Sandisk Corporation | Processing techniques for making a dual floating gate EEPROM cell array |
| US6222227B1 (en) | 1999-08-09 | 2001-04-24 | Actrans System Inc. | Memory cell with self-aligned floating gate and separate select gate, and fabrication process |
| US6525371B2 (en) * | 1999-09-22 | 2003-02-25 | International Business Machines Corporation | Self-aligned non-volatile random access memory cell and process to make the same |
| US6329685B1 (en) * | 1999-09-22 | 2001-12-11 | Silicon Storage Technology, Inc. | Self aligned method of forming a semiconductor memory array of floating gate memory cells and a memory array made thereby |
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