KR100826650B1 - 변형된 리세스채널 게이트를 갖는 반도체소자 및 그제조방법 - Google Patents
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Abstract
반도체기판에 형성된 소자분리막에 의해 정의되고, 단축방향과 장축방향을 가지며 일정 간격으로 배열된 활성영역과, 활성영역의 장축방향으로 형성되며, 그 바닥면의 단축방향으로 단차를 갖도록 형성된 트렌치와, 트랜치 내에 리세스게이트를 구비하는 변형된 리세스채널 게이트를 갖는 반도체소자를 제시한다.
리세스채널 게이트, 활성영역, 유효채널길이, 유효채널폭
Description
도 1은 종래의 리세스채널 게이트를 갖는 반도체소자를 설명하기 위해 나타내 보인 평면도이다.
도 2 및 도 3은 종래의 리세스채널 게이트의 트렌치 구조를 설명하기 위해 나타내 보인 단면도들이다
도 4는 본 발명에 따른 변형된 리세스채널 게이트를 갖는 반도체소자 및 그 제조방법을 설명하기 위해 나타내 보인 평면도이다.
도 5 내지 도 14는 본 발명에 따른 변형된 리세스채널 게이트를 갖는 반도체소자 및 그 제조방법을 설명하기 위해 나타내 보인 단면도들이다.
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 변형된 리세스채널 게이트를 갖는 반도체소자 및 그 제조방법에 관한 것이다.
최근 개발되고 있는 고집적 모스펫(MOSFET) 소자는 디자인 룰이 70nm 이하로 급격히 감소함에 따라 셀 트랜지스터의 게이트 저항이 매우 증가하고, 또한 채널 길이도 매우 감소하고 있다. 그 결과, 70nm 이하의 모스펫 소자에서 평면 채널(planar channel) 구조를 가지고는 임계 전압을 맞추기가 어렵게 되었다. 따라서 효과적인 채널 길이 증가를 획기적이며 실질적으로 구현할 수 있는 다양한 리세스채널(recess channel) 모스펫 소자가 제안되고 있다.
도 1은 종래의 리세스채널 게이트를 갖는 반도체소자를 설명하기 위해 나타내 보인 평면도이다.
도 1을 참조하면, 소자가 형성될 활성영역(101)이 소자분리영역(110)에 의해 설정되고, 상기 활서영역(101)을 가로지르는 방향으로 게이트라인(121)이 배치되어 있다. 상기 게이트라인(121)은 유효채널길이(effective channel length)를 증가시키기 위해 리세스 채널 게이트로 이해될 수 있다.
도 2 및 도 3은 종래의 리세스채널 게이트의 트렌치 구조를 설명하기 위해 나타내 보인 단면도들로, 도 2는 도 1의 A-A' 절단선을 따르는 장축단면으로 이해 될 수 있고, 도 3은 도 1의 B-B' 절단선을 따르는 단축단면으로 이해될 수 있다.
도 2를 참조하면, 반도체 기판(100)의 활성영역을 식각하여 리세스채널용 트렌치(120)가 도입된다. 리세스채널용 트렌치(120)가 도입됨으로써, 활성영역의 장축길이(102)가 늘어나 유효채널길이가 증가된다. 도 3을 참조하면, 리세스채널용 트렌치가 형성되기 이전의 단축길이(103)와 동일하므로, 유효채널폭(effective channel width)은 증가되지 않는다.
이와 같이, 종래의 리세스채널 게이트는 활성영역의 장축방향으로 유효채널 길이는 증가하였으나, 유효채널폭의 증가는 기대할 수 없는 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 유효채널길이 증가와 더불어 유효 채널폭개선 효과도 얻을 수 있는 변형된 리세스채널 게이트를 갖는 반도체소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기와 같은 변형된 리세스채널 게이트를 갖는 반도체소자를 형성하는 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 변형된 리세스채널 게이트를 갖는 반도체소자는, 반도체기판에 형성된 소자분리막에 의해 정의되고, 단축방향과 장축방향을 가지며 일정 간격으로 배열된 활성영역; 상기 활성영역의 장축방향으로 형성되며, 그 바닥면의 단축방향으로 단차를 갖도록 형성된 트렌치; 상기 트랜치 내에 리세스게이트를 구비한다.
상기 트랜치의 바닥면에 형성된 단차는 활성영역의 단축 방향으로 적어도 1/2 영역에 형성될 수 있다.
상기 단차는 반도체기판 표면으로부터 100 내지 500Å 정도인 것이 바람직하다.
상기 트렌치는 500 내지 1000Å의 깊이를 갖는 것이 바람직하다.
상기 리세스 게이트는 게이트절연층, 게이트 도전층 및 하드마스크막으로 이루어진 것이 바람직하다.
상기 게이트절연층은 30 내지 50Å 두께로 형성된 것이 바람직하다.
상기 게이트도전층은 500 내지 1000Å 두께의 폴리실리콘막 및 1000 내지 12000Å 두께의 텅스텐실리사이드막으로 이루어진 것이 바람직하다.
상기 하드마스크막은 2000 내지 2500Å의 두께로 형성된 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 변형된 리세스채널 게이트를 갖는 반도체소자의 제조방법은, 반도체기판에 활성영역을 설정하는 소자분리막을 형성하는 단계; 상기 반도체기판 상에, 상기 활성영역의 단축방향으로 일정부분이 노출되게 마스크패턴을 형성하는 단계; 상기 마스크패턴에 의해 노출된 반도체기판을 식각하여 상기 활성영역의 단축방향으로 단차를 형성하는 단계; 상기 반도체기판에 리세스채널을 형성하기 위한 트렌치를 형성하는 단계; 및 상기 트렌치에 리세스 게이트를 형성하는 단계를 포함
상기 마스크패턴은 활성영역의 단축 방향으로 적어도 활성영역의 1/2 영역이 노출되게 형성하는 것이 바람직하다.
상기 활성영역의 단축방향으로 단차를 형성하는 단계는, 상기 반도체기판의 표면으로부터 100 내지 500Å의 깊이로 식각하는 것이 바람직하다.
상기 트렌치는 반도체기판의 표면으로부터 1000 내지 1500Å의 깊이로 식각하는 것이 바람직하다.
상기 리세스채널을 형성하기 위한 트렌치를 형성하는 단계는 상기 반도체기판 상에 상기 활성영역의 장축방향으로 하드마스크막 패턴을 형성하는 단계; 및 상기 하드마스크막 패턴을 식각마스크로 상기 반도체기판을 식각하여 형성하는 단계 를 포함할 수 있다.
상기 하드마스크막 패턴은 실리콘산화막 및 폴리실리콘막을 포함하여 형성하는 것이 바람직하다.
상기 실리콘산화막은 50 내지 200Å 두께로 형성하고, 상기 폴리실리콘막은 300 내지 800Å의 두께로 형성하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 4는 본 발명에 따른 변형된 리세스채널 게이트를 갖는 반도체소자 및 그 제조방법을 설명하기 위해 나타내 보인 평면도이다.
도 5 내지 도 14는 본 발명에 따른 변형된 리세스채널 게이트를 갖는 반도체소자 및 그 제조방법을 설명하기 위한 단면도들로, 도 5 및 도 6, 도 9 및 도 10, 도 12 및 도 13은 도 4의 C-C' 절단선을 따르는 장축단면으로 이해될 수 있고, 도 7 및 도 8, 도 11 및 14는 도 4의 D-D' 절단선을 따르는 단축단면으로 이해될 수 있다.
먼저, 본 발명에 따른 변형된 리세스채널 게이트를 갖는 반도체소자의 구조를 도 14를 참조해서 간략히 설명한다.
도 14를 참조하면, 반도체기판에 소자분리막에 의해 설정되는 활성영역이 도입된다. 활성영역은 단축방향과 장축방향을 가지며, 반도체기판에 일정간격으로 배열될 수 있다. 반도체기판의 활성영역에 변형된 리세스채널 트렌치가 도입된다. 변형된 리세스채널 트렌치는 활성영역의 장축방향으로 도입된다. 트렌치의 바닥면은 활성영역의 단축방향으로 단차를 갖게 도입될 수 있다. 활성영역의 단축방향으로 단차를 갖으므로, 활성영역의 유효채널폭을 증가시킨다.
리세스채널 트렌치 내에 리세스게이트가 배치된다. 리세스 게이트는 게이트절연층, 게이트 도전층 및 하드마스크막으로 이루어진다. 게이트절연층은 예컨대, 실리콘산화물과 같은 절연물질로 30 내지 50Å 두께로 배치될 수 있다. 게이트도전층은 500 내지 1000Å 두께의 폴리실리콘막 및 1000 내지 12000Å 두께의 텅스텐실리사이드막을 포함하여 배치될 수 있다. 하드마스크는 예컨대, 실리콘질화물과 같은 절연물질로 2000 내지 2500Å의 두께로 배치될 수 있다.
이와 같은 본 발명에 따른 변형된 리세스채널 게이트를 갖는 반도체소자를 형성하기 위해서는, 도 4를 참조하면, 소자가 형성되는 활성영역(201)이 소자분리영역에 의해 한정되어 있다. 상기 활성영역을 가로지르는 방향으로 게이트라인(261)들이 규칙적으로 배열되어 있다. 상기 게이트라인(261)은 유효채널길이(effective channel length) 및 유효채널폭(effective channel width)을 증가시키기 위해 변형된 리세스채널 게이트로 이해될 수 있다. 마스크패턴"240"은 유효채널폭을 증가시키기 위해 반도체기판을 식각하기 위한 패턴으로 이해될 수 있다.
도 5를 참조하면, 반도체기판(200) 상에 패드산화막(210) 및 패드질화막(211)을 형성한다. 패드산화막(210)은 50 내지 150Å의 두께로 형성할 수 있다. 패드질화막(211)은 500 내지 1000Å의 두께로 형성할 수 있다.
활성영역을 한정하는 마스크패턴(미도시)을 이용하여 패드질화막(211), 패드산화막(210) 및 반도체기판(200)을 식각하여 소자분리용 트렌치(220)를 형성한다. 소자분리용 트렌치(220)는 반도체기판(200)의 상부표면으로부터 2000 내지 3000Å 깊이로 형성할 수 있다.
도 6을 참조하면, 소자분리용 트렌치를 매립하도록 전면에 예를 들어, 산화막을 증착하여 필드산화막을 형성한다. 필드산화막을 분리시키는 평탄화공정 예컨대, 화학기계적연마(CMP;Chemical Mechanical Polishing)를 수행한다. 패드 산화막(도 5의 210) 및 패드질화막(도 5의 211)을 제거하여 상기 반도체기판(200)의 활성영역을 설정하는 소자분리막(230)을 형성한다.
소자분리막(230)이 형성된 반도체기판(100) 상에 스크린 산화막(231)을 형성한다. 웰(well)이나 채널(channel) 형성을 위해, 불순물 이온주입 및 열처리 공정을 실시한다. 불순물 이온주입 및 열처리공정은 리세스채널 트렌치를 형성한 이후에, 진행될 수도 있다. 스크린 산화막(231)은 불순물 이온 주입시, 반도체기판(200)의 손상을 방지하는 것으로 이해될 수 있다.
소자분리막을 형성하기 위한 단위 공정 시, 세정 조건을 조절하여 소자분리막(230)과 활성영역 표면 간의 단차를 임의로 조절할 수도 있다.
도 7을 참조하면, 반도체기판(200) 상에 마스크패턴(240)을 형성한다. 마스크패턴(240)은 도 4에 도시된 바와 같이, 활성영영(201)의 단축방향으로 1/2 영역이 노출되게 형성한다. 마스크패턴(240)은 활성영역(201)의 단축방향으로 단차를 형성하여 유효채널폭을 증가시키기 위한 패턴으로 이해될 수 있다.
도 8을 참조하면, 마스크패턴(도 7의 240)에 의해 노출된 반도체기판(200)을 100 내지 500Å의 깊이만큼 식각한 후, 마스크패턴(240)을 제거한다. 마스크패턴(240)은 적어도 활성영역(도 4의 201)의 단축방향으로 1/2 영역이 노출되어 활성영역(201)의 단축방향으로 단차가 형성될 수 있다. 활성영역(201)의 단축방향으로 형성된 단차에 의해, 활성영역의 단축방향의 실질적인 길이(202)가 증가할 수 있다.
도 9를 참조하면, 마스크패턴이 제거된 반도체기판(200) 상에 리세스채널을 형성하기 위한 마스크층(250)을 형성한다. 마스크층(250)은 예컨대, 산화막(251) 및 폴리실리콘막(252)을 차례로 적층하여 형성할 수 있다. 산화막(251)은 50 내지 200Å 두께로 형성할 수 있다. 폴리실리콘막(252)은 300 내지 800Å 두께로 형성할 수 있다. 활성영역의 단축방향으로 형성된 단차로 인해 마스크층(250)도 단차를 이루면서 형성될 수 있다. 리세스채널용 마스크(미도시)를 식각마스크로 마스크막층(250)을 선택적으로 식각하여 마스크층(250) 패턴을 형성한다. 마스크층(250) 패턴은 반도체기판(200)의 활성영역에. 리세스채널용 트렌치가 형성될 위치의 반도체기판을 노출하는 모양으로 배치될 수 있다.
도 10 및 도 11을 참조하면, 마스크층 패턴을 식각마스크로 반도체기판(200)을 선택적으로 식각하여 변형된 리세스채널용 트렌치(260)를 형성한다. 리세스채널용 트렌치(260)는 반도체기판(200)의 상부표면으로부터 1000 내지 1500Å의 깊이만큼 식각할 수 있다. 구체적으로, 반도체기판(200)의 표면의 단차로 인해 리세스채 널용 트렌치(260)의 바닥면은 활성영역의 단축방향으로도 단차를 갖도록 형성된다. 리세스채널용 트렌치(260)의 단축방향으로 단차가 형성됨으로써, 활성영역의 단축길이(203)가 늘어나 유효채널의 폭을 증가시킬 수 있다.
도 12를 참조하면, 리세스채널용 트렌치(260)가 형성된 반도체기판(200) 전면에 게이트절연층(270), 게이트도전층(280)을 형성한다. 게이트절연층(270)은 실리콘산화물을 포함하여 형성될 수 있다. 게이트도전층(280)은 폴리실리콘막(283) 및 텅스텐 실리사이드막(285)을 포함하여 형성될 수 있다. 게이트절연층(270)은 30 내지 50Å 두께로 형성할 수 있다. 폴리실리콘막(283)은 500 내지 1000Å 두께로 형성할 수 있다. 텅스텐 실리사이드막(285)은 1000 내지 1200Å 두께로 형성할 수 있다.
게이트도전층(280) 상에 하드마스크막(290)을 형성한다. 하드마스크막(290)은 실리콘질화물과 같은 절연물질을 포함하여 2000 내지 2500Å 두께로 형성할 수 있다.
도 13 및 도 14를 참조하면, 포토리소그래피(photolithography) 과정을 이용하여 하드 마스크 패턴(291)을 형성한다. 하드마스크 패턴(291)을 식각마스크로 텅스텐 실리사이드막 패턴(289) 및 폴리실리콘막 패턴(287)을 포함하는 게이트도전층 패턴(281), 게이트절연층 패턴(271)을 포함하는 게이트전극을 형성한다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
지금까지 설명한 바와 같이, 본 발명에 따른 변형된 리세스채널 게이트를 갖는 반도체소자의 제조방법은, 활성영역의 유효채널길이를 증가시키면서, 더욱이 유효채널폭단차를 형성하여 유효 채널 폭도 증가시킨다. 따라서, 본 발명은 구동 전류를 향상시킬 수 있으며, 추가 공정이 단순하여 적용이 용이하므로 형성비용 및 실제 구현성 측면에서 유리한 장점을 가진다.
Claims (15)
- 반도체기판에 형성된 소자분리막에 의해 정의되고, 단축방향과 장축방향을 가지며 일정 간격으로 배열된 활성영역;상기 활성영역의 장축방향으로 형성되며, 그 바닥면의 단축방향으로 단차를 갖도록 형성된 트렌치;상기 트랜치 내에 리세스게이트를 구비하는 변형된 리세스채널 게이트를 갖는 반도체소자.
- 제1항에 있어서,상기 트랜치의 바닥면에 형성된 단차는 활성영역의 단축 방향으로 적어도 1/2 영역에 형성되는 것을 특징으로 하는 변형된 리세스채널 게이트를 갖는 반도체소자.
- 제1항에 있어서,상기 단차는 반도체기판 표면으로부터 100 내지 500Å 깊이인 것을 특징으로 하는 변형된 리세스채널 게이트를 갖는 반도체소자.
- 제1항에 있어서,상기 트렌치는 1000 내지 1500Å의 깊이를 갖는 것을 특징으로 하는 변형된 리세스채널 게이트를 갖는 반도체소자.
- 제1항에 있어서,상기 리세스 게이트는 게이트절연층, 게이트 도전층 및 하드마스크막으로 이루어지는 것을 특징으로 하는 변형된 리세스채널 게이트를 갖는 반도체소자.
- 제5항에 있어서,상기 게이트절연층은 30 내지 50Å 두께로 형성된 것을 특징으로 하는 변형된 리세스채널 게이트를 갖는 반도체소자
- 제5항에 있어서,상기 게이트도전층은 500 내지 1000Å 두께의 폴리실리콘막 및 1000 내지 12000Å 두께의 텅스텐실리사이드막으로 이루어진 것을 특징으로 하는 변형된 리세스채널 게이트를 갖는 반도체소자
- 제5항에 있어서,상기 하드마스크막은 2000 내지 2500Å의 두께로 형성된 것을 특징으로 하는 변형된 리세스채널 게이트를 갖는 반도체소자.
- 반도체기판에 활성영역을 설정하는 소자분리막을 형성하는 단계;상기 반도체기판 상에, 상기 활성영역의 단축방향으로 일정부분이 노출되게 마스크패턴을 형성하는 단계;상기 마스크패턴에 의해 노출된 반도체기판을 식각하여 상기 활성영역의 단축방향으로 단차를 형성하는 단계;상기 반도체기판에 리세스채널을 형성하기 위한 트렌치를 형성하는 단계; 및상기 트렌치에 리세스 게이트를 형성하는 단계를 포함하는 변형된 리세스채널 게이트를 갖는 반도체소자의 제조방법.
- 제9항에 있어서,상기 마스크패턴은 활성영역의 단축 방향으로 적어도 활성영역의 1/2 영역이 노출되게 형성하는 것을 특징으로 하는 변형된 리세스채널 게이트를 갖는 반도체소자의 제조방법.
- 제9항에 있어서,상기 활성영역의 단축방향으로 단차를 형성하는 단계는,상기 반도체기판의 표면으로부터 100 내지 500Å의 깊이로 식각하는 것을 특징으로 하는 변형된 리세스채널 게이트를 갖는 반도체소자의 제조방법.
- 제9항에 있어서,상기 트렌치는 반도체기판의 표면으로부터 1000 내지 1500Å의 깊이로 식각 하는 것을 특징으로 하는 변형된 리세스채널 게이트를 갖는 반도체소자의 제조방법.
- 제9항에 있어서,상기 리세스채널을 형성하기 위한 트렌치를 형성하는 단계는상기 반도체기판 상에 상기 활성영역의 장축방향으로 하드마스크막 패턴을 형성하는 단계; 및상기 하드마스크막 패턴을 식각마스크로 상기 반도체기판을 식각하여 형성하는 단계를 포함하는 변형된 리세스채널 게이트를 갖는 반도체소자의 제조방법.
- 제13항에 있어서,상기 하드마스크막 패턴은 실리콘산화막 및 폴리실리콘막을 포함하여 형성하는 것을 특징으로 하는 변형된 리세스채널 게이트를 갖는 반도체소자의 제조방법.
- 제14항에 있어서,상기 실리콘산화막은 50 내지 200Å 두께로 형성하고, 상기 폴리실리콘막은 300 내지 800Å의 두께로 형성하는 것을 특징으로 하는 변형된 리세스채널 게이트를 갖는 반도체소자의 제조방법.
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