JPH0730422A - サンプリングクロック生成回路 - Google Patents
サンプリングクロック生成回路Info
- Publication number
- JPH0730422A JPH0730422A JP5195173A JP19517393A JPH0730422A JP H0730422 A JPH0730422 A JP H0730422A JP 5195173 A JP5195173 A JP 5195173A JP 19517393 A JP19517393 A JP 19517393A JP H0730422 A JPH0730422 A JP H0730422A
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- JP
- Japan
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- signal
- sampling clock
- input signal
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 交流入力信号に直流電圧が重畳しても、その
影響を受けないで入力信号のｎ倍（ｎ≧２）の周波数を
有するＡ／Ｄ変換用クロックを生成するサンプリングク
ロック生成回路。 【構成】 入力信号に重畳した直流電圧をカットするハ
イパスフィルタ、アンチエリアシング用ローパスフィル
タ、デューティ比５０％の方形波電圧を形成する波形整
形器、同波形整形器の出力と自蔵発振器の１／ｎ分周出
力とを位相同期させて入力信号のｎ倍の周波数のサンプ
リングクロックを送出するＰＬＬ回路。
影響を受けないで入力信号のｎ倍（ｎ≧２）の周波数を
有するＡ／Ｄ変換用クロックを生成するサンプリングク
ロック生成回路。 【構成】 入力信号に重畳した直流電圧をカットするハ
イパスフィルタ、アンチエリアシング用ローパスフィル
タ、デューティ比５０％の方形波電圧を形成する波形整
形器、同波形整形器の出力と自蔵発振器の１／ｎ分周出
力とを位相同期させて入力信号のｎ倍の周波数のサンプ
リングクロックを送出するＰＬＬ回路。
Description
【０００１】
【産業上の利用分野】この発明はサンプリングクロック
生成回路に係り、更に詳しく言えば、入力信号をＡ／Ｄ
コンバータにてディジタル変換する際、同信号のｎ倍の
周波数を有するサンプリングクロックを生成してＡ／Ｄ
コンバータに与えるサンプリングクロック生成回路に関
するものである。
生成回路に係り、更に詳しく言えば、入力信号をＡ／Ｄ
コンバータにてディジタル変換する際、同信号のｎ倍の
周波数を有するサンプリングクロックを生成してＡ／Ｄ
コンバータに与えるサンプリングクロック生成回路に関
するものである。
【０００２】
【従来の技術】従来装置の一例を図５に示す。サンプリ
ングクロック生成回路１は、例えばローパスフィルタ２
と波形整形器３及びＰＬＬ回路４とからなっている。ロ
ーパスフィルタ２は、入力信号に含まれる２倍以上の周
波数の雑音成分などを除去し、Ａ／Ｄ変換時における折
り返し誤差の発生を防止する。波形整形器３は例えばゼ
ロクロスコンパレータにて構成され、ローパスフィルタ
２から加わる正弦波の入力信号をデューティ比５０％の
方形波に整形する。
ングクロック生成回路１は、例えばローパスフィルタ２
と波形整形器３及びＰＬＬ回路４とからなっている。ロ
ーパスフィルタ２は、入力信号に含まれる２倍以上の周
波数の雑音成分などを除去し、Ａ／Ｄ変換時における折
り返し誤差の発生を防止する。波形整形器３は例えばゼ
ロクロスコンパレータにて構成され、ローパスフィルタ
２から加わる正弦波の入力信号をデューティ比５０％の
方形波に整形する。
【０００３】ＰＬＬ回路４は図示しない発振器の自走発
振周波数を１／ｎに分周し、この分周信号を上記波形整
形器３から入力する方形波信号と位相が同期するように
発振周波数を制御する。位相が同期すると、ＰＬＬ回路
４の発振周波数は入力信号周波数のｎ倍の周波数となる
から、この信号をサンプリングクロックとしてＡ／Ｄコ
ンバータ５へ与える。同Ａ／Ｄコンバータ５はこのクロ
ックのタイミングで入力信号をディジタル変換し、その
データを信号処理部６へ送出する。信号処理部６は、入
力したデータに対して装置に定められた処理を行なう。
振周波数を１／ｎに分周し、この分周信号を上記波形整
形器３から入力する方形波信号と位相が同期するように
発振周波数を制御する。位相が同期すると、ＰＬＬ回路
４の発振周波数は入力信号周波数のｎ倍の周波数となる
から、この信号をサンプリングクロックとしてＡ／Ｄコ
ンバータ５へ与える。同Ａ／Ｄコンバータ５はこのクロ
ックのタイミングで入力信号をディジタル変換し、その
データを信号処理部６へ送出する。信号処理部６は、入
力したデータに対して装置に定められた処理を行なう。
【０００４】
【発明が解決しようとする課題】上記従来のサンプリン
グクロック生成回路は構成が比較的簡素であり、また、
通常の入力信号に対しては動作も確実である。しかし、
入力信号に直流成分などが重畳しているような場合は不
都合が生じる。
グクロック生成回路は構成が比較的簡素であり、また、
通常の入力信号に対しては動作も確実である。しかし、
入力信号に直流成分などが重畳しているような場合は不
都合が生じる。
【０００５】その一例を図６に示す。同図６（Ａ）の
（イ）は、例えば入力信号に雑音電圧と正の直流電圧が
重畳した例である。このような信号がフィルタ２に加わ
ると、比較的周波数が高い雑音電圧は除去されるが直流
電圧は除去不可能となり、同フィルタ２の出力波形は図
６（Ａ）の（ロ）に示すようになる。したがって波形整
形器３の出力波形は、例えば図６（Ａ）の（ハ）に示す
ようにデューティ比が不平衡な方形波となる。
（イ）は、例えば入力信号に雑音電圧と正の直流電圧が
重畳した例である。このような信号がフィルタ２に加わ
ると、比較的周波数が高い雑音電圧は除去されるが直流
電圧は除去不可能となり、同フィルタ２の出力波形は図
６（Ａ）の（ロ）に示すようになる。したがって波形整
形器３の出力波形は、例えば図６（Ａ）の（ハ）に示す
ようにデューティ比が不平衡な方形波となる。
【０００６】この場合、ＰＬＬ回路４における上記発振
器の出力波形は、一般にデューティ比がほぼ５０％にさ
れているから、その周波数を１／ｎに分周した信号波形
の位相を（ハ）の波形の位相に同期（ロックイン）させ
ようとすると、デューティ比の不平衡の程度によっては
同期が不安定になったり同期不能になることがある。同
期不能の場合は図６（Ａ）の（ニ）に示すように、発振
器の自走発振周波数を１／ｎに分周した信号がサンプリ
ングクロックとなるので、入力信号の周波数とは無関係
になる。
器の出力波形は、一般にデューティ比がほぼ５０％にさ
れているから、その周波数を１／ｎに分周した信号波形
の位相を（ハ）の波形の位相に同期（ロックイン）させ
ようとすると、デューティ比の不平衡の程度によっては
同期が不安定になったり同期不能になることがある。同
期不能の場合は図６（Ａ）の（ニ）に示すように、発振
器の自走発振周波数を１／ｎに分周した信号がサンプリ
ングクロックとなるので、入力信号の周波数とは無関係
になる。
【０００７】図６（Ｂ）の例は、入力信号のレベルが同
信号に重畳した正の直流電圧より小さい場合である。こ
の例においては、波形整形器３のゼロクロスコンパレー
タが図６（Ｂ）の（ハ）に示すように正側に振り切って
しまい、同期不能となる。したがってＰＬＬ回路４は正
常に動作せず、サンプリングクロックは図６（Ｂ）の
（ニ）に示すようにＨレベル（もしくは破線で示すＬレ
ベル）に固定してしまい、サンプリング停止状態とな
る。
信号に重畳した正の直流電圧より小さい場合である。こ
の例においては、波形整形器３のゼロクロスコンパレー
タが図６（Ｂ）の（ハ）に示すように正側に振り切って
しまい、同期不能となる。したがってＰＬＬ回路４は正
常に動作せず、サンプリングクロックは図６（Ｂ）の
（ニ）に示すようにＨレベル（もしくは破線で示すＬレ
ベル）に固定してしまい、サンプリング停止状態とな
る。
【０００８】上記のようにサンプリングクロックが自走
発振周波数の１／ｎの信号になると、例えば周波数が比
較的低い入力信号については１波期間におけるサンプリ
ングデータ数が多くなって信号処理部のメモリなどがオ
ーバーフローし、周波数が比較的高い入力信号について
は１波期間のサンプリングデータ数が逆に不足すること
がある。また、サンプリング停止状態となれば当然サン
プリングが不可能となる。
発振周波数の１／ｎの信号になると、例えば周波数が比
較的低い入力信号については１波期間におけるサンプリ
ングデータ数が多くなって信号処理部のメモリなどがオ
ーバーフローし、周波数が比較的高い入力信号について
は１波期間のサンプリングデータ数が逆に不足すること
がある。また、サンプリング停止状態となれば当然サン
プリングが不可能となる。
【０００９】ところで、装置へ入力する信号に直流電圧
が重畳しているかどうか、またその大きさなどについて
は一般に信号供給源側の状態によって左右される。した
がって上記の不具合を避けるためには、装置側で直流電
圧の有無を他の手段によりその都度チェックする必要が
あるが、極めて煩わしい。
が重畳しているかどうか、またその大きさなどについて
は一般に信号供給源側の状態によって左右される。した
がって上記の不具合を避けるためには、装置側で直流電
圧の有無を他の手段によりその都度チェックする必要が
あるが、極めて煩わしい。
【００１０】この発明は上記の事情を考慮してなされた
もので、その目的は、直流電圧の有無等をチェックする
必要が無く、常に入力信号のｎ倍の周波数に比例したサ
ンプリングクロックが得られるサンプリングクロック生
成回路を提供することにある。
もので、その目的は、直流電圧の有無等をチェックする
必要が無く、常に入力信号のｎ倍の周波数に比例したサ
ンプリングクロックが得られるサンプリングクロック生
成回路を提供することにある。
【００１１】
【課題を解決するための手段】上記のように、入力信号
に重畳した直流電圧は、サンプリングクロックの生成に
不必要な成分である。よってこの発明においては、サン
プリングクロック生成回路の信号入力部に直流成分を除
去するハイパスフィルタを設けることを要旨とする。
に重畳した直流電圧は、サンプリングクロックの生成に
不必要な成分である。よってこの発明においては、サン
プリングクロック生成回路の信号入力部に直流成分を除
去するハイパスフィルタを設けることを要旨とする。
【００１２】
【作用】上記の手段を設けることにより、入力信号に重
畳した直流電圧が除去され、波形整形器から出力する電
圧はデューティ比５０％の方形波信号となる。よってＰ
ＬＬ回路においては、その発振周波数の１／ｎ分周信号
と上記方形波信号との位相周期が可能となり、ＰＬＬ回
路からは入力信号のｎ倍の周波数を有するサンプリング
クロックが得られる。
畳した直流電圧が除去され、波形整形器から出力する電
圧はデューティ比５０％の方形波信号となる。よってＰ
ＬＬ回路においては、その発振周波数の１／ｎ分周信号
と上記方形波信号との位相周期が可能となり、ＰＬＬ回
路からは入力信号のｎ倍の周波数を有するサンプリング
クロックが得られる。
【００１３】
【実施例】この発明の一実施例を図１に示す。同図にお
いて、サンプリングクロック生成回路１ａは、例えば入
力信号に重畳した直流電圧を除去するハイパスフィルタ
２ａと、前記従来装置のユニットとほぼ同様に構成され
たローパスフィルタ２、波形整形器３、及びＰＬＬ回路
４とを備えている。
いて、サンプリングクロック生成回路１ａは、例えば入
力信号に重畳した直流電圧を除去するハイパスフィルタ
２ａと、前記従来装置のユニットとほぼ同様に構成され
たローパスフィルタ２、波形整形器３、及びＰＬＬ回路
４とを備えている。
【００１４】ここで、図２を併せて参照しながら各部の
動作を説明する。同図２（イ）は例えば正の直流電圧が
重畳した入力信号の波形であり、この入力信号が上記ハ
イパスフィルタ２ａに加わると、その出力は同図２
（ロ）に示すように直流電圧成分が除去された波形とな
る。このハイパスフィルタ２ａの出力は次段のローパス
フィルタ２に加わり、図２（ハ）に示すように雑音成分
が除去されて入力信号本来の波形となり、波形整形器３
に加わる。
動作を説明する。同図２（イ）は例えば正の直流電圧が
重畳した入力信号の波形であり、この入力信号が上記ハ
イパスフィルタ２ａに加わると、その出力は同図２
（ロ）に示すように直流電圧成分が除去された波形とな
る。このハイパスフィルタ２ａの出力は次段のローパス
フィルタ２に加わり、図２（ハ）に示すように雑音成分
が除去されて入力信号本来の波形となり、波形整形器３
に加わる。
【００１５】波形整形器３は、上記ローパスフィルタ２
から加わる信号をゼロクロスコンパレータにてデューテ
ィ比５０％の方形波に波形成形し、ＰＬＬ回路４へ出力
する。この出力波形を同図２の（ニ）に示す。
から加わる信号をゼロクロスコンパレータにてデューテ
ィ比５０％の方形波に波形成形し、ＰＬＬ回路４へ出力
する。この出力波形を同図２の（ニ）に示す。
【００１６】ＰＬＬ回路４は、波形整形器３から加わる
方形波信号の位相と、内部発振器の発振周波数を１／ｎ
に分周した信号の位相とを比較し、１／ｎ分周信号の位
相が上記方形波信号の位相と同期するように発振周波数
を制御する。位相同期状態においては上記方形波信号の
基本周波、すなわち入力信号の周波数に対して１／ｎ分
周信号の基本周波数が一致する。このときの１／ｎ分周
信号を図２の（ホ）に示し、同分周信号のｎ倍の周波数
を有する内部発振器の発振信号を図２（ヘ）に示す。こ
の図２（ヘ）の信号は、Ａ／Ｄコンバータ５のサンプリ
ングクロックに利用される。
方形波信号の位相と、内部発振器の発振周波数を１／ｎ
に分周した信号の位相とを比較し、１／ｎ分周信号の位
相が上記方形波信号の位相と同期するように発振周波数
を制御する。位相同期状態においては上記方形波信号の
基本周波、すなわち入力信号の周波数に対して１／ｎ分
周信号の基本周波数が一致する。このときの１／ｎ分周
信号を図２の（ホ）に示し、同分周信号のｎ倍の周波数
を有する内部発振器の発振信号を図２（ヘ）に示す。こ
の図２（ヘ）の信号は、Ａ／Ｄコンバータ５のサンプリ
ングクロックに利用される。
【００１７】図３には、この発明を適用したサンプリン
グクロック生成回路の他の実施例が示されている。この
実施例においては、ローパスフィルタ２の入力側にスイ
ッチＳが設けられており、同スイッチＳを接点ａ側に接
続した場合はハイパスフィルタ２ａの出力がローパスフ
ィルタ２に加わり、スイッチＳを接点ｂ側に接続した場
合は入力信号が同ローパスフィルタへ直接加わるように
なっている。
グクロック生成回路の他の実施例が示されている。この
実施例においては、ローパスフィルタ２の入力側にスイ
ッチＳが設けられており、同スイッチＳを接点ａ側に接
続した場合はハイパスフィルタ２ａの出力がローパスフ
ィルタ２に加わり、スイッチＳを接点ｂ側に接続した場
合は入力信号が同ローパスフィルタへ直接加わるように
なっている。
【００１８】すなわち、スイッチＳを接点ａ側に接続す
ると上記図１に示すサンプリングクロック生成回路１ａ
と同様の構成になり、接点ｂ側に接続すると前記図５に
示す従来のサンプリングクロック生成回路１と同様の構
成になる。そこで、通常は例えばスイッチＳを接点ａに
接続して入力信号をサンプリングし、入力信号に直流電
圧が重畳していないことが事前にわかっている場合は、
上記スイッチを接点ｂ側に接続してサンプリングする。
ると上記図１に示すサンプリングクロック生成回路１ａ
と同様の構成になり、接点ｂ側に接続すると前記図５に
示す従来のサンプリングクロック生成回路１と同様の構
成になる。そこで、通常は例えばスイッチＳを接点ａに
接続して入力信号をサンプリングし、入力信号に直流電
圧が重畳していないことが事前にわかっている場合は、
上記スイッチを接点ｂ側に接続してサンプリングする。
【００１９】なお、入力信号に直流電圧が重畳している
かどうか不明な場合、例えばスイッチを接点ａ側に接続
してサンプリングしたデータと接点ｂ側に接続してサン
プリングしたデータとを信号処理部６に収集し、両デー
タが同一であるか否かをチェックすれば、直流電圧の有
無を判断することも可能である。なお、上記図１及び図
３の実施例において、ハイパスフィルタ２ａとローパス
フィルタ２を入れ替えて配設してもよい。
かどうか不明な場合、例えばスイッチを接点ａ側に接続
してサンプリングしたデータと接点ｂ側に接続してサン
プリングしたデータとを信号処理部６に収集し、両デー
タが同一であるか否かをチェックすれば、直流電圧の有
無を判断することも可能である。なお、上記図１及び図
３の実施例において、ハイパスフィルタ２ａとローパス
フィルタ２を入れ替えて配設してもよい。
【００２０】更に、この発明の他の実施例を図４に示
す。この実施例におけるサンプリングクロック生成回路
１ｃは、例えばバンドパスフィルタ２ｃと波形整形器
３、及びＰＬＬ回路４とからなっている。ここで上記バ
ンドパスフィルタ２ｃは、上記図１又は図３に示すハイ
パスフィルタ２ａとローパスフィルタ２の機能を１つの
ユニットに持たせてあり、装置構成の簡単化が図られて
いる。
す。この実施例におけるサンプリングクロック生成回路
１ｃは、例えばバンドパスフィルタ２ｃと波形整形器
３、及びＰＬＬ回路４とからなっている。ここで上記バ
ンドパスフィルタ２ｃは、上記図１又は図３に示すハイ
パスフィルタ２ａとローパスフィルタ２の機能を１つの
ユニットに持たせてあり、装置構成の簡単化が図られて
いる。
【００２１】
【効果】以上、詳細に説明したようにこの発明に係るサ
ンプリングクロック生成回路は、交流の入力信号に直流
成分が重畳していてもその影響を受けること無く、常に
入力信号のｎ倍の周波数に比例したサンプリングクロッ
クを生成することができ、かつ、構成も比較的簡単であ
る。
ンプリングクロック生成回路は、交流の入力信号に直流
成分が重畳していてもその影響を受けること無く、常に
入力信号のｎ倍の周波数に比例したサンプリングクロッ
クを生成することができ、かつ、構成も比較的簡単であ
る。
【００２２】このため、多様な周波数の交流信号を取り
扱う電子機器のアナログ・ディジタル変換部に適用する
と、装置の使い勝手の良さを大きく向上させることがで
きる。また、構成が比較的簡単であり、特別の機能を有
するユニットを必要としないから利用範囲が広い。
扱う電子機器のアナログ・ディジタル変換部に適用する
と、装置の使い勝手の良さを大きく向上させることがで
きる。また、構成が比較的簡単であり、特別の機能を有
するユニットを必要としないから利用範囲が広い。
【図１】この発明を適用したサンプリングクロック生成
回路の電気的構成を示すブロック線図。
回路の電気的構成を示すブロック線図。
【図２】この発明を適用したサンプリングクロック生成
回路の動作説明用波形図。
回路の動作説明用波形図。
【図３】この発明を適用したサンプリングクロック生成
回路の変形実施例を示すブロック線図。
回路の変形実施例を示すブロック線図。
【図４】この発明を適用したサンプリングクロック生成
回路の他の実施例の電気的構成を示すブロック線図。
回路の他の実施例の電気的構成を示すブロック線図。
【図５】従来装置の電気的構成を示すブロック線図。
【図６】従来装置の動作説明用波形図。
１ａ サンプリングクロック生成回路 １ｂ サンプリングクロック生成回路 １ｃ サンプリングクロック生成回路 ２ ローパスフィルタ ２ａ ハイパスフィルタ ２ｃ バンドパスフィルタ ３ 波形整形器 ４ ＰＬＬ回路 ５ Ａ／Ｄコンバータ Ｓ スイッチ
Claims (3)
- 【請求項１】 交流入力信号から該信号のｎ倍（ｎ≧
２）の周波数を有するサンプリングクロックを生成し、
上記入力信号をディジタル変換するＡ／Ｄコンバータへ
上記生成したクロックを供給するサンプリングクロック
生成回路において、 上記交流入力信号を受けて該信号に重畳した直流電圧成
分を除去するハイパスフィルタと、 該ハイパスフィルタが送出する交流信号から上記入力信
号周波数の２倍以上の高調波電圧成分を除去して基本波
成分電圧を送出するローパスフィルタと、 該ローパスフィルタが送出する上記入力信号の基本波成
分電圧から実質的にデューティ比５０％の方形波電圧を
形成する波形整形器と、 発振器を含み、該発振器の発振周波数を１／ｎに分周し
た電圧信号を上記波形整形器から入力する方形波電圧と
位相同期させるとともに、上記発振器の発振出力をサン
プリングクロックとして上記Ａ／Ｄコンバータへ与える
ＰＬＬ回路とを備えていることを特徴とするサンプリン
グクロック生成回路。 - 【請求項２】 上記ローパスフィルタの入力側には、上
記ハイパスフィルタが送出する交流信号もしくは上記ハ
イパスフィルタに入力する交流信号のいずれか一方の信
号を、上記ローパスフィルタへ加える切り換えスイッチ
が設けられている請求項１に記載のサンプリングクロッ
ク生成回路。 - 【請求項３】 交流入力信号から該信号のｎ倍（ｎ≧
２）の周波数を有するサンプリングクロックを生成し、
上記入力信号をディジタル変換するＡ／Ｄコンバータへ
上記生成したクロックを供給するサンプリングクロック
生成回路において、 上記交流入力信号を受けて該信号に重畳した交流電圧成
分を除去するとともに、該信号に含まれる上記入力信号
周波数の２倍以上の高調波電圧成分を除去して同入力信
号の基本波成分電圧を送出するバンドパスフィルタと、 該バンドパスフィルタが送出する上記入力信号の基本波
成分電圧から実質的にデューティ比５０％の方形波電圧
を形成する波形整形器と、 発振器を含み、該発振器の発振周波数を１／ｎに分周し
た電圧信号を上記波形整形器から入力する方形波電圧と
位相同期させるとともに、上記発振器の発振出力をサン
プリングクロックとして上記Ａ／Ｄコンバータへ与える
ＰＬＬ回路とを備えていることを特徴とするサンプリン
グクロック生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19517393A JP3193535B2 (ja) | 1993-07-12 | 1993-07-12 | サンプリングクロック生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19517393A JP3193535B2 (ja) | 1993-07-12 | 1993-07-12 | サンプリングクロック生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0730422A true JPH0730422A (ja) | 1995-01-31 |
| JP3193535B2 JP3193535B2 (ja) | 2001-07-30 |
Family
ID=16336661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19517393A Expired - Fee Related JP3193535B2 (ja) | 1993-07-12 | 1993-07-12 | サンプリングクロック生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3193535B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002168895A (ja) * | 2000-11-30 | 2002-06-14 | Toyo Commun Equip Co Ltd | アパーチャジッタ測定方法及び装置 |
| US6437621B2 (en) | 1999-10-28 | 2002-08-20 | Hitachi, Ltd. | Waveform shaping device |
| JP2003008430A (ja) * | 2001-06-25 | 2003-01-10 | Hioki Ee Corp | 入力回路のサンプリング方法 |
| CN102386922A (zh) * | 2011-09-21 | 2012-03-21 | 中国航天科技集团公司第九研究院第七七一研究所 | 一种可编程零周期时延与高速流水线模数转换器 |
| JP2013250127A (ja) * | 2012-05-31 | 2013-12-12 | Konica Minolta Inc | フーリエ変換型分光計用タイミング生成装置および該生成方法ならびにフーリエ変換型分光計および該分光方法 |
-
1993
- 1993-07-12 JP JP19517393A patent/JP3193535B2/ja not_active Expired - Fee Related
Cited By (6)
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| CN102386922A (zh) * | 2011-09-21 | 2012-03-21 | 中国航天科技集团公司第九研究院第七七一研究所 | 一种可编程零周期时延与高速流水线模数转换器 |
| JP2013250127A (ja) * | 2012-05-31 | 2013-12-12 | Konica Minolta Inc | フーリエ変換型分光計用タイミング生成装置および該生成方法ならびにフーリエ変換型分光計および該分光方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3193535B2 (ja) | 2001-07-30 |
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