JP3400758B2 - 外部基準入力周波数自動切換回路 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、機器内部、特に、
信号発生器、信号解析装置等の測定器の内部に備えた周
波数シンセサイザの周波数を外部の基準信号に同期させ
るための外部基準入力周波数自動切換回路に関する。 【０００２】 【従来の技術】例えば内部にＰＬＬ(phase locked loo
p) を利用した周波数シンセサイザが搭載された測定器
には、外部からの基準信号に同期させるための外部基準
信号入力端子が設けられている。この外部基準信号入力
端子には、例えば工場内に引き回されて標準的に用いら
れる周波数１０ＭＨｚの基準信号やヨーロッパの携帯電
話のＧＳＭ変調方式で一般的に使用される周波数１３Ｍ
Ｈｚの基準信号等が入力される。一般的には、これらの
基準信号の同波確度のよいものが使用される。 【０００３】この種の外部基準信号入力端子を備えた機
器は、通常ある固定の周波数（例えば周波数１０ＭＨｚ
のＴＴＬ(transistor-transistor-logic) レベル）の信
号が外部基準信号入力端子に入力されたときのみ正常に
動作するため、異なる基準入力周波数に対して同期可能
にするには、ＰＬＬの基準信号側の分周比を変える必要
がある。 【０００４】そこで、従来は、機器本体にスイッチを設
け、操作者の手動操作によりスイッチを切り換えてＰＬ
Ｌの基準信号側の分周比を所望の値に設定していた。ま
た、他の構成として、外部基準信号入力端子を機器本体
に複数装備させ、各々の端子毎に異なる分周比の分周器
を接続し、所望の分周比の端子に外部から基準信号を入
力させることによってＰＬＬの基準信号側の分周比を変
えていた。 【０００５】 【発明が解決しようとする課題】しかしながら、ＰＬＬ
の基準信号側の分周比を変えるにあたって、上述した操
作者の手動操作によりスイッチを切り換える構成では、
操作者による煩わしい操作が必要不可欠であるという問
題があった。また、各々異なる分周比の分周器が接続さ
れた複数の外部基準信号入力端子を装備した構成では、
必要とする分周比の数分だけ基準信号入力端子と分周器
を機器に設けなければならないので、機器本体内での配
線の引き回しを含め構成を複雑化させコスト高となる問
題があった。 【０００６】ところで、回路のみで分周比を変える構成
として図４に示す切換回路が一般的に知られている。 【０００７】図４に示す切換回路２１は、周波数てい倍
器２２、フィルタ２３、位相比較器２４、ループフィル
タ２５、電圧制御発振器２６、分周器２７を備えて構成
され、位相比較器２４、ループフィルタ２５、電圧制御
発振器２６、分周器２７の系によりＰＬＬを形成してい
る。 【０００８】この切換回路２１は、ＰＬＬの基準信号側
に分周器を使用せず、入力信号の高調波を増幅し、その
うちのある特定の周波数のみを取り出して内部ＰＬＬの
基準信号とすることにより、前述した操作者によるスイ
ッチ等の手動切換操作を必要とせずにＰＬＬへの基準周
波数に対して複数の周波数を動作可能とするものであ
る。 【０００９】さらに説明すると、この切換回路２１で
は、例えば１０ＭＨｚ、５ＭＨｚ、２ＭＨｚ等の信号が
外部から入力されると、この入力信号の高調波を周波数
てい倍器２２により所定のてい倍数で周波数てい倍す
る。この周波数てい倍された信号は、フィルタ２３によ
り所定の周波数（例えば１０ＭＨｚ）に帯域が制限され
て位相比較器２４の一方の入力端子に入力される。位相
比較器２４の他方の入力端子には、電圧制御発振器２６
の出力を分周器２７により所定の分周比（例えば１／１
０）で分周した分周信号が入力される。 【００１０】位相比較器２４では、フィルタ２３からの
信号と分周器２７からの分周信号との位相を比較し、位
相差に応じた差信号を出力する。ループフィルタ２５で
は、位相比較器２４の出力を積分し、差信号に比例した
平滑信号を電圧制御発振器２６に出力する。電圧制御発
振器２６は、ループフィルタ２５からの平滑信号によ
り、分周器２７からの分周信号とフィルタ２３からの信
号の位相が一致するようにその周波数が可変制御され
る。そして、分周器２７からの分周信号とフィルタ２３
からの信号の位相が一致すると、ロックがかかって同期
がとれた状態となる。 【００１１】しかしながら、図４に示す従来の切換回路
２１の構成では、例えばＰＬＬへの基準周波数を１０Ｍ
Ｈｚとした場合、１０ＭＨｚ、５ＭＨｚ、２ＭＨｚなど
入力周波数のＮ倍がＰＬＬへの基準周波数となるような
周波数でしか動作させることができなかった。しかも、
高調波を使用するため、周波数てい倍器のてい倍数Ｎは
せいぜい１０程度が上限と制限される問題があった。 【００１２】そこで、本発明は、上記問題点に鑑みてな
されたものであり、ロック検出を利用してＰＬＬの基準
入力側の分周比を切り換えることにより、簡素な回路構
成で基準入力周波数を自動的に切り換えることができる
外部基準入力周波数自動切換回路を提供することを目的
としている。 【００１３】 【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、外部から入力される基準信号の
周波数の種類が複数あり、その一種類の周波数の基準信
号が入力される単一個の外部基準信号入力端子１０と、
電圧制御発振器５を有し、その発振周波数を前記外部基
準信号入力端子から入力される基準信号に同期するため
のＰＬＬ１１と、内部に前記ＰＬＬの出力を利用した周
波数シンセサイザ１２とを備えた測定器の外部基準入力
周波数自動切換回路１であって、前記基準信号の入力周
波数に対応して複数の分周比が設定可能とされ、前記外
部基準信号入力端子から入力される前記基準信号を設定
された分周比で分周する第１の分周器２と、前記ＰＬＬ
の出力周波数を入力して前記第１の分周器の出力周波数
と比較するための周波数を出力するように分周比が設定
された第２の分周器６と、前記第１の分周器からの分周
信号と前記第２の分周器からの分周信号との位相を比較
してその位相差に応じた差信号を出力する位相比較器３
と、前記位相比較器からの差信号をその差信号に比例し
た平滑信号に変換して出力するループフィルタ４と、前
記ループフィルタからの平滑信号により前記第１の分周
器から出力される分周信号と前記第２の分周器から出力
される分周信号の位相が一致するように周波数が可変制
御される電圧制御発振器５と、前記位相比較器の信号に
基づいて前記ＰＬＬがロック状態か否かを検出するロッ
ク検出回路７と、前記ロック検出回路から前記ＰＬＬが
ロックはずれ状態を示す検出信号が入力されたときにパ
ルスを発生するパルス発生回路８と、前記パルス発生回
路からのパルスが入力されたときに外部から入力される
基準信号の周波数の種類が複数あり、前記基準信号の周
波数に合った所定の分周比に切り替えるための設定信号
を前記第１の分周器に入力する分周比設定回路９とを備
えたことを特徴とする。 【００１４】 【００１５】 【００１６】本発明の外部基準入力周波数自動切換回路
では、ＰＬＬのロック検出を利用し、ＰＬＬがロックは
ずれ状態を検出したときに、ＰＬＬがロックするまで一
定の時間間隔をおいてＰＬＬの基準信号側の分周器の分
周比を外部基準信号入力端子から入力される外部の基準
信号に合った値に切り換える。これにより、異なる周波
数の基準信号に対して自動的に同期可能となり、ＰＬＬ
への基準周波数のＮ（分周比）倍の関係にない基準周波
数でも動作可能となる。 【００１７】 【発明の実施の形態】図１は本発明による外部基準入力
周波数自動切換回路の実施の形態を示すブロック構成
図、図２は図１における位相比較器とロック検出回路の
具体的回路構成の一例を示す図、図３（ａ）〜（ｆ）は
図２の各部におけるタイムチャートである。 【００１８】外部基準入力周波数自動切換回路（以下、
自動切換回路と略称する）１は、内部にＰＬＬを利用し
た周波数シンセサイザ１２が搭載された機器に採用され
るもので、図１に示すように、第１の分周器２、位相比
較器３、ループフィルタ４、電圧制御発振器５、第２の
分周器６、ロック検出回路７、パルス発生回路８、分周
比設定回路９を備えて構成される。そして、位相比較器
３、ループフィルタ４、電圧制御発振器５、第２の分周
器６の系によりＰＬＬ１１を形成している。 【００１９】第１の分周器２は、例えば複数のフリップ
フロップ回路によるカウンタからなり、外部からの基準
信号Ｓ０が入力される機器本体の背面に設けられた単一
個の外部基準信号入力端子（以下、端子と略称する）１
０に接続されている。この第１の分周器２は、分周比設
定回路９からの後述する設定信号Ｓ８により所定の分周
比に設定される。 【００２０】具体的に、外部からの基準信号Ｓ０の周波
数が１０ＭＨｚと１３ＭＨｚの２種類で、１ＭＨｚの分
周信号を出力する場合、１／１０又は１／１３が第１の
分周器２の分周比として設定される。そして、第１の分
周器２では、外部からの基準信号Ｓ０を設定された分周
比で分周し、この分周信号Ｓ１を位相比較器３の一方の
入力端子に入力している。 【００２１】位相比較器３は、一方の入力端子に第１の
分周器２で分周された分周信号Ｓ１が入力し、他方の入
力端子に第２の分周器６で分周された分周信号Ｓ２が入
力しており、両者の分周信号Ｓ１，Ｓ２の位相比較を行
い、位相差に応じた差信号Ｓ３を出力している。 【００２２】ループフィルタ４は、例えば完全積分２次
フィルタやラグリードフィルタ等の低域フィルタで構成
される。ループフィルタ４では、第１の分周器２で分周
された基準信号Ｓ０と同じ周波数の成分との整数倍の周
波数成分を含むパルスが入力しており、このパルスを積
分して直流にすることにより、位相比較器３からの差信
号Ｓ３に比例した平滑信号Ｓ４に変換して出力してい
る。 【００２３】電圧制御発振器５は、例えば水晶発振器を
発振源とするＶＣＸＯ(voltage controlled crystal os
cillator) で構成される。電圧制御発振器５は、ループ
フィルタ４からの平滑信号Ｓ４により、第２の分周器６
からの分周信号Ｓ１と第１の分周器２からの分周信号Ｓ
２の位相が一致するように、その出力信号Ｓ５の周波数
が可変制御される。 【００２４】第２の分周器６は、第１の分周器２と同様
に、例えば複数のフリップフロップ回路によるカウンタ
からなる。第２の分周器６は、ＰＬＬ１１の基準周波数
の分周信号を出力するように分周比が予め設定されてお
り、電圧制御発振器５からの出力信号Ｓ５を設定された
分周比で分周し、その分周信号Ｓ２を位相比較器３の他
方の入力端子に入力している。 【００２５】ロック検出回路７は、位相比較器３の信号
に基づいてＰＬＬ１１がロックしているか否かを検出
し、その検出信号Ｓ６（Ｓ６ａ又はＳ６ｂ）をパルス発
生回路８に入力している。 【００２６】ここで、位相比較器３のロックの検出動作
に関し、図２の具体的回路構成および図３のタイムチャ
ートに基づいて説明する。 【００２７】図２における位相比較器３は、２つのＤ型
フリップフロップ回路（以下、Ｄ−ＦＦと略称する）Ｄ
−ＦＦ３ａ，Ｄ−ＦＦ３ｂ、ナンド回路３ｃ、減算器３
ｄ、低域フィルタ３ｅ，３ｆを備えて概略構成される。
ナンド回路３ｃは、２つの入力端子の一方の入力端子が
Ｄ−ＦＦ３ａに接続され、他方の入力端子がＤ−ＦＦ３
ｂに接続されており、出力端子がＤ−ＦＦ３ａ，Ｄ−Ｆ
Ｆ３ｂのそれぞれのリセット端子（ＲＥＳ）に接続され
ている。低域フィルタ３ｅは、Ｄ−ＦＦ３ａと減算器３
ｄとの間に接続されている。低域フィルタ３ｆは、Ｄ−
ＦＦ３ｂと減算器３ｄとの間に接続されている。 【００２８】図２におけるロック検出回路７は、オア回
路７ａ、低域フィルタ７ｂを備えて構成される。オア回
路７ａは、２つの入力端子の一方の入力端子がＤ−ＦＦ
３ａのＱ端子に接続され、他方の入力端子がＤ−ＦＦ３
ｂのＱ端子に接続されており、出力端子に低域フィルタ
７ｂが接続されている。 【００２９】図２の回路構成において、今、Ｄ−ＦＦ３
ａとＤ−ＦＦ３ｂのクロック入力端子に対して図３
（ａ），（ｂ）に示すような信号が入力されると、Ｄ−
ＦＦ３ａおよびＤ−ＦＦ３ｂのそれぞれのＱ端子から
は、図３（ｃ），（ｄ）に示すような信号が出力され
る。すなわち、Ｄ−ＦＦ３ｂに入力される信号に対して
Ｄ−ＦＦ３ａに入力される信号の位相が進むと、Ｄ−Ｆ
Ｆ３ａのＱ端子の出力のハイレベルの状態が長くなる。
これに対し、Ｄ−ＦＦ３ａに入力される信号に対してＤ
−ＦＦ３ｂに入力される信号の位相が進むと、Ｄ−ＦＦ
３ｂのＱ端子の出力のハイレベルの状態が長くなる。 【００３０】そして、Ｄ−ＦＦ３ａとＤ−ＦＦ３ｂの出
力がオア回路７ａに入力され、両者の信号の論理和がと
られ（図３（ｅ））、図３（ｆ）に示すように、オア回
路７ａの出力のレベルが予め設定したしきい値以下にな
ると、ＰＬＬ１１がロックした旨の検出信号Ｓ６ａがパ
ルス発生回路８に入力される。これに対し、オア回路７
ａの出力のレベルがしきい値以上であれば、「ロックは
ずれ状態」を示す検出信号Ｓ６ｂがパルス発生回路８に
入力される。 【００３１】パルス発生回路８は、ロック検出回路７か
らの検出信号Ｓ６の状態に応じてパルスＳ７を発生して
いる。すなわち、パルス発生回路８は、ロック検出回路
７から「ロックはずれ状態」を示す検出信号Ｓ６ａが入
力されたときに、ＰＬＬ１１がロックするまで一定の時
間間隔をおいてパルスＳ７を発生している。このパルス
発生回路８が発生するパルスＳ７は、ＰＬＬ１１が十分
ロックできる時間をおいてなされるものである。これに
対し、ロック検出回路７から「ロック状態」を示す検出
信号Ｓ６ｂが入力されたときにはパルスＳ７の発生を停
止している。 【００３２】分周比設定回路９は、パルス発生回路８か
らのパルスＳ７が入力される度に、第１の分周器２の分
周比を可変するための設定信号Ｓ８を第１の分周器２に
出力している。具体的に、外部からの基準信号Ｓ０の周
波数が１０ＭＨｚと１３ＭＨｚの２種類の場合、分周比
設定回路９は、パルス発生回路８からパルスが入力され
る度に、状態が「０」（第１の分周器２の分周比を１／
１０に設定するための信号）から「１」（第１の分周器
２の分周比を１／１３に設定するための信号）、又は
「１」から「０」に切り換えて設定信号Ｓ８を出力する
フリップフロップ回路で構成される。 【００３３】次に、上記のように構成される自動切換回
路１の動作について説明する。ここでは、１０ＭＨｚと
１３ＭＨｚのいずれかの基準信号Ｓ０が外部から第１の
分周器２に入力されるものとしている。 【００３４】今、分周比設定回路９により第１の分周器
２の分周比が１／１０に設定されている状態で、１３Ｍ
Ｈｚの基準信号Ｓ０が外部から端子１０を介して第１の
分周器２に入力されると、この１３ＭＨｚの基準信号Ｓ
０は第１の分周器２により分周比１／１０で分周され、
第１の分周器２から１．３ＭＨｚの分周信号Ｓ１が出力
される。これにより、位相比較器３には、一方の入力端
子に１．３ＭＨｚの分周信号Ｓ１が入力され、他方の入
力端子に１ＭＨｚの分周信号Ｓ２が入力される。この状
態では、両者の信号間に３００ＫＨｚのずれが生ずるた
め、ＰＬＬ１１はロックはずれ状態を継続する。 【００３５】そして、ロックはずれ状態をロック検出回
路７が検出すると、パルス発生回路８は一定間隔でパル
スＳ７を発生する。分周比設定回路９は、パルス発生回
路８からのパルスＳ７を受けると、現在設定されている
分周比１／１０を１／１３に変更するための設定信号
（例えば２ビット信号の場合には「１」）Ｓ８を第１の
分周器２に入力する。第１の分周器２は、分周比設定回
路９から設定信号Ｓ８が入力されると、１／１３が新た
な分周比として設定される。 【００３６】そして、基準入力周波数（ここでは、１Ｍ
Ｈｚ）にあった分周比が設定され、ＰＬＬ１１が正常に
ロックすると、このロック状態をロック検出回路７が検
出し、ロック検出回路７から「ロックはずれ状態」の検
出信号Ｓ６ｂがパルス発生回路８に入力される。これに
より、パルス発生回路８からのパルスの発生が停止し、
基準周波数との自動同期が完了する。 【００３７】なお、分周比設定回路９により第１の分周
器２の分周比が１／１３に設定されている状態で、第１
の分周器２に周波数１０ＭＨｚの基準信号Ｓ０が外部か
ら入力された場合にも、上記と同様の動作により基準周
波数との自動同期が行われる。 【００３８】このように、本実施の形態によれば、従来
のような操作者のスイッチの手動切換操作による煩わし
い操作を行うことなく、簡素な回路構成により、端子１
０から基準信号を入力するだけで自動的に基準入力周波
数を切り換えることができる。しかも、単一個の端子１
０を備えた簡素な回路構成により、ＰＬＬ１１への基準
周波数に対して複数の周波数を動作可能とすることがで
きる。 【００３９】また、第１の分周器２の分周比が複数設定
可能であり、その設定可能な分周比をＭとすると、ＰＬ
Ｌ１１への基準周波数のＭ倍の周波数を基準信号として
動作させることができる。例えばＰＬＬ１１への基準周
波数を１ＭＨｚ、設定可能な分周比を１／１０と１／１
３とすると、１０ＭＨｚと１３ＭＨｚを外部からの基準
信号として使用することが可能となる。これにより、図
４に示す従来の切換回路２１と比較して、ＰＬＬ１１へ
の基準周波数のＮ倍（周波数てい倍数の倍率）の関係に
する事が困難な基準周波数でも自動切換が可能となる。 【００４０】ところで、上記実施の形態では、外部から
第１の分周器２に入力される基準信号が１０ＭＨｚと１
３ＭＨｚの２種類の場合を例にとって説明したが、この
２種類の基準信号に限定されるものではない。例えば分
周比設定回路９を複数のフリップフロップ回路で構成し
て４ビットの信号を出力するようにし、各ビットに対応
して分周比を設定することも可能である。例えば分周比
設定回路９から出力される信号が４ビットの信号であれ
ば、４種類の分周比の中から所望の分周比に設定するこ
とができる。 【００４１】上記本発明によって外部基準信号に同期し
た電圧制御発振器５の出力は、例えばこの信号を基準に
種々の周波数に合成され信号発振器の出力とされたり、
スペクトラムアナライザ等の解析機器のローカル信号源
として利用される。 【００４２】 【発明の効果】以上の説明で明らかなように、本発明に
よれば、従来のように操作者がスイッチの手動切換操作
をする必要がなく、基準信号を入力するだけで自動的に
基準入力周波数を切り換えることができる。 【００４３】また、第１の分周器の分周比が複数設定可
能であり、ＰＬＬへの基準周波数の分周比倍の周波数を
基準信号として動作させることができ、複数の周波数を
外部からの基準信号として使用可能とすることができ
る。

【図面の簡単な説明】 【図１】本発明による自動切換回路の実施の形態を示す
ブロック構成図 【図２】図１における位相比較器とロック検出回路の具
体的回路構成の一例を示す図 【図３】（ａ）〜（ｆ）図２の各部におけるタイムチャ
ート 【図４】従来の外部基準入力周波数自動切換回路の一例
を示す図 【符号の説明】 １…自動切換回路（外部基準入力周波数自動切換回
路）、２…第１の分周器、３…位相比較器、４…ループ
フィルタ、５…電圧制御発振器、６…第２の分周器、７
…ロック検出回路、８…パルス発生回路、９…分周比設
定回路、１０…外部基準信号入力端子、１１…ＰＬＬ、
１２…周波数シンセサイザ。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−112324（ＪＰ，Ａ) 特開 昭58−56535（ＪＰ，Ａ) 特開 平２−301223（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03L 7/06 - 7/14

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】 外部から入力される基準信号の周波数の
   種類が複数あり、その一種類の周波数の基準信号が入力
   される単一個の外部基準信号入力端子（１０）と、電圧
   制御発振器（５）を有し、その発振周波数を前記外部基
   準信号入力端子から入力される基準信号に同期するため
   のＰＬＬ（１１）と、内部に前記ＰＬＬの出力を利用し
   た周波数シンセサイザ（１２）とを備えた測定器の外部
   基準入力周波数自動切換回路（１）であって、 前記基準信号の入力周波数に対応して複数の分周比が設
   定可能とされ、前記外部基準信号入力端子から入力され
   る前記基準信号を設定された分周比で分周する第１の分
   周器（２）と、 前記ＰＬＬの出力周波数を入力して前記第１の分周器の
   出力周波数と比較するための周波数を出力するように分
   周比が設定された第２の分周器（６）と、 前記第１の分周器からの分周信号と前記第２の分周器か
   らの分周信号との位相を比較してその位相差に応じた差
   信号を出力する位相比較器（３）と、 前記位相比較器からの差信号をその差信号に比例した平
   滑信号に変換して出力するループフィルタ（４）と、 前記ループフィルタからの平滑信号により前記第１の分
   周器から出力される分周信号と前記第２の分周器から出
   力される分周信号の位相が一致するように周波数が可変
   制御される電圧制御発振器（５）と、 前記位相比較器の信号に基づいて前記ＰＬＬがロック状
   態か否かを検出するロック検出回路（７）と、 前記ロック検出回路から前記ＰＬＬがロックはずれ状態
   を示す検出信号が入力されたときにパルスを発生するパ
   ルス発生回路（８）と、 前記パルス発生回路からのパルスが入力されたときに外
   部から入力される基準信号の周波数の種類が複数あり、
   前記基準信号の周波数に合った所定の分周比に切り替え
   るための設定信号を前記第１の分周器に入力する分周比
   設定回路（９）とを備えたことを特徴とする外部基準入
   力周波数自動切換回路。