JPH1022827A - アナログ/ディジタル変換装置 - Google Patents
アナログ/ディジタル変換装置Info
- Publication number
- JPH1022827A JPH1022827A JP8176082A JP17608296A JPH1022827A JP H1022827 A JPH1022827 A JP H1022827A JP 8176082 A JP8176082 A JP 8176082A JP 17608296 A JP17608296 A JP 17608296A JP H1022827 A JPH1022827 A JP H1022827A
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- JP
- Japan
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- clock
- frequency
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- analog
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- Analogue/Digital Conversion (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 周波数精度の良いクロックを生成することが
でき、しかも、製品のコストダウンを図ることができる
アナログ/ディジタル変換装置を提供する。 【構成】 アナログオーディオ信号Aを、A/D変換回
路1においてデジタル信号Dに変換する。この際、サン
プリングは水晶発振器21の安定した第1クロックCL
K1を用いて行う。そして、A/D変換回路1からのデ
ジタル信号Dを、第1クロックCLK1のタイミングで
レート変換器6に入力する。しかる後、レート変換器6
において、第1クロックCLK1に同期した電圧制御発
振器50からの第2クロックCLK2により、デジタル
信号Dのサンプリングレートを変換して出力する。
でき、しかも、製品のコストダウンを図ることができる
アナログ/ディジタル変換装置を提供する。 【構成】 アナログオーディオ信号Aを、A/D変換回
路1においてデジタル信号Dに変換する。この際、サン
プリングは水晶発振器21の安定した第1クロックCL
K1を用いて行う。そして、A/D変換回路1からのデ
ジタル信号Dを、第1クロックCLK1のタイミングで
レート変換器6に入力する。しかる後、レート変換器6
において、第1クロックCLK1に同期した電圧制御発
振器50からの第2クロックCLK2により、デジタル
信号Dのサンプリングレートを変換して出力する。
Description
【0001】
【発明の属する技術分野】本発明は、複数のサンプリン
グ周波数に対応したアナログ/ディジタル(以下、「A
/D」と記す)変換装置に関するものである。
グ周波数に対応したアナログ/ディジタル(以下、「A
/D」と記す)変換装置に関するものである。
【0002】
【従来の技術】従来、この種のA/D変換装置として
は、例えば、図3に示す技術がある。このA/D変換装
置は、48KHz,44.1KHz,及び32KHzの
3つのサンプリング周波数に対応しており、A/D変換
回路1と、CPU9に制御される電圧制御水晶発振部2
及び位相同期ループ部3とを具備している。
は、例えば、図3に示す技術がある。このA/D変換装
置は、48KHz,44.1KHz,及び32KHzの
3つのサンプリング周波数に対応しており、A/D変換
回路1と、CPU9に制御される電圧制御水晶発振部2
及び位相同期ループ部3とを具備している。
【0003】A/D変換回路1は、入力されたアナログ
オーディオ信号Aをデジタル信号Dに変換する回路で、
サンプリング用のクロックCLKが、電圧制御水晶発振
部2から供給されるようになっている。電圧制御水晶発
振部2は、48KHzの512倍のクロックCLKを発
振する水晶発振器21と、44.1KHzの512倍の
クロックCLKを発振する水晶発振器22と、32KH
zの512倍のクロックCLKを発振する水晶発振器2
3とを有しており、スイッチSWの切換によって、いず
れかの周波数のクロックCLKが選択される。
オーディオ信号Aをデジタル信号Dに変換する回路で、
サンプリング用のクロックCLKが、電圧制御水晶発振
部2から供給されるようになっている。電圧制御水晶発
振部2は、48KHzの512倍のクロックCLKを発
振する水晶発振器21と、44.1KHzの512倍の
クロックCLKを発振する水晶発振器22と、32KH
zの512倍のクロックCLKを発振する水晶発振器2
3とを有しており、スイッチSWの切換によって、いず
れかの周波数のクロックCLKが選択される。
【0004】位相同期ループ部3は、電圧制御水晶発振
部2からのクロックCLKと、入力されるリファレンス
ビデオ信号に同期した27MHzのクロックRCとの位
相を比較する部分であり、分周器31,32と位相比較
器33とローパスフィルター34(図中、「LPF」と
記す)34とを有している。これにより、電圧制御水晶
発振部2からのクロックCLKが分周器31において、
1/M(但し、M=整数)に分周され、RCが分周器3
2において1/N(但し、N=整数)に分周されて、そ
れぞれが位相比較器33に入力される。そして、位相比
較器33の出力が、ローパスフィルター34において位
相電圧変換され、電圧制御水晶発振部2の水晶発振器2
1〜23に入力されて、同期ループが形成される。
部2からのクロックCLKと、入力されるリファレンス
ビデオ信号に同期した27MHzのクロックRCとの位
相を比較する部分であり、分周器31,32と位相比較
器33とローパスフィルター34(図中、「LPF」と
記す)34とを有している。これにより、電圧制御水晶
発振部2からのクロックCLKが分周器31において、
1/M(但し、M=整数)に分周され、RCが分周器3
2において1/N(但し、N=整数)に分周されて、そ
れぞれが位相比較器33に入力される。そして、位相比
較器33の出力が、ローパスフィルター34において位
相電圧変換され、電圧制御水晶発振部2の水晶発振器2
1〜23に入力されて、同期ループが形成される。
【0005】CPU9は、電圧制御水晶発振部2のスイ
ッチSWや位相同期ループ部3の分周器31,32を制
御するものであり、サンプリング周波数に応じてスイッ
チSWを切り換えると共に、上記「N」,「M」の値を
設定する。具体的には、水晶発振器21を選択した場合
には、(N,M)を(1125,1024)に設定し
て、24KHzのクロックを位相比較器33に入力す
る。また、水晶発振器22を選択した場合には、(N,
M)を(1875,1568)に設定して、14.4K
Hzのクロックを位相比較器33に入力する。さらに、
水晶発振器23を選択した場合には、(N,M)を(3
375,2048)に設定して、8KHzのクロックを
位相比較器33に入力する。
ッチSWや位相同期ループ部3の分周器31,32を制
御するものであり、サンプリング周波数に応じてスイッ
チSWを切り換えると共に、上記「N」,「M」の値を
設定する。具体的には、水晶発振器21を選択した場合
には、(N,M)を(1125,1024)に設定し
て、24KHzのクロックを位相比較器33に入力す
る。また、水晶発振器22を選択した場合には、(N,
M)を(1875,1568)に設定して、14.4K
Hzのクロックを位相比較器33に入力する。さらに、
水晶発振器23を選択した場合には、(N,M)を(3
375,2048)に設定して、8KHzのクロックを
位相比較器33に入力する。
【0006】図4は、入力リファレンスビデオ信号に同
期した27MHzのクロックRCを生成する回路を示
す。図4において、符号RVは入力リファレンスビデオ
信号であり、この入力リファレンスビデオ信号RVは、
同期分離回路100に入力され、この同期分離回路10
0で分離された水平同期信号が位相比較器101に供給
される。また、符号102は電圧制御水晶発振器であ
り、27MHzのクロックRCを図3の分周器32と図
4の分周器104とに出力する。クロックRCは、分周
器104において、1/J(但し、J=整数)に分周さ
れた後、位相比較器101に供給され、位相比較器10
1からの出力がローパスフィルター105に入力され
る。これにより、ローパスフィルター105において、
位相電圧変換された信号が電圧制御水晶発振器102に
入力されて、同期ループが形成される。なお、分周器1
04における「J」の設定は、CPU9によってなさ
れ、しかも、「J」が入力リファレンスビデオ信号RV
の方式に応じて設定される。具体的には、525方式の
場合には、「J」を「1716」に設定して、15.7
34KHzのクロックを位相比較器101に供給する。
また、625方式の場合には、「J」を「1728」に
設定して、15.625KHzのクロックを位相比較器
101に供給するようになっている。
期した27MHzのクロックRCを生成する回路を示
す。図4において、符号RVは入力リファレンスビデオ
信号であり、この入力リファレンスビデオ信号RVは、
同期分離回路100に入力され、この同期分離回路10
0で分離された水平同期信号が位相比較器101に供給
される。また、符号102は電圧制御水晶発振器であ
り、27MHzのクロックRCを図3の分周器32と図
4の分周器104とに出力する。クロックRCは、分周
器104において、1/J(但し、J=整数)に分周さ
れた後、位相比較器101に供給され、位相比較器10
1からの出力がローパスフィルター105に入力され
る。これにより、ローパスフィルター105において、
位相電圧変換された信号が電圧制御水晶発振器102に
入力されて、同期ループが形成される。なお、分周器1
04における「J」の設定は、CPU9によってなさ
れ、しかも、「J」が入力リファレンスビデオ信号RV
の方式に応じて設定される。具体的には、525方式の
場合には、「J」を「1716」に設定して、15.7
34KHzのクロックを位相比較器101に供給する。
また、625方式の場合には、「J」を「1728」に
設定して、15.625KHzのクロックを位相比較器
101に供給するようになっている。
【0007】
【発明が解決しようとする課題】しかし、上記した従来
のA/D変換装置では、次のような問題がある。A/D
変換装置では、A/D変換回路1に供給されるクロック
CLKの特性がこのA/D変換回路1のA/D変換性能
に大きな影響を与える。したがって、クロックCLKと
して周波数精度が良く且つジッター成分がないクロック
CLKを、A/D変換回路1に供給する必要がある。し
かしながら、従来のA/D変換装置では、電圧制御水晶
発振部2に3つの水晶発振器21〜23を設け、これら
水晶発振器21〜23が発振しているクロックCLKの
いずれかを選択する構成であるので、3つの水晶発振器
21〜23から発振されているクロックCLKが互いに
干渉し、周波数精度の悪いクロックCLKがA/D変換
回路1に供給されてしまう。さらに、高価な3つの水晶
発振器21〜23を用いているため、製品コストが高く
つく。
のA/D変換装置では、次のような問題がある。A/D
変換装置では、A/D変換回路1に供給されるクロック
CLKの特性がこのA/D変換回路1のA/D変換性能
に大きな影響を与える。したがって、クロックCLKと
して周波数精度が良く且つジッター成分がないクロック
CLKを、A/D変換回路1に供給する必要がある。し
かしながら、従来のA/D変換装置では、電圧制御水晶
発振部2に3つの水晶発振器21〜23を設け、これら
水晶発振器21〜23が発振しているクロックCLKの
いずれかを選択する構成であるので、3つの水晶発振器
21〜23から発振されているクロックCLKが互いに
干渉し、周波数精度の悪いクロックCLKがA/D変換
回路1に供給されてしまう。さらに、高価な3つの水晶
発振器21〜23を用いているため、製品コストが高く
つく。
【0008】本発明は上述した課題を解決するためにな
されたもので、周波数精度の良いクロックを生成するこ
とができ、しかも、製品のコストダウンを図ることがで
きるアナログ/ディジタル変換装置を提供することを目
的としている。
されたもので、周波数精度の良いクロックを生成するこ
とができ、しかも、製品のコストダウンを図ることがで
きるアナログ/ディジタル変換装置を提供することを目
的としている。
【0009】
【課題を解決するための手段】上記課題を解決するため
に、本発明のA/D変換装置は、特定の周波数を有した
第1クロックを発生する第1クロック発生部と、上記第
1クロックの周波数をサンプリング周波数として、アナ
ログ信号をデジタル信号に変換するA/D変換部と、上
記第1クロックと同期させて、周波数が異なる複数の第
2クロックを発生することができる第2クロック発生部
と、上記A/D変換部からのデジタル信号を上記第1ク
ロックのタイミングで入力し、上記第2クロックのタイ
ミングで出力するレート変換部とを具備する構成とし
た。
に、本発明のA/D変換装置は、特定の周波数を有した
第1クロックを発生する第1クロック発生部と、上記第
1クロックの周波数をサンプリング周波数として、アナ
ログ信号をデジタル信号に変換するA/D変換部と、上
記第1クロックと同期させて、周波数が異なる複数の第
2クロックを発生することができる第2クロック発生部
と、上記A/D変換部からのデジタル信号を上記第1ク
ロックのタイミングで入力し、上記第2クロックのタイ
ミングで出力するレート変換部とを具備する構成とし
た。
【0010】本発明によれば、第1クロック発生部が発
生した第1クロックの周波数をサンプリング周波数とし
て、A/D変換部がアナログ信号をデジタル信号に変換
する。そして、このデジタル信号は、レート変換部にお
いて、第1クロックのタイミングで入力され、第2クロ
ック発生部が発生した第2クロックのタイミングで出力
される。
生した第1クロックの周波数をサンプリング周波数とし
て、A/D変換部がアナログ信号をデジタル信号に変換
する。そして、このデジタル信号は、レート変換部にお
いて、第1クロックのタイミングで入力され、第2クロ
ック発生部が発生した第2クロックのタイミングで出力
される。
【0011】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。 (第1の実施形態)図1は、本発明の第1の実施形態に
係るA/D変換装置を示すブロック図である。なお、理
解を容易にするため、図3に示した要素と同一要素につ
いては同一符号を付して説明する。図1に示すように、
このA/D変換装置は、A/D変換部としてのA/D変
換回路1と、第1クロック発生部としての位相同期ルー
プ部3及び電圧制御水晶発振部4と、第2クロック発生
部としての位相同期ループ部5と、レート変換部として
のレート変換器6と、CPU7とを具備している。
て図面を参照して説明する。 (第1の実施形態)図1は、本発明の第1の実施形態に
係るA/D変換装置を示すブロック図である。なお、理
解を容易にするため、図3に示した要素と同一要素につ
いては同一符号を付して説明する。図1に示すように、
このA/D変換装置は、A/D変換部としてのA/D変
換回路1と、第1クロック発生部としての位相同期ルー
プ部3及び電圧制御水晶発振部4と、第2クロック発生
部としての位相同期ループ部5と、レート変換部として
のレート変換器6と、CPU7とを具備している。
【0012】A/D変換回路1は、アナログオーディオ
信号Aをデジタル信号Dに変換する回路であり、電圧制
御水晶発振部4からの第1クロックCLK1の周波数を
サンプリング周波数としている。
信号Aをデジタル信号Dに変換する回路であり、電圧制
御水晶発振部4からの第1クロックCLK1の周波数を
サンプリング周波数としている。
【0013】電圧制御水晶発振部4は、特定の周波数を
有した第1クロックを発生する部分であり、水晶発振器
21のみで構成されている。これにより、最大周波数4
8KHzの512倍の第1クロックCLK1が水晶発振
器21からA/D変換回路1と位相同期ループ部3と位
相同期ループ部5とに入力される。位相同期ループ部3
は、図3に示したものと同一構成であるが、分周器31
の分周比が1/1024に設定され、分周器32の分周
比が1/1125に設定されている。これにより、電圧
制御水晶発振部4からの第1クロックCLK1が、分周
器31において1/1024に分周され、24KHzの
クロックとなって位相比較器33に入力される。また、
入力リファレンスビデオ信号RV(図4参照)に同期し
た27MHzのクロックRCが分周器32において1/
1125に分周され、24KHzのクロックとなって位
相比較器33に入力される。そして、位相比較器33の
出力が、ローパスフィルター34において位相電圧変換
され、電圧制御水晶発振部4に入力されて、同期ループ
が形成される。
有した第1クロックを発生する部分であり、水晶発振器
21のみで構成されている。これにより、最大周波数4
8KHzの512倍の第1クロックCLK1が水晶発振
器21からA/D変換回路1と位相同期ループ部3と位
相同期ループ部5とに入力される。位相同期ループ部3
は、図3に示したものと同一構成であるが、分周器31
の分周比が1/1024に設定され、分周器32の分周
比が1/1125に設定されている。これにより、電圧
制御水晶発振部4からの第1クロックCLK1が、分周
器31において1/1024に分周され、24KHzの
クロックとなって位相比較器33に入力される。また、
入力リファレンスビデオ信号RV(図4参照)に同期し
た27MHzのクロックRCが分周器32において1/
1125に分周され、24KHzのクロックとなって位
相比較器33に入力される。そして、位相比較器33の
出力が、ローパスフィルター34において位相電圧変換
され、電圧制御水晶発振部4に入力されて、同期ループ
が形成される。
【0014】位相同期ループ部5は、第1クロックCL
K1と同期して、周波数が異なる複数の第2クロックC
LK2を発生することができる部分であり、電圧制御発
振器50と分周器51,52と位相比較器53とローパ
スフィルター54とを有している。
K1と同期して、周波数が異なる複数の第2クロックC
LK2を発生することができる部分であり、電圧制御発
振器50と分周器51,52と位相比較器53とローパ
スフィルター54とを有している。
【0015】電圧制御発振器50は、ロックレンジの広
い発振器であり、水晶を用いていない。分周器51,5
2と位相比較器53とローパスフィルター54とは、位
相同期ループ部を構成し、電圧制御発振器50からの第
2クロックCLK2と、水晶発振器21からの第1クロ
ックCLK1との位相を比較して、これらの同期をとる
ようになっている。以下、48KHzの周波数を512
倍した周波数の第2クロックCLK2を単に「48KH
zの第2クロックCLK2」といい、44.1KHzの
周波数を512倍した周波数の第2クロックCLK2を
単に「44.1KHzの第2クロックCLK2」とい
い、32KHzの周波数を512倍した周波数の第2ク
ロックCLK2を単に「32KHzの第2クロックCL
K2」という。分周器51は、電圧制御発振器50から
の第2クロックCLK2を1/K(但し、K=整数)に
分周して、位相比較器53に入力する機器であり、分周
器52は、水晶発振器21からの第1クロックCLK1
を1/L(但し、L=整数)に分周して、位相比較器5
3に入力する機器である。これらの分周比1/K,1/
Lは、電圧制御発振器50から出力される第2クロック
CLK2の周波数に応じて、CPU7により設定され
る。具体的には、(K,L)が(1,1)に設定される
と、24.576MHzのクロックが分周器51,52
から位相比較器33に入力されて、位相比較器53の出
力が、ローパスフィルター54において位相電圧変換さ
れ、電圧制御発振器50に入力されて、同期ループが形
成される。これにより、電圧制御発振器50から48K
Hzの第2クロックCLK2が出力される。また、
(K,L)が(147,160)に設定されると、0.
1536MHzのクロックが分周器51,52から位相
比較器33に入力されて、電圧制御発振器50から4
4.1KHzの第2クロックCLK2が出力される。さ
らに、(K,L)が(2,3)に設定されると、8.1
92MHzのクロックが分周器51,52から位相比較
器33に入力されて、電圧制御発振器50から32KH
zの第2クロックCLK2が出力される。
い発振器であり、水晶を用いていない。分周器51,5
2と位相比較器53とローパスフィルター54とは、位
相同期ループ部を構成し、電圧制御発振器50からの第
2クロックCLK2と、水晶発振器21からの第1クロ
ックCLK1との位相を比較して、これらの同期をとる
ようになっている。以下、48KHzの周波数を512
倍した周波数の第2クロックCLK2を単に「48KH
zの第2クロックCLK2」といい、44.1KHzの
周波数を512倍した周波数の第2クロックCLK2を
単に「44.1KHzの第2クロックCLK2」とい
い、32KHzの周波数を512倍した周波数の第2ク
ロックCLK2を単に「32KHzの第2クロックCL
K2」という。分周器51は、電圧制御発振器50から
の第2クロックCLK2を1/K(但し、K=整数)に
分周して、位相比較器53に入力する機器であり、分周
器52は、水晶発振器21からの第1クロックCLK1
を1/L(但し、L=整数)に分周して、位相比較器5
3に入力する機器である。これらの分周比1/K,1/
Lは、電圧制御発振器50から出力される第2クロック
CLK2の周波数に応じて、CPU7により設定され
る。具体的には、(K,L)が(1,1)に設定される
と、24.576MHzのクロックが分周器51,52
から位相比較器33に入力されて、位相比較器53の出
力が、ローパスフィルター54において位相電圧変換さ
れ、電圧制御発振器50に入力されて、同期ループが形
成される。これにより、電圧制御発振器50から48K
Hzの第2クロックCLK2が出力される。また、
(K,L)が(147,160)に設定されると、0.
1536MHzのクロックが分周器51,52から位相
比較器33に入力されて、電圧制御発振器50から4
4.1KHzの第2クロックCLK2が出力される。さ
らに、(K,L)が(2,3)に設定されると、8.1
92MHzのクロックが分周器51,52から位相比較
器33に入力されて、電圧制御発振器50から32KH
zの第2クロックCLK2が出力される。
【0016】レート変換器6は、A/D変換回路1から
のデジタル信号Dを水晶発振器21からの第1クロック
CLK1のタイミングで入力し、CPU7の制御によっ
て、周知のレート変換を行い、電圧制御発振器50から
の第2クロックCLK2のタイミングでデジタル信号D
を出力する機器である。
のデジタル信号Dを水晶発振器21からの第1クロック
CLK1のタイミングで入力し、CPU7の制御によっ
て、周知のレート変換を行い、電圧制御発振器50から
の第2クロックCLK2のタイミングでデジタル信号D
を出力する機器である。
【0017】次に、本実施形態のA/D変換装置が示す
動作について説明する。水晶発振器21から第1クロッ
クCLK1が発振され、位相同期ループ部3に入力され
ると、同期ループが形成される。これにより、第1クロ
ックCLK1がクロックRCと同期して、フェーズロッ
クがかかり、48KHzの第1クロックCLK1がA/
D変換回路1と位相同期ループ部5とレート変換器6と
に出力される。第1クロックCLK1がA/D変換回路
1に入力されると、この第1クロックCLK1の周波数
をサンプリング周波数として、アナログオーディオ信号
Aがデジタル信号Dに変換される。一方、第1クロック
CLK1が位相同期ループ部5の分周器52に入力され
ると、第1クロックCLK1が分周器52で1/Lに分
周されて、位相比較器53に出力される。また、電圧制
御発振器50からの第2クロックCLK2は分周器51
で1/Mに分周されて位相比較器53に出力される。こ
れにより、位相比較器53の出力がローパスフィルター
54を介して電圧制御発振器50に入力され、同期ルー
プが形成される。この結果、第2クロックCLK2が第
1クロックCLK1に同期して、フェーズロックがかか
り、分周比1/M,1/Lに対応した周波数の第2クロ
ックCLK2が電圧制御発振器50から出力されるよう
になる。すなわち、CPU7の制御によって、(K,
L)を、(1,1),(147,160),(2,3)
のいずれかに設定すると、それぞれに対応して、48K
Hz,44.1KHz,32KHzの第2クロックCL
K2が出力される。
動作について説明する。水晶発振器21から第1クロッ
クCLK1が発振され、位相同期ループ部3に入力され
ると、同期ループが形成される。これにより、第1クロ
ックCLK1がクロックRCと同期して、フェーズロッ
クがかかり、48KHzの第1クロックCLK1がA/
D変換回路1と位相同期ループ部5とレート変換器6と
に出力される。第1クロックCLK1がA/D変換回路
1に入力されると、この第1クロックCLK1の周波数
をサンプリング周波数として、アナログオーディオ信号
Aがデジタル信号Dに変換される。一方、第1クロック
CLK1が位相同期ループ部5の分周器52に入力され
ると、第1クロックCLK1が分周器52で1/Lに分
周されて、位相比較器53に出力される。また、電圧制
御発振器50からの第2クロックCLK2は分周器51
で1/Mに分周されて位相比較器53に出力される。こ
れにより、位相比較器53の出力がローパスフィルター
54を介して電圧制御発振器50に入力され、同期ルー
プが形成される。この結果、第2クロックCLK2が第
1クロックCLK1に同期して、フェーズロックがかか
り、分周比1/M,1/Lに対応した周波数の第2クロ
ックCLK2が電圧制御発振器50から出力されるよう
になる。すなわち、CPU7の制御によって、(K,
L)を、(1,1),(147,160),(2,3)
のいずれかに設定すると、それぞれに対応して、48K
Hz,44.1KHz,32KHzの第2クロックCL
K2が出力される。
【0018】このような第2クロックCLK2と第1ク
ロックCLK1はレート変換器6に入力される。これに
より、CPU7で制御されたレート変換器6が、A/D
変換回路1からのデジタル信号Dを第1クロックCLK
1のタイミングで入力し、第2クロックCLK2のタイ
ミングで出力する。すなわち、44.1KHzの第2ク
ロックCLK2がレート変換器6に入力されている場合
には、48KHz×512のサンプルレートを有したデ
ジタル信号Dが、44.1KHz×512のサンプルレ
ートに変換されてレート変換器6から出力される。
ロックCLK1はレート変換器6に入力される。これに
より、CPU7で制御されたレート変換器6が、A/D
変換回路1からのデジタル信号Dを第1クロックCLK
1のタイミングで入力し、第2クロックCLK2のタイ
ミングで出力する。すなわち、44.1KHzの第2ク
ロックCLK2がレート変換器6に入力されている場合
には、48KHz×512のサンプルレートを有したデ
ジタル信号Dが、44.1KHz×512のサンプルレ
ートに変換されてレート変換器6から出力される。
【0019】このように、本実施形態のA/D変換装置
によれば、A/D変換回路1にサンプリング周波数のク
ロックを供給する発振器が、たった1つの水晶発振器2
1のみであるので、水晶発振器21からA/D変換回路
1に供給される第1クロックCLK1は、他の発振器か
らの干渉を受けない。この結果、第1クロックCLK1
が、高い周波数精度を有し、且つ、干渉によるジッター
成分を含まないので、A/D変換回路1において安定し
た高精度のA/D変換を達成することができる。また、
電圧制御発振器50からの第2クロックCLK2を第1
クロックCLK1に同期させ、周波数比を一定にして、
レート変換を行う構成となっているので、電圧制御発振
器50として、水晶発振器のような高精度かつ高価なも
のを用いなくとも済む。すなわち、本実施形態のA/D
変換装置では、たった1つの水晶発振器21と安価な電
圧制御発振器50とを発振器として用いることができる
ので、製品のコストダウンを図ることができる。
によれば、A/D変換回路1にサンプリング周波数のク
ロックを供給する発振器が、たった1つの水晶発振器2
1のみであるので、水晶発振器21からA/D変換回路
1に供給される第1クロックCLK1は、他の発振器か
らの干渉を受けない。この結果、第1クロックCLK1
が、高い周波数精度を有し、且つ、干渉によるジッター
成分を含まないので、A/D変換回路1において安定し
た高精度のA/D変換を達成することができる。また、
電圧制御発振器50からの第2クロックCLK2を第1
クロックCLK1に同期させ、周波数比を一定にして、
レート変換を行う構成となっているので、電圧制御発振
器50として、水晶発振器のような高精度かつ高価なも
のを用いなくとも済む。すなわち、本実施形態のA/D
変換装置では、たった1つの水晶発振器21と安価な電
圧制御発振器50とを発振器として用いることができる
ので、製品のコストダウンを図ることができる。
【0020】(第2の実施形態)図2は、本発明の第2
の実施形態に係るA/D変換装置を示すブロック図であ
る。なお、図1に示した要素と同一要素については、同
一符号を付して説明する。本実施形態のA/D変換装置
は、レート変換器6を設けずに、レート変換をCPUで
行う構成とした点が、上記第1の実施形態のA/D変換
装置と異なる。
の実施形態に係るA/D変換装置を示すブロック図であ
る。なお、図1に示した要素と同一要素については、同
一符号を付して説明する。本実施形態のA/D変換装置
は、レート変換器6を設けずに、レート変換をCPUで
行う構成とした点が、上記第1の実施形態のA/D変換
装置と異なる。
【0021】図2において、符号8がCPUであり、こ
のCPU8の入力側は、インターフェース81(図中、
「I/F」と記す)を介してA/D変換回路1の出力側
に接続され、CPU8の出力側には、インターフェース
82が接続されている。インターフェース81は、デジ
タル信号Dを第1クロックCLK1のタイミングで読み
込み、CPU8のクロックに乗せてCPU8に出力する
ポートである。CPU8は、A/D変換部を機能ブロッ
クとして有している。このCPU8は、インターフェー
ス81から取り込んだデジタル信号Dをソフトウエア処
理によりレート変換して、インターフェース82に出力
するものである。インターフェース82は、このCPU
8でレート変換されたデジタル信号Dを第2クロックC
LK2に乗せて出力するポートである。その他の構成,
作用効果は上記第1の実施形態と同様であるので、その
記載は省略する。
のCPU8の入力側は、インターフェース81(図中、
「I/F」と記す)を介してA/D変換回路1の出力側
に接続され、CPU8の出力側には、インターフェース
82が接続されている。インターフェース81は、デジ
タル信号Dを第1クロックCLK1のタイミングで読み
込み、CPU8のクロックに乗せてCPU8に出力する
ポートである。CPU8は、A/D変換部を機能ブロッ
クとして有している。このCPU8は、インターフェー
ス81から取り込んだデジタル信号Dをソフトウエア処
理によりレート変換して、インターフェース82に出力
するものである。インターフェース82は、このCPU
8でレート変換されたデジタル信号Dを第2クロックC
LK2に乗せて出力するポートである。その他の構成,
作用効果は上記第1の実施形態と同様であるので、その
記載は省略する。
【0022】
【発明の効果】以上詳しく説明したように、本発明のA
/D変換装置によれば、A/D変換部にサンプリング周
波数のクロックを供給する発振部が、1つの第1クロッ
ク発生部のみであるので、第1クロック発生部からA/
D変換部に供給される第1クロックは、他の発振器から
の干渉を受けない。この結果、第1クロックが、高い周
波数精度を有し、且つ、干渉によるジッター成分を含ま
ないので、A/D変換部において安定した高精度のA/
D変換を達成することができるという効果がある。ま
た、第2クロック発生部からの第2クロックを第1クロ
ックに同期させて、レート変換を行う構成となっている
ので、第2クロック発生部として、水晶発振器のような
高精度かつ高価なものを用いなくとも済み、製品のコス
トダウンを図ることができるという効果もある。
/D変換装置によれば、A/D変換部にサンプリング周
波数のクロックを供給する発振部が、1つの第1クロッ
ク発生部のみであるので、第1クロック発生部からA/
D変換部に供給される第1クロックは、他の発振器から
の干渉を受けない。この結果、第1クロックが、高い周
波数精度を有し、且つ、干渉によるジッター成分を含ま
ないので、A/D変換部において安定した高精度のA/
D変換を達成することができるという効果がある。ま
た、第2クロック発生部からの第2クロックを第1クロ
ックに同期させて、レート変換を行う構成となっている
ので、第2クロック発生部として、水晶発振器のような
高精度かつ高価なものを用いなくとも済み、製品のコス
トダウンを図ることができるという効果もある。
【図1】本発明の第1の実施形態に係るA/D変換装置
を示すブロック図である。
を示すブロック図である。
【図2】本発明の第2の実施形態に係るA/D変換装置
を示すブロック図である。
を示すブロック図である。
【図3】従来例に係るA/D変換装置を示すブロック図
である。
である。
【図4】入力リファレンスビデオ信号に同期したクロッ
クを生成する回路のブロック図である。
クを生成する回路のブロック図である。
1・・・A/D変換回路、 3・・・位相同期ループ
部、 5・・・位相同期ループ部、 6・・・レート変
換器、 7・・・CPU、 21・・・水晶発振器、
50・・・電圧制御発振器、 A・・・アナログオーデ
ィオ信号、 CLK1・・・第1クロック、 CLK2
・・・第2クロック、 D・・・デジタル信号。
部、 5・・・位相同期ループ部、 6・・・レート変
換器、 7・・・CPU、 21・・・水晶発振器、
50・・・電圧制御発振器、 A・・・アナログオーデ
ィオ信号、 CLK1・・・第1クロック、 CLK2
・・・第2クロック、 D・・・デジタル信号。
Claims (1)
- 【請求項1】 特定の周波数を有した第1クロックを発
生する第1クロック発生部と、 上記第1クロックの周波数をサンプリング周波数とし
て、アナログ信号をデジタル信号に変換するアナログ/
ディジタル変換部と、 上記第1クロックと同期させて、周波数が異なる複数の
第2クロックを発生することができる第2クロック発生
部と、 上記アナログ/ディジタル変換部からのデジタル信号を
上記第1クロックのタイミングで入力し、上記第2クロ
ックのタイミングで出力するレート変換部と、 を具備することを特徴とするアナログ/ディジタル変換
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8176082A JPH1022827A (ja) | 1996-07-05 | 1996-07-05 | アナログ/ディジタル変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8176082A JPH1022827A (ja) | 1996-07-05 | 1996-07-05 | アナログ/ディジタル変換装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1022827A true JPH1022827A (ja) | 1998-01-23 |
Family
ID=16007412
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8176082A Pending JPH1022827A (ja) | 1996-07-05 | 1996-07-05 | アナログ/ディジタル変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1022827A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6424282B1 (en) | 2001-03-09 | 2002-07-23 | Sony Corporation | Method and apparatus for noise compensation in digital to analog converters |
-
1996
- 1996-07-05 JP JP8176082A patent/JPH1022827A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6424282B1 (en) | 2001-03-09 | 2002-07-23 | Sony Corporation | Method and apparatus for noise compensation in digital to analog converters |
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