JPH1022827A - アナログ／ディジタル変換装置 - Google Patents

Abstract

(57)【要約】 【目的】 周波数精度の良いクロックを生成することが
でき、しかも、製品のコストダウンを図ることができる
アナログ／ディジタル変換装置を提供する。 【構成】 アナログオーディオ信号Ａを、Ａ／Ｄ変換回
路１においてデジタル信号Ｄに変換する。この際、サン
プリングは水晶発振器２１の安定した第１クロックＣＬ
Ｋ１を用いて行う。そして、Ａ／Ｄ変換回路１からのデ
ジタル信号Ｄを、第１クロックＣＬＫ１のタイミングで
レート変換器６に入力する。しかる後、レート変換器６
において、第１クロックＣＬＫ１に同期した電圧制御発
振器５０からの第２クロックＣＬＫ２により、デジタル
信号Ｄのサンプリングレートを変換して出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のサンプリン
グ周波数に対応したアナログ／ディジタル（以下、「Ａ
／Ｄ」と記す）変換装置に関するものである。

【０００２】

【従来の技術】従来、この種のＡ／Ｄ変換装置として
は、例えば、図３に示す技術がある。このＡ／Ｄ変換装
置は、４８ＫＨｚ，４４．１ＫＨｚ，及び３２ＫＨｚの
３つのサンプリング周波数に対応しており、Ａ／Ｄ変換
回路１と、ＣＰＵ９に制御される電圧制御水晶発振部２
及び位相同期ループ部３とを具備している。

【０００３】Ａ／Ｄ変換回路１は、入力されたアナログ
オーディオ信号Ａをデジタル信号Ｄに変換する回路で、
サンプリング用のクロックＣＬＫが、電圧制御水晶発振
部２から供給されるようになっている。電圧制御水晶発
振部２は、４８ＫＨｚの５１２倍のクロックＣＬＫを発
振する水晶発振器２１と、４４．１ＫＨｚの５１２倍の
クロックＣＬＫを発振する水晶発振器２２と、３２ＫＨ
ｚの５１２倍のクロックＣＬＫを発振する水晶発振器２
３とを有しており、スイッチＳＷの切換によって、いず
れかの周波数のクロックＣＬＫが選択される。

【０００４】位相同期ループ部３は、電圧制御水晶発振
部２からのクロックＣＬＫと、入力されるリファレンス
ビデオ信号に同期した２７ＭＨｚのクロックＲＣとの位
相を比較する部分であり、分周器３１，３２と位相比較
器３３とローパスフィルター３４（図中、「ＬＰＦ」と
記す）３４とを有している。これにより、電圧制御水晶
発振部２からのクロックＣＬＫが分周器３１において、
１／Ｍ（但し、Ｍ＝整数）に分周され、ＲＣが分周器３
２において１／Ｎ（但し、Ｎ＝整数）に分周されて、そ
れぞれが位相比較器３３に入力される。そして、位相比
較器３３の出力が、ローパスフィルター３４において位
相電圧変換され、電圧制御水晶発振部２の水晶発振器２
１〜２３に入力されて、同期ループが形成される。

【０００５】ＣＰＵ９は、電圧制御水晶発振部２のスイ
ッチＳＷや位相同期ループ部３の分周器３１，３２を制
御するものであり、サンプリング周波数に応じてスイッ
チＳＷを切り換えると共に、上記「Ｎ」，「Ｍ」の値を
設定する。具体的には、水晶発振器２１を選択した場合
には、（Ｎ，Ｍ）を（１１２５，１０２４）に設定し
て、２４ＫＨｚのクロックを位相比較器３３に入力す
る。また、水晶発振器２２を選択した場合には、（Ｎ，
Ｍ）を（１８７５，１５６８）に設定して、１４．４Ｋ
Ｈｚのクロックを位相比較器３３に入力する。さらに、
水晶発振器２３を選択した場合には、（Ｎ，Ｍ）を（３
３７５，２０４８）に設定して、８ＫＨｚのクロックを
位相比較器３３に入力する。

【０００６】図４は、入力リファレンスビデオ信号に同
期した２７ＭＨｚのクロックＲＣを生成する回路を示
す。図４において、符号ＲＶは入力リファレンスビデオ
信号であり、この入力リファレンスビデオ信号ＲＶは、
同期分離回路１００に入力され、この同期分離回路１０
０で分離された水平同期信号が位相比較器１０１に供給
される。また、符号１０２は電圧制御水晶発振器であ
り、２７ＭＨｚのクロックＲＣを図３の分周器３２と図
４の分周器１０４とに出力する。クロックＲＣは、分周
器１０４において、１／Ｊ（但し、Ｊ＝整数）に分周さ
れた後、位相比較器１０１に供給され、位相比較器１０
１からの出力がローパスフィルター１０５に入力され
る。これにより、ローパスフィルター１０５において、
位相電圧変換された信号が電圧制御水晶発振器１０２に
入力されて、同期ループが形成される。なお、分周器１
０４における「Ｊ」の設定は、ＣＰＵ９によってなさ
れ、しかも、「Ｊ」が入力リファレンスビデオ信号ＲＶ
の方式に応じて設定される。具体的には、５２５方式の
場合には、「Ｊ」を「１７１６」に設定して、１５．７
３４ＫＨｚのクロックを位相比較器１０１に供給する。
また、６２５方式の場合には、「Ｊ」を「１７２８」に
設定して、１５．６２５ＫＨｚのクロックを位相比較器
１０１に供給するようになっている。

【０００７】

【発明が解決しようとする課題】しかし、上記した従来
のＡ／Ｄ変換装置では、次のような問題がある。Ａ／Ｄ
変換装置では、Ａ／Ｄ変換回路１に供給されるクロック
ＣＬＫの特性がこのＡ／Ｄ変換回路１のＡ／Ｄ変換性能
に大きな影響を与える。したがって、クロックＣＬＫと
して周波数精度が良く且つジッター成分がないクロック
ＣＬＫを、Ａ／Ｄ変換回路１に供給する必要がある。し
かしながら、従来のＡ／Ｄ変換装置では、電圧制御水晶
発振部２に３つの水晶発振器２１〜２３を設け、これら
水晶発振器２１〜２３が発振しているクロックＣＬＫの
いずれかを選択する構成であるので、３つの水晶発振器
２１〜２３から発振されているクロックＣＬＫが互いに
干渉し、周波数精度の悪いクロックＣＬＫがＡ／Ｄ変換
回路１に供給されてしまう。さらに、高価な３つの水晶
発振器２１〜２３を用いているため、製品コストが高く
つく。

【０００８】本発明は上述した課題を解決するためにな
されたもので、周波数精度の良いクロックを生成するこ
とができ、しかも、製品のコストダウンを図ることがで
きるアナログ／ディジタル変換装置を提供することを目
的としている。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に、本発明のＡ／Ｄ変換装置は、特定の周波数を有した
第１クロックを発生する第１クロック発生部と、上記第
１クロックの周波数をサンプリング周波数として、アナ
ログ信号をデジタル信号に変換するＡ／Ｄ変換部と、上
記第１クロックと同期させて、周波数が異なる複数の第
２クロックを発生することができる第２クロック発生部
と、上記Ａ／Ｄ変換部からのデジタル信号を上記第１ク
ロックのタイミングで入力し、上記第２クロックのタイ
ミングで出力するレート変換部とを具備する構成とし
た。

【００１０】本発明によれば、第１クロック発生部が発
生した第１クロックの周波数をサンプリング周波数とし
て、Ａ／Ｄ変換部がアナログ信号をデジタル信号に変換
する。そして、このデジタル信号は、レート変換部にお
いて、第１クロックのタイミングで入力され、第２クロ
ック発生部が発生した第２クロックのタイミングで出力
される。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係るＡ／Ｄ変換装置を示すブロック図である。なお、理
解を容易にするため、図３に示した要素と同一要素につ
いては同一符号を付して説明する。図１に示すように、
このＡ／Ｄ変換装置は、Ａ／Ｄ変換部としてのＡ／Ｄ変
換回路１と、第１クロック発生部としての位相同期ルー
プ部３及び電圧制御水晶発振部４と、第２クロック発生
部としての位相同期ループ部５と、レート変換部として
のレート変換器６と、ＣＰＵ７とを具備している。

【００１２】Ａ／Ｄ変換回路１は、アナログオーディオ
信号Ａをデジタル信号Ｄに変換する回路であり、電圧制
御水晶発振部４からの第１クロックＣＬＫ１の周波数を
サンプリング周波数としている。

【００１３】電圧制御水晶発振部４は、特定の周波数を
有した第１クロックを発生する部分であり、水晶発振器
２１のみで構成されている。これにより、最大周波数４
８ＫＨｚの５１２倍の第１クロックＣＬＫ１が水晶発振
器２１からＡ／Ｄ変換回路１と位相同期ループ部３と位
相同期ループ部５とに入力される。位相同期ループ部３
は、図３に示したものと同一構成であるが、分周器３１
の分周比が１／１０２４に設定され、分周器３２の分周
比が１／１１２５に設定されている。これにより、電圧
制御水晶発振部４からの第１クロックＣＬＫ１が、分周
器３１において１／１０２４に分周され、２４ＫＨｚの
クロックとなって位相比較器３３に入力される。また、
入力リファレンスビデオ信号ＲＶ（図４参照）に同期し
た２７ＭＨｚのクロックＲＣが分周器３２において１／
１１２５に分周され、２４ＫＨｚのクロックとなって位
相比較器３３に入力される。そして、位相比較器３３の
出力が、ローパスフィルター３４において位相電圧変換
され、電圧制御水晶発振部４に入力されて、同期ループ
が形成される。

【００１４】位相同期ループ部５は、第１クロックＣＬ
Ｋ１と同期して、周波数が異なる複数の第２クロックＣ
ＬＫ２を発生することができる部分であり、電圧制御発
振器５０と分周器５１，５２と位相比較器５３とローパ
スフィルター５４とを有している。

【００１５】電圧制御発振器５０は、ロックレンジの広
い発振器であり、水晶を用いていない。分周器５１，５
２と位相比較器５３とローパスフィルター５４とは、位
相同期ループ部を構成し、電圧制御発振器５０からの第
２クロックＣＬＫ２と、水晶発振器２１からの第１クロ
ックＣＬＫ１との位相を比較して、これらの同期をとる
ようになっている。以下、４８ＫＨｚの周波数を５１２
倍した周波数の第２クロックＣＬＫ２を単に「４８ＫＨ
ｚの第２クロックＣＬＫ２」といい、４４．１ＫＨｚの
周波数を５１２倍した周波数の第２クロックＣＬＫ２を
単に「４４．１ＫＨｚの第２クロックＣＬＫ２」とい
い、３２ＫＨｚの周波数を５１２倍した周波数の第２ク
ロックＣＬＫ２を単に「３２ＫＨｚの第２クロックＣＬ
Ｋ２」という。分周器５１は、電圧制御発振器５０から
の第２クロックＣＬＫ２を１／Ｋ（但し、Ｋ＝整数）に
分周して、位相比較器５３に入力する機器であり、分周
器５２は、水晶発振器２１からの第１クロックＣＬＫ１
を１／Ｌ（但し、Ｌ＝整数）に分周して、位相比較器５
３に入力する機器である。これらの分周比１／Ｋ，１／
Ｌは、電圧制御発振器５０から出力される第２クロック
ＣＬＫ２の周波数に応じて、ＣＰＵ７により設定され
る。具体的には、（Ｋ，Ｌ）が（１，１）に設定される
と、２４．５７６ＭＨｚのクロックが分周器５１，５２
から位相比較器３３に入力されて、位相比較器５３の出
力が、ローパスフィルター５４において位相電圧変換さ
れ、電圧制御発振器５０に入力されて、同期ループが形
成される。これにより、電圧制御発振器５０から４８Ｋ
Ｈｚの第２クロックＣＬＫ２が出力される。また、
（Ｋ，Ｌ）が（１４７，１６０）に設定されると、０．
１５３６ＭＨｚのクロックが分周器５１，５２から位相
比較器３３に入力されて、電圧制御発振器５０から４
４．１ＫＨｚの第２クロックＣＬＫ２が出力される。さ
らに、（Ｋ，Ｌ）が（２，３）に設定されると、８．１
９２ＭＨｚのクロックが分周器５１，５２から位相比較
器３３に入力されて、電圧制御発振器５０から３２ＫＨ
ｚの第２クロックＣＬＫ２が出力される。

【００１６】レート変換器６は、Ａ／Ｄ変換回路１から
のデジタル信号Ｄを水晶発振器２１からの第１クロック
ＣＬＫ１のタイミングで入力し、ＣＰＵ７の制御によっ
て、周知のレート変換を行い、電圧制御発振器５０から
の第２クロックＣＬＫ２のタイミングでデジタル信号Ｄ
を出力する機器である。

【００１７】次に、本実施形態のＡ／Ｄ変換装置が示す
動作について説明する。水晶発振器２１から第１クロッ
クＣＬＫ１が発振され、位相同期ループ部３に入力され
ると、同期ループが形成される。これにより、第１クロ
ックＣＬＫ１がクロックＲＣと同期して、フェーズロッ
クがかかり、４８ＫＨｚの第１クロックＣＬＫ１がＡ／
Ｄ変換回路１と位相同期ループ部５とレート変換器６と
に出力される。第１クロックＣＬＫ１がＡ／Ｄ変換回路
１に入力されると、この第１クロックＣＬＫ１の周波数
をサンプリング周波数として、アナログオーディオ信号
Ａがデジタル信号Ｄに変換される。一方、第１クロック
ＣＬＫ１が位相同期ループ部５の分周器５２に入力され
ると、第１クロックＣＬＫ１が分周器５２で１／Ｌに分
周されて、位相比較器５３に出力される。また、電圧制
御発振器５０からの第２クロックＣＬＫ２は分周器５１
で１／Ｍに分周されて位相比較器５３に出力される。こ
れにより、位相比較器５３の出力がローパスフィルター
５４を介して電圧制御発振器５０に入力され、同期ルー
プが形成される。この結果、第２クロックＣＬＫ２が第
１クロックＣＬＫ１に同期して、フェーズロックがかか
り、分周比１／Ｍ，１／Ｌに対応した周波数の第２クロ
ックＣＬＫ２が電圧制御発振器５０から出力されるよう
になる。すなわち、ＣＰＵ７の制御によって、（Ｋ，
Ｌ）を、（１，１），（１４７，１６０），（２，３）
のいずれかに設定すると、それぞれに対応して、４８Ｋ
Ｈｚ，４４．１ＫＨｚ，３２ＫＨｚの第２クロックＣＬ
Ｋ２が出力される。

【００１８】このような第２クロックＣＬＫ２と第１ク
ロックＣＬＫ１はレート変換器６に入力される。これに
より、ＣＰＵ７で制御されたレート変換器６が、Ａ／Ｄ
変換回路１からのデジタル信号Ｄを第１クロックＣＬＫ
１のタイミングで入力し、第２クロックＣＬＫ２のタイ
ミングで出力する。すなわち、４４．１ＫＨｚの第２ク
ロックＣＬＫ２がレート変換器６に入力されている場合
には、４８ＫＨｚ×５１２のサンプルレートを有したデ
ジタル信号Ｄが、４４．１ＫＨｚ×５１２のサンプルレ
ートに変換されてレート変換器６から出力される。

【００１９】このように、本実施形態のＡ／Ｄ変換装置
によれば、Ａ／Ｄ変換回路１にサンプリング周波数のク
ロックを供給する発振器が、たった１つの水晶発振器２
１のみであるので、水晶発振器２１からＡ／Ｄ変換回路
１に供給される第１クロックＣＬＫ１は、他の発振器か
らの干渉を受けない。この結果、第１クロックＣＬＫ１
が、高い周波数精度を有し、且つ、干渉によるジッター
成分を含まないので、Ａ／Ｄ変換回路１において安定し
た高精度のＡ／Ｄ変換を達成することができる。また、
電圧制御発振器５０からの第２クロックＣＬＫ２を第１
クロックＣＬＫ１に同期させ、周波数比を一定にして、
レート変換を行う構成となっているので、電圧制御発振
器５０として、水晶発振器のような高精度かつ高価なも
のを用いなくとも済む。すなわち、本実施形態のＡ／Ｄ
変換装置では、たった１つの水晶発振器２１と安価な電
圧制御発振器５０とを発振器として用いることができる
ので、製品のコストダウンを図ることができる。

【００２０】（第２の実施形態）図２は、本発明の第２
の実施形態に係るＡ／Ｄ変換装置を示すブロック図であ
る。なお、図１に示した要素と同一要素については、同
一符号を付して説明する。本実施形態のＡ／Ｄ変換装置
は、レート変換器６を設けずに、レート変換をＣＰＵで
行う構成とした点が、上記第１の実施形態のＡ／Ｄ変換
装置と異なる。

【００２１】図２において、符号８がＣＰＵであり、こ
のＣＰＵ８の入力側は、インターフェース８１（図中、
「Ｉ／Ｆ」と記す）を介してＡ／Ｄ変換回路１の出力側
に接続され、ＣＰＵ８の出力側には、インターフェース
８２が接続されている。インターフェース８１は、デジ
タル信号Ｄを第１クロックＣＬＫ１のタイミングで読み
込み、ＣＰＵ８のクロックに乗せてＣＰＵ８に出力する
ポートである。ＣＰＵ８は、Ａ／Ｄ変換部を機能ブロッ
クとして有している。このＣＰＵ８は、インターフェー
ス８１から取り込んだデジタル信号Ｄをソフトウエア処
理によりレート変換して、インターフェース８２に出力
するものである。インターフェース８２は、このＣＰＵ
８でレート変換されたデジタル信号Ｄを第２クロックＣ
ＬＫ２に乗せて出力するポートである。その他の構成，
作用効果は上記第１の実施形態と同様であるので、その
記載は省略する。

【００２２】

【発明の効果】以上詳しく説明したように、本発明のＡ
／Ｄ変換装置によれば、Ａ／Ｄ変換部にサンプリング周
波数のクロックを供給する発振部が、１つの第１クロッ
ク発生部のみであるので、第１クロック発生部からＡ／
Ｄ変換部に供給される第１クロックは、他の発振器から
の干渉を受けない。この結果、第１クロックが、高い周
波数精度を有し、且つ、干渉によるジッター成分を含ま
ないので、Ａ／Ｄ変換部において安定した高精度のＡ／
Ｄ変換を達成することができるという効果がある。ま
た、第２クロック発生部からの第２クロックを第１クロ
ックに同期させて、レート変換を行う構成となっている
ので、第２クロック発生部として、水晶発振器のような
高精度かつ高価なものを用いなくとも済み、製品のコス
トダウンを図ることができるという効果もある。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るＡ／Ｄ変換装置
を示すブロック図である。

【図２】本発明の第２の実施形態に係るＡ／Ｄ変換装置
を示すブロック図である。

【図３】従来例に係るＡ／Ｄ変換装置を示すブロック図
である。

【図４】入力リファレンスビデオ信号に同期したクロッ
クを生成する回路のブロック図である。

【符号の説明】

１・・・Ａ／Ｄ変換回路、 ３・・・位相同期ループ
部、 ５・・・位相同期ループ部、 ６・・・レート変
換器、 ７・・・ＣＰＵ、 ２１・・・水晶発振器、
５０・・・電圧制御発振器、 Ａ・・・アナログオーデ
ィオ信号、 ＣＬＫ１・・・第１クロック、 ＣＬＫ２
・・・第２クロック、 Ｄ・・・デジタル信号。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 特定の周波数を有した第１クロックを発
   生する第１クロック発生部と、 上記第１クロックの周波数をサンプリング周波数とし
   て、アナログ信号をデジタル信号に変換するアナログ／
   ディジタル変換部と、 上記第１クロックと同期させて、周波数が異なる複数の
   第２クロックを発生することができる第２クロック発生
   部と、 上記アナログ／ディジタル変換部からのデジタル信号を
   上記第１クロックのタイミングで入力し、上記第２クロ
   ックのタイミングで出力するレート変換部と、 を具備することを特徴とするアナログ／ディジタル変換
   装置。