JPH0730122A - Production of polycrystalline silicon thin-film transistor - Google Patents
Production of polycrystalline silicon thin-film transistorInfo
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- JPH0730122A JPH0730122A JP17515893A JP17515893A JPH0730122A JP H0730122 A JPH0730122 A JP H0730122A JP 17515893 A JP17515893 A JP 17515893A JP 17515893 A JP17515893 A JP 17515893A JP H0730122 A JPH0730122 A JP H0730122A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は液晶表示装置に使用する
ことのできる多結晶シリコン薄膜トランジスタの製造方
法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a polycrystalline silicon thin film transistor which can be used in a liquid crystal display device.
【０００２】[0002]
【従来の技術】近年、液晶表示装置は、薄型軽量、低消
費電力という大きな利点をもつため、ＣＲＴに代わる表
示デバイスとして開発が進められている。とくにプロジ
ェクションタイプでは、薄型軽量である液晶パネルの特
長を生かし、フロント型、リア型とも液晶表示装置を用
いた製品の開発が期待されている。液晶表示装置のなか
でも、薄膜トランジスタ（以下ＴＦＴと略称する）など
の3端子素子を表示画素の１つ１つにスイッチとして接
続したアクティブマトリックス型の液晶表示装置は、他
の液晶表示装置に比較して、コントラスト比が高いこ
と、応答速度が格段に優れていることなどから注目され
ており、用いられるＴＦＴの開発研究も活発に行われて
いる。とくに小型の液晶表示装置においては、多結晶シ
リコン薄膜トランジスタ（以下、p-SiＴＦＴと略称す
る）が多用されている。p-SiＴＦＴは高移動度を有する
ことから、ＴＦＴサイズの小型化ができ、さらには同一
基板上に液晶駆動用トランジスタとドライバ回路とを形
成できるために従来の非晶質シリコントランジスタより
も有利とされている。また、一般にp-SiＴＦＴはコプラ
ナ型であるため、高温度に耐える石英基板を使用した場
合、熱酸化やイオン注入といった半導体技術を応用する
ことができる。2. Description of the Related Art In recent years, liquid crystal display devices have been developed as display devices to replace CRTs because they have the great advantages of thinness, light weight, and low power consumption. Especially in the projection type, it is expected to develop products using liquid crystal display devices for both the front and rear types by taking advantage of the thin and lightweight liquid crystal panel. Among the liquid crystal display devices, an active matrix type liquid crystal display device in which a three-terminal element such as a thin film transistor (hereinafter abbreviated as TFT) is connected as a switch to each display pixel is compared to other liquid crystal display devices. Attention has been paid to the fact that the contrast ratio is high and the response speed is remarkably excellent, and the research and development of the TFT to be used has been actively conducted. Particularly in a small-sized liquid crystal display device, a polycrystalline silicon thin film transistor (hereinafter abbreviated as p-SiTFT) is often used. Since the p-Si TFT has a high mobility, the size of the TFT can be reduced, and the liquid crystal driving transistor and the driver circuit can be formed on the same substrate, which is advantageous over the conventional amorphous silicon transistor. Has been done. Further, since the p-Si TFT is generally a coplanar type, semiconductor technology such as thermal oxidation or ion implantation can be applied when a quartz substrate that can withstand high temperature is used.
【０００３】従来の石英基板を使用したコプラナ型p-Si
ＴＦＴの製造方法の概略について説明する。石英基板上
に多結晶シリコンを成膜した後、Si島を形成し、その後
多結晶シリコン表面を熱酸化して上層にゲート酸化層を
成膜後、ゲート電極を多結晶シリコンで形成する。ソー
スドレイン領域の形成および、ゲート電極の低抵抗化は
自己整合によるイオン注入法を用いる。層間絶縁層を成
膜後ソースドレイン領域の電極を Al 等の金属で形成し
てp-SiＴＦＴを得る。Coplanar p-Si using a conventional quartz substrate
The outline of the manufacturing method of the TFT will be described. After depositing polycrystalline silicon on a quartz substrate, Si islands are formed, then the surface of polycrystalline silicon is thermally oxidized to form a gate oxide layer as an upper layer, and then a gate electrode is formed of polycrystalline silicon. An ion implantation method by self-alignment is used for forming the source / drain region and reducing the resistance of the gate electrode. After forming the interlayer insulating layer, the electrodes in the source / drain regions are formed of a metal such as Al to obtain a p-Si TFT.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、従来の
石英基板を使用したp-SiＴＦＴの製造方法においては、
図３に示すようにゲート絶縁層形成の際に以下のような
問題があった。図３は、従来のゲート絶縁層の形成方法
を説明したものである。石英基板１の上に活性層多結晶
シリコン層２を成膜後、ケミカルドライエッチング（Ｃ
ＤＥ）法でエッチングを行い、Si島を形成する。このと
きオーバーエッチングによって下地の石英基板も一部エ
ッチングされる（図３(a) ）。ここでゲート絶縁層とな
る熱酸化層４を形成するため、多結晶シリコン２を熱酸
化すると、上や横方向以外に下方向からも酸化が進行し
活性層の端が反り上がってくる（図３(b) ）。この上層
にゲート電極５となる多結晶シリコンを成膜、パターニ
ングすると反り上がった活性層の下に多結晶シリコン６
が残りゲート線と活性層シリコンでつながっている別の
トランジスタのゲート線や活性層シリコン上を通る配線
とが短絡するという問題があった（図３(c) ）。However, in the conventional p-Si TFT manufacturing method using a quartz substrate,
As shown in FIG. 3, there were the following problems when forming the gate insulating layer. FIG. 3 illustrates a conventional method for forming a gate insulating layer. After forming the active layer polycrystalline silicon layer 2 on the quartz substrate 1, chemical dry etching (C
Etching is performed by the DE) method to form Si islands. At this time, the underlying quartz substrate is also partially etched by over-etching (FIG. 3 (a)). When the polycrystalline silicon 2 is thermally oxidized in order to form the thermal oxide layer 4 to be the gate insulating layer, the oxidation progresses not only from the top or the lateral direction but also from the lower side to warp the edge of the active layer (Fig. 3 (b)). When polycrystalline silicon to be the gate electrode 5 is formed on this upper layer and patterned, the polycrystalline silicon 6 is formed below the warped active layer.
However, there is a problem that the remaining gate line is short-circuited with the gate line of another transistor connected with the active layer silicon or the wiring passing over the active layer silicon (FIG. 3 (c)).
【０００５】本発明は、かかる課題に対処してなされた
もので、活性層端部の反り上がりを抑えることのできる
熱酸化層を有するp-SiＴＦＴの製造方法を提供すること
を目的とする。The present invention has been made in view of the above problems, and an object of the present invention is to provide a method for manufacturing a p-Si TFT having a thermal oxide layer capable of suppressing the warp of the end portion of the active layer.
【０００６】[0006]
【課題を解決するための手段】本発明の第 1のp-SiＴＦ
Ｔの製造方法は、基板上に多結晶シリコン層を形成する
工程と、この多結晶シリコン層上にゲート絶縁層を形成
する工程と、ゲート絶縁層上にゲート電極層、およびソ
ース、ドレイン領域を形成後、所要の層間絶縁層および
ソース、ドレイン電極を形成する工程からなるp-SiＴＦ
Ｔの製造方法において、ゲート絶縁層を形成する工程
が、多結晶シリコン層上にシリコン層を成膜する工程
と、少なくとも多結晶シリコン層上に形成されたシリコ
ン層を熱酸化する工程とからなることを特徴とする。Means for Solving the Problems The first p-SiTF of the present invention
The manufacturing method of T includes a step of forming a polycrystalline silicon layer on a substrate, a step of forming a gate insulating layer on the polycrystalline silicon layer, a gate electrode layer, and a source / drain region on the gate insulating layer. After the formation, p-SiTF is formed by the process of forming the required interlayer insulating layer and the source and drain electrodes.
In the manufacturing method of T, the step of forming the gate insulating layer includes a step of forming a silicon layer on the polycrystalline silicon layer and a step of thermally oxidizing at least the silicon layer formed on the polycrystalline silicon layer. It is characterized by
【０００７】また、本発明の第 2のp-SiＴＦＴの製造方
法は、石英基板上に多結晶シリコン層を形成する工程
と、この多結晶シリコン層上にゲート絶縁層を形成する
工程と、ゲート絶縁層上にゲート電極層、およびソー
ス、ドレイン領域を形成後、所要の層間絶縁層およびソ
ース、ドレイン電極を形成する工程からなるp-SiＴＦＴ
の製造方法において、石英基板上に窒化シリコン層を形
成後、多結晶シリコン層を形成する工程と、この多結晶
シリコン層の表面層を熱酸化することによりゲート絶縁
層を形成する工程とからなることを特徴とする。The second p-SiTFT manufacturing method of the present invention comprises a step of forming a polycrystalline silicon layer on a quartz substrate, a step of forming a gate insulating layer on the polycrystalline silicon layer, and a gate. A p-Si TFT comprising a step of forming a gate electrode layer, source and drain regions on an insulating layer, and then forming a required interlayer insulating layer and source and drain electrodes.
In the manufacturing method of 1., a step of forming a polycrystalline silicon layer after forming a silicon nitride layer on a quartz substrate and a step of forming a gate insulating layer by thermally oxidizing a surface layer of the polycrystalline silicon layer It is characterized by
【０００８】本発明の第 1のp-SiＴＦＴの製造方法にお
いて、多結晶シリコン層上にシリコン層を成膜する工程
と、少なくとも多結晶シリコン層上に形成されたシリコ
ン層を熱酸化する工程とからゲート絶縁層は形成される
が、多結晶シリコン層上に形成されるシリコン層は、多
結晶シリコン層であることが好ましい。この多結晶シリ
コン層の形成は非晶質シリコン層を形成後、熱酸化等に
よって多結晶化する方法や、減圧ＣＶＤ法により多結晶
シリコン層を形成する方法等が挙げられる。また、下層
の多結晶シリコン層と上層の多結晶シリコン層をともに
非晶質シリコン層として形成した後、同時に固相成長に
より多結晶シリコン層とすることもできる。下層と上層
の多結晶シリコン層とは結晶粒径が異なることが好まし
く、上層の多結晶シリコン層の結晶粒径が小さいことが
好ましい。このように設定することにより、熱酸化層の
層厚のばらつきを抑えることができる。なお、熱酸化層
は通常の半導体プロセスで用いられている 850〜1000℃
の熱酸化処理法により形成することができる。In the first p-SiTFT manufacturing method of the present invention, a step of forming a silicon layer on the polycrystalline silicon layer, and a step of thermally oxidizing at least the silicon layer formed on the polycrystalline silicon layer Although the gate insulating layer is formed from the above, the silicon layer formed on the polycrystalline silicon layer is preferably a polycrystalline silicon layer. Examples of the formation of this polycrystalline silicon layer include a method of forming an amorphous silicon layer and then polycrystallizing it by thermal oxidation, a method of forming a polycrystalline silicon layer by a low pressure CVD method, and the like. It is also possible to form both the lower polycrystalline silicon layer and the upper polycrystalline silicon layer as amorphous silicon layers, and simultaneously form the polycrystalline silicon layers by solid phase growth. The lower and upper polycrystalline silicon layers preferably have different crystal grain sizes, and the upper polycrystalline silicon layer preferably has a smaller crystal grain size. By setting in this way, it is possible to suppress the variation in the layer thickness of the thermal oxide layer. The thermal oxide layer is 850-1000 ℃, which is used in ordinary semiconductor processes.
It can be formed by the thermal oxidation treatment method.
【０００９】上層の多結晶シリコン層の層厚は、ゲート
絶縁層の設計値を考慮して定める必要がある。たとえ
ば、ゲート絶縁層の設計値として 1000 オングストロー
ム必要とすると、シリコン熱酸化層厚は初期のシリコン
層厚の約 2倍となるため、上層の多結晶シリコン層の層
厚は、 500オングストローム以下でなければならない。
また、シリコン熱酸化層は上層の多結晶シリコン層のみ
でもよいが、上層の多結晶シリコン層を熱酸化すると同
時に下層の多結晶シリコン層を数10から数100オングス
トロームの厚さに熱酸化することが好ましい。これによ
り多結晶シリコン層と熱酸化層との界面が安定して保護
される。The layer thickness of the upper polycrystalline silicon layer must be determined in consideration of the design value of the gate insulating layer. For example, if the gate insulating layer is designed to have a design value of 1000 Å, the thickness of the thermally oxidized silicon layer is about twice the initial thickness of the silicon layer, so the thickness of the upper polycrystalline silicon layer must be 500 Å or less. I have to.
Further, the silicon thermal oxidation layer may be only the upper polycrystalline silicon layer, but the upper polycrystalline silicon layer should be thermally oxidized at the same time as the lower polycrystalline silicon layer is thermally oxidized to a thickness of several tens to several hundred angstroms. Is preferred. This stably protects the interface between the polycrystalline silicon layer and the thermal oxide layer.
【００１０】本発明の第 2のp-SiＴＦＴの製造方法にお
いて、石英基板上に形成される窒化シリコン層は、減圧
ＣＶＤ法などにより形成することができる。窒化シリコ
ン層を形成することにより、この上層に形成される多結
晶シリコン層の表面を直接熱酸化することができる。多
結晶シリコン層の形成は上述の第 1のp-SiＴＦＴの製造
方法と同じ方法を使用することができる。窒化シリコン
層の層厚は石英基板からの酸素の拡散を防ぎ、かつ上層
の多結晶シリコン層をパターニングする際にオーバーエ
ッチングによりエッチングされない層厚であればよい。In the second p-Si TFT manufacturing method of the present invention, the silicon nitride layer formed on the quartz substrate can be formed by a low pressure CVD method or the like. By forming the silicon nitride layer, the surface of the polycrystalline silicon layer formed thereabove can be directly thermally oxidized. The polycrystalline silicon layer can be formed by using the same method as the method for manufacturing the first p-SiTFT described above. The layer thickness of the silicon nitride layer may be any layer as long as it prevents diffusion of oxygen from the quartz substrate and is not etched by over-etching when patterning the upper polycrystalline silicon layer.
【００１１】本発明に係わるp-SiＴＦＴの製造方法にお
いては、ゲート絶縁層上にゲート電極となる多結晶シリ
コン層を形成した後、ゲート電極をパターニングし、不
純物イオンを注入することにより、自己整合によってソ
ース、ドレイン領域を形成する。注入する不純物イオン
は、ｎチャンネルＭＯＳＴＦＴにあっては、リン、ひ
素、アンチモン等の周期率表第 V族の原子をイオン化し
たものであり、ｐチャンネルＭＯＳＴＦＴにあっては、
硼素、インジウム等の周期率表第 III族の原子をイオン
化したものである。その後、層間絶縁層およびソース電
極、ドレイン電極を公知の方法で形成する。In the method of manufacturing a p-SiTFT according to the present invention, after forming a polycrystalline silicon layer to be a gate electrode on a gate insulating layer, patterning the gate electrode and implanting impurity ions, self-alignment is performed. To form source and drain regions. Impurity ions to be implanted are, for n-channel MOSTFTs, ionized atoms of Group V of the periodic table such as phosphorus, arsenic, and antimony. For p-channel MOSTFTs,
It is an ionized group III atom such as boron or indium. After that, the interlayer insulating layer, the source electrode, and the drain electrode are formed by a known method.
【００１２】[0012]
【作用】活性層多結晶シリコンの端部が熱酸化により反
り上がりを生じるのは、石英基板からの酸素の供給によ
って下方向からの酸化が行われるからである。本発明の
製造方法は、以下に説明するようにこの下方向からの酸
化を防ぐことができる。本発明の第 1のp-SiＴＦＴの製
造方法において、基板上に成膜された多結晶シリコンが
熱酸化される様子を図１に示す。基板１上に多結晶シリ
コン層２を成膜しパターニングしたのが図１(a) であ
る。この多結晶シリコン層２の上に新たな多結晶シリコ
ン層３を成膜した状態を図１(b) に、多結晶シリコン層
３の全部と多結晶シリコン層２の一部とを熱酸化した状
態を図１(c) にそれぞれ示す。新たな多結晶シリコン層
３を成膜し、それを熱酸化することにより、図１(c) で
は熱酸化層４により活性層端部の反り上がりが抑えられ
ている。The edge of the polycrystalline silicon of the active layer is warped by the thermal oxidation because the oxygen is supplied from the quartz substrate in the downward direction. The production method of the present invention can prevent this downward oxidation, as described below. FIG. 1 shows how the polycrystalline silicon film formed on the substrate is thermally oxidized in the first p-SiTFT manufacturing method of the present invention. FIG. 1 (a) shows that the polycrystalline silicon layer 2 is formed on the substrate 1 and patterned. A state in which a new polycrystalline silicon layer 3 is formed on the polycrystalline silicon layer 2 is shown in FIG. 1 (b). The entire polycrystalline silicon layer 3 and a part of the polycrystalline silicon layer 2 are thermally oxidized. The states are shown in Fig. 1 (c). By forming a new polycrystalline silicon layer 3 and thermally oxidizing it, in FIG. 1 (c), the thermal oxide layer 4 suppresses the warp of the edge of the active layer.
【００１３】本発明の第 2のp-SiＴＦＴの製造方法にお
いて、窒化シリコン層の形成により活性層端部の反り上
がりが抑えられる様子を図２に示す。石英基板１上に窒
化シリコン層７を成膜したのが図２(a) である。窒化シ
リコン層７上に活性層となる多結晶シリコン層２を成膜
しパターニングしたのが図２(b) である。このとき下地
の窒化シリコン層７がオーバーエッチングされないよう
にドライエッチングの条件を定める。多結晶シリコン層
２の表面を熱酸化した状態を図２(c) に示す。窒化シリ
コン層３は酸素の拡散係数が小さいので石英基板１から
の酸化を防ぐことができる。そのため、活性層端部の反
り上がりが抑えられている。また、石英基板１からの汚
染を防ぐことができる。FIG. 2 shows the manner in which the warp of the edge of the active layer is suppressed by forming the silicon nitride layer in the second p-SiTFT manufacturing method of the present invention. The silicon nitride layer 7 is formed on the quartz substrate 1 as shown in FIG. 2 (a). FIG. 2 (b) shows a polycrystalline silicon layer 2 serving as an active layer formed on the silicon nitride layer 7 and patterned. At this time, dry etching conditions are set so that the underlying silicon nitride layer 7 is not overetched. The state where the surface of the polycrystalline silicon layer 2 is thermally oxidized is shown in FIG. 2 (c). Since the silicon nitride layer 3 has a small oxygen diffusion coefficient, it is possible to prevent oxidation from the quartz substrate 1. Therefore, the warp of the end portion of the active layer is suppressed. Further, it is possible to prevent contamination from the quartz substrate 1.
【００１４】[0014]
【実施例】以下、絶縁基板上にｎチャンネルＭＯＳＴＦ
Ｔを製造する場合を例にとり、本発明を詳細に説明す
る。 実施例１ 製造工程図を図４に示す。減圧ＣＶＤ装置によって、成
膜温度 510℃でジシランガスの熱分解法により500 オン
グストローム厚の非晶質シリコンを絶縁基板１上に成膜
し、つづいて拡散炉で 600℃、25時間のアニールを行い
固相成長による結晶化を行い、多結晶シリコン層２を形
成する（図４(a) ）。EXAMPLES Below, n-channel MOSTF is formed on an insulating substrate.
The present invention will be described in detail by taking the case of producing T as an example. Example 1 A manufacturing process diagram is shown in FIG. Amorphous silicon with a thickness of 500 angstroms was formed on the insulating substrate 1 by a thermal decomposition method of disilane gas at a film forming temperature of 510 ° C. by a low pressure CVD apparatus, and then annealing was performed at 600 ° C. for 25 hours in a diffusion furnace to solidify. Crystallization is performed by phase growth to form a polycrystalline silicon layer 2 (FIG. 4 (a)).
【００１５】多結晶シリコン層２をパターニングして S
i 島を形成する（図４(b) ）。つづいて減圧ＣＶＤ装置
で成膜温度 600℃で多結晶シリコン層３を 300オングス
トローム成膜する（図４(c) ）。この場合、 2層になっ
た下層の多結晶シリコン層２の粒径は約 1から 2μm 、
上層の多結晶シリコン層３の粒径は約 0.05 から 0.1μ
m となる。このように 2層の粒径を違うものにしたの
は、熱酸化層の層厚のばらつきを抑えるためである。By patterning the polycrystalline silicon layer 2, S
i islands are formed (Fig. 4 (b)). Then, a polycrystalline silicon layer 3 is formed at a film forming temperature of 600 ° C. by a low pressure CVD apparatus to a film thickness of 300 Å (FIG. 4 (c)). In this case, the grain size of the lower polycrystalline silicon layer 2 which has become two layers is about 1 to 2 μm,
The grain size of the upper polycrystalline silicon layer 3 is about 0.05 to 0.1μ.
m. The reason why the grain sizes of the two layers are made different in this way is to suppress the variation in layer thickness of the thermal oxide layer.
【００１６】酸化炉で 900℃で熱酸化を行い 700オング
ストロームの熱酸化層４を成膜する（図４(d) ）。熱酸
化された多結晶シリコン層は、上層の多結晶シリコン層
３が300オングストローム全てと、下層の多結晶シリコ
ン層２が約 50 オングストロームである。Thermal oxidation is performed at 900 ° C. in an oxidation furnace to form a 700 angstrom thermal oxide layer 4 (FIG. 4 (d)). Regarding the thermally oxidized polycrystalline silicon layer, the upper polycrystalline silicon layer 3 has a total thickness of 300 angstroms, and the lower polycrystalline silicon layer 2 has a thickness of approximately 50 angstroms.
【００１７】つぎにゲート電極５として多結晶シリコン
を減圧ＣＶＤ装置によって、5000オングストローム成膜
し、パターニング後イオン注入装置によって燐イオンを
ゲート、ソース、ドレイン領域へ注入する（図４(e)
）。つづいて減圧ＣＶＤ装置で層間絶縁層８としてシ
リコン酸化層を5000オングストローム成膜し、コンタク
トホール９を開口する（図４(f) ）。最後にアルミニウ
ム電極１０を成膜し、パターニングしてp-SiＴＦＴを得
る（図４(g) ）。Next, as the gate electrode 5, polycrystalline silicon is formed into a film of 5000 angstrom by a low pressure CVD apparatus, and after patterning, phosphorus ions are implanted into the gate, source and drain regions by an ion implantation apparatus (FIG. 4 (e)).
). Then, a silicon oxide layer is formed as an interlayer insulating layer 8 in a thickness of 5000 angstrom by a low pressure CVD apparatus, and a contact hole 9 is opened (FIG. 4 (f)). Finally, the aluminum electrode 10 is formed and patterned to obtain a p-SiTFT (FIG. 4 (g)).
【００１８】このようにして製造したp-SiＴＦＴは、ゲ
ート電極エッチング時のゲート残りによるゲート線と活
性層シリコンでつながっている別のトランジスタのゲー
ト線や活性層シリコン上を通る配線との短絡不良がなく
なった。In the p-Si TFT manufactured in this manner, a short circuit between the gate line due to the remaining gate during etching of the gate electrode and the gate line of another transistor connected by the active layer silicon or the wiring passing over the active layer silicon Is gone.
【００１９】実施例２ 製造工程図を図５に示す。石英基板１上に減圧ＣＶＤ装
置によって、成膜温度 700℃でジクロルシランガスとア
ンモニアガスを材料ガスとして窒化シリコン層７を1000
オングストローム成膜する（図５(a) ）。Example 2 A manufacturing process diagram is shown in FIG. A silicon nitride layer 7 is formed on a quartz substrate 1 by a low pressure CVD apparatus at a film forming temperature of 700 ° C. using dichlorosilane gas and ammonia gas as material gases.
An angstrom film is formed (FIG. 5 (a)).
【００２０】つぎに減圧ＣＶＤ装置によって、成膜温度
510℃でジシランガスの熱分解法により 1200 オングス
トローム厚の非晶質シリコンを基板１上に成膜し、つづ
いて拡散炉で 600℃、25時間のアニールを行い固相成長
による結晶化を行い、多結晶シリコン層２を形成する
（図５(b) ）。Next, the film formation temperature was measured by a low pressure CVD apparatus.
Amorphous silicon with a thickness of 1200 angstrom was formed on the substrate 1 by thermal decomposition method of disilane gas at 510 ° C., followed by annealing in a diffusion furnace at 600 ° C. for 25 hours to perform crystallization by solid phase growth. A crystalline silicon layer 2 is formed (FIG. 5 (b)).
【００２１】多結晶シリコン層２をパターニングして S
i 島を形成する（図５(c) ）。エッチングはケミカルド
ライエッチング（ＣＤＥ）装置で行うが、多結晶シリコ
ン層２と窒化シリコン層７との選択比を大きくするため
にエッチングガスを通常の多結晶シリコン層をエッチン
グする 4ふっ化炭素 (CF4 ) と酸素(02 ) との流量より
も 4ふっ化炭素 (CF4 ) の流量を大きくする。By patterning the polycrystalline silicon layer 2, S
i islands are formed (Fig. 5 (c)). The etching is carried out by a chemical dry etching (CDE) device, but in order to increase the selection ratio between the polycrystalline silicon layer 2 and the silicon nitride layer 7, etching gas is used to etch the ordinary polycrystalline silicon layer. 4 Carbon fluoride (CF) 4 ) The flow rate of carbon tetrafluoride (CF 4 ) is made higher than that of oxygen (0 2 ).
【００２２】酸化炉で 900℃で熱酸化を行い 700オング
ストロームの熱酸化層４を成膜する（図５(d) ）。つぎ
にゲート電極５として多結晶シリコンを減圧ＣＶＤ装置
によって、5000オングストローム成膜し、パターニング
後イオン注入装置によって燐イオンをゲート、ソース、
ドレイン領域へ注入する（図５(e) ）。つづいて減圧Ｃ
ＶＤ装置で層間絶縁層８としてシリコン酸化層を5000オ
ングストローム成膜し、コンタクトホール９を開口する
（図５(f) ）。最後にアルミニウム電極１０を成膜し、
パターニングしてp-SiＴＦＴを得る（図５(g) ）。Thermal oxidation is performed in an oxidation furnace at 900 ° C. to form a 700 angstrom thermal oxide layer 4 (FIG. 5 (d)). Next, as the gate electrode 5, polycrystalline silicon is formed into a film having a thickness of 5000 angstrom by a low pressure CVD apparatus, and after patterning, a phosphorus ion gate, a source,
It is injected into the drain region (FIG. 5 (e)). Continued decompression C
A silicon oxide layer is formed as an interlayer insulating layer 8 with a VD apparatus to a thickness of 5000 angstrom, and a contact hole 9 is opened (FIG. 5 (f)). Finally, the aluminum electrode 10 is formed into a film,
Patterning is performed to obtain p-SiTFT (FIG. 5 (g)).
【００２３】このようにして製造したp-SiＴＦＴは、ゲ
ート電極エッチング時のゲート残りによるゲート線と活
性層シリコンでつながっている別のトランジスタのゲー
ト線や活性層シリコン上を通る配線との短絡不良がなく
なった。In the p-Si TFT manufactured in this manner, a short circuit between the gate line due to the remaining gate during etching of the gate electrode and the gate line of another transistor connected by the active layer silicon or the wiring passing over the active layer silicon Is gone.
【００２４】[0024]
【発明の効果】本発明のp-SiＴＦＴの製造方法は、ゲー
ト絶縁層を形成する工程が、多結晶シリコン層上にシリ
コン層を成膜する工程と、少なくとも多結晶シリコン層
上に形成されたシリコン層を熱酸化する工程とからな
り、または、石英基板上に窒化シリコン層を形成後、多
結晶シリコン層を形成する工程と、この多結晶シリコン
層の表面層を熱酸化することによりゲート絶縁層を形成
する工程とからなるので、熱酸化の際に活性層端部の反
り上がりを抑えることのできる。その結果、ゲート電極
エッチング時におけるゲート残りを無くし、ゲートと他
のトランジスタのゲート、あるいはゲートと配線との導
通による短絡不良を防止することができる。したがっ
て、製造工程中の製品不良を減少させることができる。In the p-SiTFT manufacturing method of the present invention, the step of forming the gate insulating layer includes the step of forming a silicon layer on the polycrystalline silicon layer and the step of forming at least the polycrystalline silicon layer. A step of thermally oxidizing the silicon layer, or a step of forming a polycrystalline silicon layer after forming a silicon nitride layer on a quartz substrate, and a step of thermally oxidizing the surface layer of this polycrystalline silicon layer for gate insulation. Since it includes the step of forming a layer, it is possible to suppress the warp of the end portion of the active layer during the thermal oxidation. As a result, it is possible to eliminate the remaining gate when the gate electrode is etched and prevent a short circuit failure due to conduction between the gate and the gate of another transistor or between the gate and the wiring. Therefore, product defects during the manufacturing process can be reduced.
【００２５】また、本発明の製造方法により得られたp-
SiＴＦＴを用いた液晶表示装置は輝度や階調表示が良好
となる。Further, p- obtained by the production method of the present invention
The liquid crystal display device using SiTFT has good brightness and gradation display.
【図１】第 1のp-SiＴＦＴの製造方法における多結晶シ
リコンが熱酸化される様子を示す図である。FIG. 1 is a diagram showing how polycrystalline silicon is thermally oxidized in a first p-SiTFT manufacturing method.
【図２】第 2のp-SiＴＦＴの製造方法における窒化シリ
コン層の形成により活性層端部の反り上がりが抑えられ
る様子を示す図である。FIG. 2 is a diagram showing a manner in which a silicon nitride layer is formed in the second method for manufacturing a p-SiTFT, so that the warp of the edge of the active layer is suppressed.
【図３】従来のゲート絶縁層の形成方法を説明した図で
ある。FIG. 3 is a diagram illustrating a conventional method for forming a gate insulating layer.
【図４】第 1の製造方法におけるp-SiＴＦＴの製造工程
図である。FIG. 4 is a manufacturing process diagram of the p-Si TFT in the first manufacturing method.
【図５】第 2の製造方法におけるp-SiＴＦＴの製造工程
図である。FIG. 5 is a manufacturing process diagram of the p-Si TFT in the second manufacturing method.
１………基板、２………多結晶シリコン層、３………多
結晶シリコン層、４………熱酸化層、５………ゲート電
極、６………残留多結晶シリコン、７………窒化シリコ
ン層、８………層間絶縁層、９………コンタクトホー
ル、１０………アルミニウム電極。1 ... Substrate, 2 ... Polycrystalline silicon layer, 3 ... Polycrystalline silicon layer, 4 ... Thermal oxidation layer, 5 ... Gate electrode, 6 ... Remaining polycrystalline silicon, 7 ... ...... Silicon nitride layer, 8 ... Interlayer insulating layer, 9 ... Contact hole, 10 ... Aluminum electrode.
Claims (2)
程と、この多結晶シリコン層上にゲート絶縁層を形成す
る工程と、前記ゲート絶縁層上にゲート電極層、および
ソース、ドレイン領域を形成後、所要の層間絶縁層およ
びソース、ドレイン電極を形成する工程からなる多結晶
シリコン薄膜トランジスタの製造方法において、 前記ゲート絶縁層を形成する工程が、前記多結晶シリコ
ン層上にシリコン層を成膜する工程と、少なくとも前記
シリコン層を熱酸化する工程とからなることを特徴とす
る多結晶シリコン薄膜トランジスタの製造方法。1. A step of forming a polycrystalline silicon layer on a substrate, a step of forming a gate insulating layer on the polycrystalline silicon layer, a gate electrode layer, and a source / drain region on the gate insulating layer. In the method of manufacturing a polycrystalline silicon thin film transistor, which comprises the steps of forming a required interlayer insulating layer and source and drain electrodes after formation, the step of forming the gate insulating layer forms a silicon layer on the polycrystalline silicon layer. And a step of thermally oxidizing the silicon layer at least, and a method of manufacturing a polycrystalline silicon thin film transistor.
る工程と、この多結晶シリコン層上にゲート絶縁層を形
成する工程と、前記ゲート絶縁層上にゲート電極層、お
よびソース、ドレイン領域を形成後、所要の層間絶縁層
およびソース、ドレイン電極を形成する工程からなる多
結晶シリコン薄膜トランジスタの製造方法において、 前記石英基板上に窒化シリコン層を形成後、多結晶シリ
コン層を形成する工程と、この多結晶シリコン層の表面
層を熱酸化することによりゲート絶縁層を形成する工程
とからなることを特徴とする多結晶シリコン薄膜トラン
ジスタの製造方法。2. A step of forming a polycrystalline silicon layer on a quartz substrate, a step of forming a gate insulating layer on the polycrystalline silicon layer, a gate electrode layer, and a source / drain region on the gate insulating layer. In the method for manufacturing a polycrystalline silicon thin film transistor, which comprises a step of forming a required interlayer insulating layer, a source electrode and a drain electrode after forming, a step of forming a polycrystalline silicon layer after forming a silicon nitride layer on the quartz substrate, And a step of forming a gate insulating layer by thermally oxidizing the surface layer of the polycrystalline silicon layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17515893A JPH0730122A (en) | 1993-07-15 | 1993-07-15 | Production of polycrystalline silicon thin-film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17515893A JPH0730122A (en) | 1993-07-15 | 1993-07-15 | Production of polycrystalline silicon thin-film transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0730122A true JPH0730122A (en) | 1995-01-31 |
Family
ID=15991280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17515893A Withdrawn JPH0730122A (en) | 1993-07-15 | 1993-07-15 | Production of polycrystalline silicon thin-film transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0730122A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6261971B1 (en) | 1998-05-19 | 2001-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device by thermal oxidation of amorphous semiconductor film |
| US7323101B2 (en) | 2002-04-25 | 2008-01-29 | Daicel Chemical Industries, Ltd. | Separating agent for optical isomer and method for preparation thereof |
| US7407576B2 (en) | 2002-11-19 | 2008-08-05 | Daicel Chemical Industries, Ltd. | Separating agent for an optical enantiomeric isomer |
-
1993
- 1993-07-15 JP JP17515893A patent/JPH0730122A/en not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6261971B1 (en) | 1998-05-19 | 2001-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device by thermal oxidation of amorphous semiconductor film |
| US6518104B2 (en) | 1998-05-19 | 2003-02-11 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device by thermal oxidation of an impurity doped amorphous semiconductor film |
| US7323101B2 (en) | 2002-04-25 | 2008-01-29 | Daicel Chemical Industries, Ltd. | Separating agent for optical isomer and method for preparation thereof |
| US7407576B2 (en) | 2002-11-19 | 2008-08-05 | Daicel Chemical Industries, Ltd. | Separating agent for an optical enantiomeric isomer |
| US8092677B2 (en) | 2002-11-19 | 2012-01-10 | Daicel Chemical Industries, Ltd. | Separating agent for an enantiomeric isomer |
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