JPH11284191A - 縦型薄膜トランジスタおよびその製造方法 - Google Patents
縦型薄膜トランジスタおよびその製造方法Info
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- JPH11284191A JPH11284191A JP10084656A JP8465698A JPH11284191A JP H11284191 A JPH11284191 A JP H11284191A JP 10084656 A JP10084656 A JP 10084656A JP 8465698 A JP8465698 A JP 8465698A JP H11284191 A JPH11284191 A JP H11284191A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 239000010409 thin film Substances 0.000 title claims abstract description 17
- 239000010408 film Substances 0.000 claims abstract description 254
- 239000004065 semiconductor Substances 0.000 claims abstract description 165
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims description 52
- 239000000758 substrate Substances 0.000 claims description 48
- 238000002425 crystallisation Methods 0.000 claims description 14
- 230000008025 crystallization Effects 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 12
- 238000000059 patterning Methods 0.000 claims description 11
- 239000013078 crystal Substances 0.000 abstract description 13
- 238000009413 insulation Methods 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 238000000137 annealing Methods 0.000 description 10
- 238000005224 laser annealing Methods 0.000 description 8
- 239000004973 liquid crystal related substance Substances 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 239000011521 glass Substances 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 238000010894 electron beam technology Methods 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 239000007790 solid phase Substances 0.000 description 5
- 238000007740 vapor deposition Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 239000010410 layer Substances 0.000 description 4
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 101100489584 Solanum lycopersicum TFT1 gene Proteins 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 210000002858 crystal cell Anatomy 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】
【課題】 アモルファス半導体膜から形成した多結晶半
導体膜の結晶構造を考慮してチャネルを形成することに
より、オン電流を向上することのできるＴＦＴおよびそ
の製造方法を提供すること。 【解決手段】 ＴＦＴ１において、チャネル形成領域３
は、アモルファス半導体膜に対する結晶化処理により形
成されて基板８の面外方向に柱軸Ａを向ける柱状構造の
多結晶半導体膜３０１から構成されている。ゲート電極
７は、チャネル形成領域３を構成する多結晶半導体膜３
０１の柱軸Ａに略平行な側端面３０２に対してゲート絶
縁膜６を介して対峙している。
導体膜の結晶構造を考慮してチャネルを形成することに
より、オン電流を向上することのできるＴＦＴおよびそ
の製造方法を提供すること。 【解決手段】 ＴＦＴ１において、チャネル形成領域３
は、アモルファス半導体膜に対する結晶化処理により形
成されて基板８の面外方向に柱軸Ａを向ける柱状構造の
多結晶半導体膜３０１から構成されている。ゲート電極
７は、チャネル形成領域３を構成する多結晶半導体膜３
０１の柱軸Ａに略平行な側端面３０２に対してゲート絶
縁膜６を介して対峙している。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶駆動用、ＥＬ
素子駆動用、センサ駆動用などに用いられる薄膜トラン
ジスタ（以下、ＴＦＴという。）およびその製造方法に
関するものである。さらに詳しくは、縦型ＴＦＴに関す
るものである。
素子駆動用、センサ駆動用などに用いられる薄膜トラン
ジスタ（以下、ＴＦＴという。）およびその製造方法に
関するものである。さらに詳しくは、縦型ＴＦＴに関す
るものである。
【０００２】
【従来の技術】液晶表示装置のアクティブマトリクス基
板では、図６（Ａ）に示すように、透明基板上に、アル
ミニウムやタンタルなどの導電膜からなるデータ線９０
および走査線９１で区画形成された画素領域が構成さ
れ、そこには、画素スイッチング用のＴＦＴ３０を介し
て画像信号が入力される液晶容量９４（液晶セル）が存
在する。データ線９０に対しては、シフトレジスタ８
４、レベルシフタ８５、ビデオライン８７、アナログス
イッチ８６を備えるデータ側駆動回路８２が構成されて
いる。走査線９１に対しては、シフトレジスタ８８およ
びレベルシフタ８９を備える走査側駆動回路８３が構成
されている。なお、画素領域には、前段の走査線９１と
の間に保持容量９３が形成され、この保持容量９３は、
液晶容量９４での電荷の保持特性を高める機能を有して
いる。
板では、図６（Ａ）に示すように、透明基板上に、アル
ミニウムやタンタルなどの導電膜からなるデータ線９０
および走査線９１で区画形成された画素領域が構成さ
れ、そこには、画素スイッチング用のＴＦＴ３０を介し
て画像信号が入力される液晶容量９４（液晶セル）が存
在する。データ線９０に対しては、シフトレジスタ８
４、レベルシフタ８５、ビデオライン８７、アナログス
イッチ８６を備えるデータ側駆動回路８２が構成されて
いる。走査線９１に対しては、シフトレジスタ８８およ
びレベルシフタ８９を備える走査側駆動回路８３が構成
されている。なお、画素領域には、前段の走査線９１と
の間に保持容量９３が形成され、この保持容量９３は、
液晶容量９４での電荷の保持特性を高める機能を有して
いる。
【０００３】データ側および走査側の駆動回路では、図
６（Ｂ）に示すように、Ｎ型のＴＦＴ１０とＰ型のＴＦ
Ｔ２０とによって相補型ＴＦＴ回路が構成されている。
このような相補型ＴＦＴ回路は、１段あるいは２段以上
でシフトレジスタなどを構成する。
６（Ｂ）に示すように、Ｎ型のＴＦＴ１０とＰ型のＴＦ
Ｔ２０とによって相補型ＴＦＴ回路が構成されている。
このような相補型ＴＦＴ回路は、１段あるいは２段以上
でシフトレジスタなどを構成する。
【０００４】このような駆動回路用のＴＦＴ１０、２０
は、画素スイッチング用のＴＦＴ３０と同様、図７
（Ａ）、（Ｂ）に示すように、第１のソース・ドレイン
領域２Ａ、チャネル形成領域３Ａ、および第２のソース
・ドレイン領域４Ａを構成する島状のシリコン膜５Ａな
どの表面にゲート絶縁膜６Ａが形成され、このゲート絶
縁膜６Ａの表面に形成されたゲート電極７Ａがゲート絶
縁膜６Ａを介してチャネル形成領域３Ａに対峙してい
る。
は、画素スイッチング用のＴＦＴ３０と同様、図７
（Ａ）、（Ｂ）に示すように、第１のソース・ドレイン
領域２Ａ、チャネル形成領域３Ａ、および第２のソース
・ドレイン領域４Ａを構成する島状のシリコン膜５Ａな
どの表面にゲート絶縁膜６Ａが形成され、このゲート絶
縁膜６Ａの表面に形成されたゲート電極７Ａがゲート絶
縁膜６Ａを介してチャネル形成領域３Ａに対峙してい
る。
【０００５】このような構造を有するＴＦＴ１Ａを製造
する際には、基板８Ａ上に形成した多結晶のシリコン膜
５Ａ（半導体膜）を用いる。すなわち、駆動回路の動作
速度を高めるには、ＴＦＴの動作速度が高いことが必要
であることから、高温プロセスを用いて移動度が高い多
結晶シリコン膜を形成し、この多結晶シリコン膜からＴ
ＦＴを形成する。従って、従来は、基板８Ａとして、高
温プロセスに耐えうる高価な石英ガラスを用いる必要が
あり、歪点が低い安価なガラス基板を用いることができ
ないという問題点がある。
する際には、基板８Ａ上に形成した多結晶のシリコン膜
５Ａ（半導体膜）を用いる。すなわち、駆動回路の動作
速度を高めるには、ＴＦＴの動作速度が高いことが必要
であることから、高温プロセスを用いて移動度が高い多
結晶シリコン膜を形成し、この多結晶シリコン膜からＴ
ＦＴを形成する。従って、従来は、基板８Ａとして、高
温プロセスに耐えうる高価な石英ガラスを用いる必要が
あり、歪点が低い安価なガラス基板を用いることができ
ないという問題点がある。
【０００６】そこで、歪点が低い安価なガラス基板上に
も移動度が高い多結晶シリコン膜を形成できるように、
基板上にアモルファスシリコン膜を形成した後、このア
モルファスシリコン膜にレーザアニールなどの結晶化処
理を施して、アモルファスシリコン膜を溶融固化して結
晶粒を成長させる低温プロセスが検討されている。
も移動度が高い多結晶シリコン膜を形成できるように、
基板上にアモルファスシリコン膜を形成した後、このア
モルファスシリコン膜にレーザアニールなどの結晶化処
理を施して、アモルファスシリコン膜を溶融固化して結
晶粒を成長させる低温プロセスが検討されている。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うな結晶化処理でシリコン膜の結晶粒を成長させると、
シリコン膜は、成膜時の膜堆積方向、すなわち、基板８
Ａに対して垂直な方向に柱軸が向く柱状構造の多結晶半
導体膜となり、チャネル長の方向（矢印ＣＨで示す方
向）において、チャネルがグレインバンダリー（チャネ
ル形成領域３Ａに縦線Ｂで示す。）を横切ることにな
る。その結果、シリコン膜の結晶化度を高めても、ＴＦ
Ｔ１Ａのオン電流が十分に向上しないという問題点があ
る。
うな結晶化処理でシリコン膜の結晶粒を成長させると、
シリコン膜は、成膜時の膜堆積方向、すなわち、基板８
Ａに対して垂直な方向に柱軸が向く柱状構造の多結晶半
導体膜となり、チャネル長の方向（矢印ＣＨで示す方
向）において、チャネルがグレインバンダリー（チャネ
ル形成領域３Ａに縦線Ｂで示す。）を横切ることにな
る。その結果、シリコン膜の結晶化度を高めても、ＴＦ
Ｔ１Ａのオン電流が十分に向上しないという問題点があ
る。
【０００８】以上の問題点に鑑みて、本発明の課題は、
アモルファス半導体膜から形成した多結晶半導体膜の結
晶構造を考慮してチャネルを形成することにより、オン
電流を向上することのできるＴＦＴおよびその製造方法
を提供することにある。
アモルファス半導体膜から形成した多結晶半導体膜の結
晶構造を考慮してチャネルを形成することにより、オン
電流を向上することのできるＴＦＴおよびその製造方法
を提供することにある。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、基板上にソース・ドレイン領域の一方
となる第１領域と他方となる第２領域との間にチャネル
を形成するチャネル形成領域、および該チャネル形成領
域に対してゲート絶縁膜を介して対峙するゲート電極を
有する薄膜トランジスタを縦型構造とすることを特徴と
する。すなわち、前記チャネル形成領域は、アモルファ
ス半導体膜に対する結晶化処理により形成されて前記基
板の面外方向に柱軸を向ける柱状構造の多結晶半導体膜
から構成され、前記ゲート電極は、前記チャネル形成領
域を構成する多結晶半導体膜の柱軸に略平行な側端面に
対して前記ゲート絶縁膜を介して対峙していることを特
徴とする（請求項１）。
に、本発明では、基板上にソース・ドレイン領域の一方
となる第１領域と他方となる第２領域との間にチャネル
を形成するチャネル形成領域、および該チャネル形成領
域に対してゲート絶縁膜を介して対峙するゲート電極を
有する薄膜トランジスタを縦型構造とすることを特徴と
する。すなわち、前記チャネル形成領域は、アモルファ
ス半導体膜に対する結晶化処理により形成されて前記基
板の面外方向に柱軸を向ける柱状構造の多結晶半導体膜
から構成され、前記ゲート電極は、前記チャネル形成領
域を構成する多結晶半導体膜の柱軸に略平行な側端面に
対して前記ゲート絶縁膜を介して対峙していることを特
徴とする（請求項１）。
【００１０】本発明では、レーザアニール、電子ビーム
アニール、ランプアニール、固相成長法などの結晶化処
理によって、アモルファス半導体膜を溶融固化して結晶
粒を成長させた多結晶半導体膜によってチャネル形成領
域を形成する。従って、チャネル形成領域では、半導体
膜の成膜時の膜堆積方向、すなわち、基板の面外方向に
柱軸が向く柱状構造の多結晶半導体膜となっている。そ
れでも、本発明では、多結晶半導体膜の柱軸に平行な側
端面に対してゲート電極が対峙しているので、柱軸に平
行な方向がチャネル長の方向となる。それ故、チャネル
長の方向において、チャネルがグレインバンダリーを横
切ることがないので、キャリヤの移動度が高い。よっ
て、低温プロセスで製造したＴＦＴにおいて、オン電流
の向上を図ることができる。
アニール、ランプアニール、固相成長法などの結晶化処
理によって、アモルファス半導体膜を溶融固化して結晶
粒を成長させた多結晶半導体膜によってチャネル形成領
域を形成する。従って、チャネル形成領域では、半導体
膜の成膜時の膜堆積方向、すなわち、基板の面外方向に
柱軸が向く柱状構造の多結晶半導体膜となっている。そ
れでも、本発明では、多結晶半導体膜の柱軸に平行な側
端面に対してゲート電極が対峙しているので、柱軸に平
行な方向がチャネル長の方向となる。それ故、チャネル
長の方向において、チャネルがグレインバンダリーを横
切ることがないので、キャリヤの移動度が高い。よっ
て、低温プロセスで製造したＴＦＴにおいて、オン電流
の向上を図ることができる。
【００１１】このような構成の縦型薄膜トランジスタの
製造方法では、たとえば、前記チャネル形成領域を形成
するためのアモルファス半導体膜に結晶化処理を行って
前記基板の面外方向に柱軸を向ける柱状構造の多結晶半
導体膜を形成した後、該多結晶半導体膜をパターニング
して柱軸に略平行な側端面を露出させ、しかる後に、前
記ゲート絶縁膜および前記ゲート電極を順次形成する
（請求項５）。
製造方法では、たとえば、前記チャネル形成領域を形成
するためのアモルファス半導体膜に結晶化処理を行って
前記基板の面外方向に柱軸を向ける柱状構造の多結晶半
導体膜を形成した後、該多結晶半導体膜をパターニング
して柱軸に略平行な側端面を露出させ、しかる後に、前
記ゲート絶縁膜および前記ゲート電極を順次形成する
（請求項５）。
【００１２】本発明において、前記第１領域および前記
第２領域は、たとえば、前記チャネル形成領域を構成す
る多結晶半導体膜の下層側および上層側にそれぞれ形成
された下層側半導体膜および上層側半導体膜から構成さ
れている（請求項２）。この場合に、前記チャネル形成
領域を構成する多結晶半導体膜と前記上層側半導体膜と
は、同一のパターニング形状を有していることが好まし
い（請求項３）。このような構成の縦型薄膜トランジス
タを製造する際には、前記チャネル形成領域および前記
上層側半導体膜を形成するための各半導体膜をこの順に
形成した後、該２つの半導体膜を一括してパターニング
して、製造工程数を減らすことが好ましい（請求項
６）。
第２領域は、たとえば、前記チャネル形成領域を構成す
る多結晶半導体膜の下層側および上層側にそれぞれ形成
された下層側半導体膜および上層側半導体膜から構成さ
れている（請求項２）。この場合に、前記チャネル形成
領域を構成する多結晶半導体膜と前記上層側半導体膜と
は、同一のパターニング形状を有していることが好まし
い（請求項３）。このような構成の縦型薄膜トランジス
タを製造する際には、前記チャネル形成領域および前記
上層側半導体膜を形成するための各半導体膜をこの順に
形成した後、該２つの半導体膜を一括してパターニング
して、製造工程数を減らすことが好ましい（請求項
６）。
【００１３】本発明において、前記チャネル形成領域を
構成する多結晶半導体膜が、チャネルを形成する側端面
が前記下層側半導体膜の形成領域上に位置している場合
には、当該多結晶半導体膜の側端面と前記下層側半導体
膜との間には、これらの膜間にわずかに割り込む絶縁膜
を有していることが好ましい（請求項４）。すなわち、
前記下層側半導体膜および前記絶縁膜をこの順に形成し
た後、前記基板の全面に前記チャネル形成領域を形成す
る前記多結晶半導体膜を形成し、しかる後に、前記絶縁
膜をエッチングストッパとして当該多結晶半導体膜をパ
ターニングすることが好ましい（請求項７）。
構成する多結晶半導体膜が、チャネルを形成する側端面
が前記下層側半導体膜の形成領域上に位置している場合
には、当該多結晶半導体膜の側端面と前記下層側半導体
膜との間には、これらの膜間にわずかに割り込む絶縁膜
を有していることが好ましい（請求項４）。すなわち、
前記下層側半導体膜および前記絶縁膜をこの順に形成し
た後、前記基板の全面に前記チャネル形成領域を形成す
る前記多結晶半導体膜を形成し、しかる後に、前記絶縁
膜をエッチングストッパとして当該多結晶半導体膜をパ
ターニングすることが好ましい（請求項７）。
【００１４】
【発明の実施の形態】図面を参照して、本発明の実施の
形態を説明する。なお、各実施の形態として、図６
（Ｂ）を参照して説明した液晶表示装置の駆動用ＴＦＴ
を例に説明するが、本発明に係るＴＦＴは、ＥＬ素子駆
動用やセンサ駆動用などといった各種分野に用いること
ができるものである。
形態を説明する。なお、各実施の形態として、図６
（Ｂ）を参照して説明した液晶表示装置の駆動用ＴＦＴ
を例に説明するが、本発明に係るＴＦＴは、ＥＬ素子駆
動用やセンサ駆動用などといった各種分野に用いること
ができるものである。
【００１５】［実施形態１］図１（Ａ）、（Ｂ）はそれ
ぞれ、本発明を適用したＴＦＴの断面図、および平面図
である。
ぞれ、本発明を適用したＴＦＴの断面図、および平面図
である。
【００１６】図１（Ａ）、（Ｂ）において、本形態に係
るＴＦＴ１は、液晶パネルの基体としてのガラス板から
なる基板８上に低温プロセスにより形成された駆動回路
用のＴＦＴである。このＴＦＴ１は、第１のソース・ド
レイン領域２と第２のソース・ドレイン領域４との間に
チャネルを形成するチャネル形成領域３、および該チャ
ネル形成領域３に対してゲート絶縁膜６を介して対峙す
るゲート電極７を有する点では、従来からあるＴＦＴ１
と同様である。
るＴＦＴ１は、液晶パネルの基体としてのガラス板から
なる基板８上に低温プロセスにより形成された駆動回路
用のＴＦＴである。このＴＦＴ１は、第１のソース・ド
レイン領域２と第２のソース・ドレイン領域４との間に
チャネルを形成するチャネル形成領域３、および該チャ
ネル形成領域３に対してゲート絶縁膜６を介して対峙す
るゲート電極７を有する点では、従来からあるＴＦＴ１
と同様である。
【００１７】但し、本形態では、第１のソース・ドレイ
ン領域２、チャネル形成領域３、および第２のソース・
ドレイン領域４はそれぞれ、基板８の表面に形成された
ドープトシリコン膜などの下層側半導体膜２０１、この
下層側半導体膜２０１の表面に積層された多結晶シリコ
ン膜などの多結晶半導体膜３０１、およびこの多結晶半
導体膜３０１の表面に積層されたドープトシリコン膜な
どの上層側半導体膜４０１から構成されている。チャネ
ル形成領域３を構成する多結晶半導体膜３０１は、上層
側半導体膜４０１と同様、下層側半導体膜２０１の上に
それぞれの側端面３０２、４０２が位置している。ここ
で、チャネル形成領域３を構成する多結晶半導体膜３０
１の側端面３０２と下層側半導体膜２０１との間には、
これらの膜間にわずかに割り込むエッチングストッパ用
の絶縁膜９が形成されている。
ン領域２、チャネル形成領域３、および第２のソース・
ドレイン領域４はそれぞれ、基板８の表面に形成された
ドープトシリコン膜などの下層側半導体膜２０１、この
下層側半導体膜２０１の表面に積層された多結晶シリコ
ン膜などの多結晶半導体膜３０１、およびこの多結晶半
導体膜３０１の表面に積層されたドープトシリコン膜な
どの上層側半導体膜４０１から構成されている。チャネ
ル形成領域３を構成する多結晶半導体膜３０１は、上層
側半導体膜４０１と同様、下層側半導体膜２０１の上に
それぞれの側端面３０２、４０２が位置している。ここ
で、チャネル形成領域３を構成する多結晶半導体膜３０
１の側端面３０２と下層側半導体膜２０１との間には、
これらの膜間にわずかに割り込むエッチングストッパ用
の絶縁膜９が形成されている。
【００１８】第２のソース・ドレイン領域４としての上
層側半導体４０１の表面にはシリコン酸化膜などからな
るゲート絶縁膜６が形成され、このゲート絶縁膜６は、
チャネル形成領域３を構成する多結晶半導体膜３０１の
側端面３０２を覆っている。本形態では、ゲート絶縁膜
６の表面に形成されたゲート電極７は、このゲート絶縁
膜６を介してチャネル形成領域３を構成する多結晶半導
体膜３０１の側端面３０２に対峙している。
層側半導体４０１の表面にはシリコン酸化膜などからな
るゲート絶縁膜６が形成され、このゲート絶縁膜６は、
チャネル形成領域３を構成する多結晶半導体膜３０１の
側端面３０２を覆っている。本形態では、ゲート絶縁膜
６の表面に形成されたゲート電極７は、このゲート絶縁
膜６を介してチャネル形成領域３を構成する多結晶半導
体膜３０１の側端面３０２に対峙している。
【００１９】ゲート電極７の表面側にはシリコン酸化膜
などからなる層間絶縁膜１１が形成され、この層間絶縁
膜１１のコンタクトホール１１１、１１２を介して第１
のソース・ドレイン領域２および第２のソース・ドレイ
ン領域４に対して、第１のソース・ドレイン電極１２お
よび第２のソース・ドレイン電極１３がそれぞれ電気的
に接続している。
などからなる層間絶縁膜１１が形成され、この層間絶縁
膜１１のコンタクトホール１１１、１１２を介して第１
のソース・ドレイン領域２および第２のソース・ドレイ
ン領域４に対して、第１のソース・ドレイン電極１２お
よび第２のソース・ドレイン電極１３がそれぞれ電気的
に接続している。
【００２０】このように構成した縦型のＴＦＴ１を製造
するにあたって、高温プロセスを用いると、基板８とし
て、高温プロセスに耐えうる高価な石英ガラスを用いる
必要があることから、本形態では、安価なガラス基板を
用いることができるように低温プロセスが採用されてい
る。従って、本形態のＴＦＴ１において、チャネル形成
領域３は、後述するように、基板８上にアモルファス半
導体膜を形成した後、このアモルファス半導体膜にレー
ザアニール、電子ビームアニール、ランプアニール、固
相成長法などの結晶化処理を施して得た多結晶半導体膜
３０１で形成されている。この多結晶半導体膜３０１
は、アモルファス半導体膜が溶融固化して結晶粒が成長
する過程で、成膜時の膜堆積方向、すなわち、基板８の
面外方向に柱軸（矢印Ａで示す。）が向く柱状構造を有
することになる。この柱状構造において、柱軸Ａが基板
８に対して垂直であることを表すために、図１（Ａ）に
は、チャネル形成領域３（多結晶半導体膜３０１）にグ
レインバンダリーを縦線Ｂで表してある。
するにあたって、高温プロセスを用いると、基板８とし
て、高温プロセスに耐えうる高価な石英ガラスを用いる
必要があることから、本形態では、安価なガラス基板を
用いることができるように低温プロセスが採用されてい
る。従って、本形態のＴＦＴ１において、チャネル形成
領域３は、後述するように、基板８上にアモルファス半
導体膜を形成した後、このアモルファス半導体膜にレー
ザアニール、電子ビームアニール、ランプアニール、固
相成長法などの結晶化処理を施して得た多結晶半導体膜
３０１で形成されている。この多結晶半導体膜３０１
は、アモルファス半導体膜が溶融固化して結晶粒が成長
する過程で、成膜時の膜堆積方向、すなわち、基板８の
面外方向に柱軸（矢印Ａで示す。）が向く柱状構造を有
することになる。この柱状構造において、柱軸Ａが基板
８に対して垂直であることを表すために、図１（Ａ）に
は、チャネル形成領域３（多結晶半導体膜３０１）にグ
レインバンダリーを縦線Ｂで表してある。
【００２１】このような結晶構造に合わせて、本形態で
は、チャネル形成領域３を構成する多結晶半導体膜３０
１の側端面３０２は基板８に垂直であり、この側端面３
０２に対してゲート電極７がゲート絶縁膜６を介して対
峙している。従って、ゲート電極７にゲート電位を印加
すると、チャネル形成領域３を構成する多結晶半導体膜
３０１の側端面３０２にチャネルが形成されることにな
り、このときのチャネル長の方向（矢印ＣＨで示す方
向）は、多結晶半導体膜３０１の柱軸Ａに平行である。
それ故、チャネル長ＣＨの方向において、チャネルがグ
レインバンダリーＢを横切ることがないので、キャリア
の移動度が高い。よって、低温プロセスで製造したＴＦ
Ｔ１において、オン電流の向上を図ることができる。
は、チャネル形成領域３を構成する多結晶半導体膜３０
１の側端面３０２は基板８に垂直であり、この側端面３
０２に対してゲート電極７がゲート絶縁膜６を介して対
峙している。従って、ゲート電極７にゲート電位を印加
すると、チャネル形成領域３を構成する多結晶半導体膜
３０１の側端面３０２にチャネルが形成されることにな
り、このときのチャネル長の方向（矢印ＣＨで示す方
向）は、多結晶半導体膜３０１の柱軸Ａに平行である。
それ故、チャネル長ＣＨの方向において、チャネルがグ
レインバンダリーＢを横切ることがないので、キャリア
の移動度が高い。よって、低温プロセスで製造したＴＦ
Ｔ１において、オン電流の向上を図ることができる。
【００２２】このような構成のＴＦＴ１の製造方法を、
図２および図３を参照して説明する。図２および図３
は、本形態のＴＦＴ１の製造方法を示す工程断面図であ
る。
図２および図３を参照して説明する。図２および図３
は、本形態のＴＦＴ１の製造方法を示す工程断面図であ
る。
【００２３】まず、図２（Ａ）に示すように、基板８の
全面に、リンあるいはボロンなどの不純物を約１０18ｃ
ｍ-3〜約１０20ｃｍ-3程度含有するドープトシリコン膜
などの半導体膜を厚さ数１００オングストローム〜数μ
ｍ形成した後、それを島状にパターニングして第１のソ
ース・ドレイン領域２（下層側半導体膜２０１）を形成
する。このドープト半導体膜は、多結晶半導体膜として
形成される場合の他、アモルファス半導体膜を結晶化し
たものを用いる場合もある。
全面に、リンあるいはボロンなどの不純物を約１０18ｃ
ｍ-3〜約１０20ｃｍ-3程度含有するドープトシリコン膜
などの半導体膜を厚さ数１００オングストローム〜数μ
ｍ形成した後、それを島状にパターニングして第１のソ
ース・ドレイン領域２（下層側半導体膜２０１）を形成
する。このドープト半導体膜は、多結晶半導体膜として
形成される場合の他、アモルファス半導体膜を結晶化し
たものを用いる場合もある。
【００２４】次に、図２（Ｂ）に示すように、基板８の
全面にシリコン酸化膜やシリコン窒化膜などの絶縁膜を
スパッタ法、ＣＶＤ法、蒸着法などにより形成した後、
絶縁膜をパターニングして、第１のソース・ドレイン領
域２（下側半導体膜２０１）に部分的に重なるエッチン
グストッパ用の絶縁膜９を残す。
全面にシリコン酸化膜やシリコン窒化膜などの絶縁膜を
スパッタ法、ＣＶＤ法、蒸着法などにより形成した後、
絶縁膜をパターニングして、第１のソース・ドレイン領
域２（下側半導体膜２０１）に部分的に重なるエッチン
グストッパ用の絶縁膜９を残す。
【００２５】次に、図２（Ｃ）に示すように、厚さが約
５００オングストローム〜数μｍのアモルファスシリコ
ン膜などのアモルファス半導体膜３００を形成する。ア
モルファス半導体膜３００としてアモルファスシリコン
膜を用いるならば、プラズマＣＶＤ法、ＬＰＣＶＤ法、
蒸着法、スパッタ法などの方法がある。プラズマＣＶＤ
法であれば、３５０℃以下の温度で成膜できる。ＬＰＣ
ＶＤ法ならば、原料ガスにより堆積温度が異なり、ジシ
ラン（Ｓｉ2 Ｈ6 ）ガスを用いれば約４５０℃以下の温
度、シラン（ＳｉＨ4 ）ガスを用いれば約５６０℃以下
の温度で成膜可能である。また、蒸着法、スパッタ法で
あれば約２５０℃以下の温度で成膜可能である。ここ
で、アモルファス半導体膜３００としてリンやボロンを
低濃度で添加しておくことにより、チャネルドープを行
い、ＴＦＴ１のしきい値電圧を調整することもある。
５００オングストローム〜数μｍのアモルファスシリコ
ン膜などのアモルファス半導体膜３００を形成する。ア
モルファス半導体膜３００としてアモルファスシリコン
膜を用いるならば、プラズマＣＶＤ法、ＬＰＣＶＤ法、
蒸着法、スパッタ法などの方法がある。プラズマＣＶＤ
法であれば、３５０℃以下の温度で成膜できる。ＬＰＣ
ＶＤ法ならば、原料ガスにより堆積温度が異なり、ジシ
ラン（Ｓｉ2 Ｈ6 ）ガスを用いれば約４５０℃以下の温
度、シラン（ＳｉＨ4 ）ガスを用いれば約５６０℃以下
の温度で成膜可能である。また、蒸着法、スパッタ法で
あれば約２５０℃以下の温度で成膜可能である。ここ
で、アモルファス半導体膜３００としてリンやボロンを
低濃度で添加しておくことにより、チャネルドープを行
い、ＴＦＴ１のしきい値電圧を調整することもある。
【００２６】次に、アモルファス半導体膜３００に対し
て、レーザアニール、電子ビームアニール、ランプアニ
ール、または固相成長法などの結晶化処理を行い、アモ
ルファス半導体膜３００を多結晶半導体膜とする。レー
ザアニール法では、たとえば、エキシマレーザのビーム
長が４００ｍｍのラインビームを用い、その出力強度は
たとえば２００ｍＪ／ｃｍ2 である。ラインビームにつ
いてはその幅方向におけるレーザ強度のピーク値の９０
％に相当する部分が各領域毎に重なるようにラインビー
ムを走査していく。この結晶化処理では、アモルファス
半導体膜３００が溶融固化して結晶粒が成長し、多結晶
半導体膜となる。この多結晶半導体膜では、基板８に対
して垂直な方向に柱軸Ａを向ける柱状の結晶構造（柱状
構造）を有する。
て、レーザアニール、電子ビームアニール、ランプアニ
ール、または固相成長法などの結晶化処理を行い、アモ
ルファス半導体膜３００を多結晶半導体膜とする。レー
ザアニール法では、たとえば、エキシマレーザのビーム
長が４００ｍｍのラインビームを用い、その出力強度は
たとえば２００ｍＪ／ｃｍ2 である。ラインビームにつ
いてはその幅方向におけるレーザ強度のピーク値の９０
％に相当する部分が各領域毎に重なるようにラインビー
ムを走査していく。この結晶化処理では、アモルファス
半導体膜３００が溶融固化して結晶粒が成長し、多結晶
半導体膜となる。この多結晶半導体膜では、基板８に対
して垂直な方向に柱軸Ａを向ける柱状の結晶構造（柱状
構造）を有する。
【００２７】次に、図２（Ｄ）に示すように、多結晶半
導体膜をパターニングして、チャネル形成領域３を構成
する多結晶半導体膜３０１とする。ここで、多結晶半導
体膜３０１の側端面３０２が第１のソース・ドレイン領
域２（下層側半導体膜２０１）の表面に形成されている
エッチングストッパ用の絶縁膜９の上に位置するように
パターニングする。このエッチングストッパ用の絶縁膜
９は、多結晶半導体膜３０１をパターニング形成すると
きに第１のソース・ドレイン領域２を構成する下層側半
導体膜２０１がオーバーエッチングされることを防止す
る。このようにして多結晶半導体膜３０１をパターニン
グ形成すると、エッチングストッパ用の絶縁膜９の端部
は、多結晶半導体膜３０１の側端面３０２と下層側半導
体膜２０１との間にわずかに割り込んだ状態となる。
導体膜をパターニングして、チャネル形成領域３を構成
する多結晶半導体膜３０１とする。ここで、多結晶半導
体膜３０１の側端面３０２が第１のソース・ドレイン領
域２（下層側半導体膜２０１）の表面に形成されている
エッチングストッパ用の絶縁膜９の上に位置するように
パターニングする。このエッチングストッパ用の絶縁膜
９は、多結晶半導体膜３０１をパターニング形成すると
きに第１のソース・ドレイン領域２を構成する下層側半
導体膜２０１がオーバーエッチングされることを防止す
る。このようにして多結晶半導体膜３０１をパターニン
グ形成すると、エッチングストッパ用の絶縁膜９の端部
は、多結晶半導体膜３０１の側端面３０２と下層側半導
体膜２０１との間にわずかに割り込んだ状態となる。
【００２８】次に、基板８の全面に、リンあるいはボロ
ンなどの不純物を約１０18ｃｍ-3程度含有するドープト
半導体膜を形成した後、それを島状にパターニングし
て、図２（Ｅ）に示すように、第２のソース・ドレイン
領域４（上層側半導体膜４０１）を形成する。このドー
プト半導体膜も、多結晶半導体膜として形成される場合
の他、アモルファス半導体膜を結晶化したものを用いる
場合もある。
ンなどの不純物を約１０18ｃｍ-3程度含有するドープト
半導体膜を形成した後、それを島状にパターニングし
て、図２（Ｅ）に示すように、第２のソース・ドレイン
領域４（上層側半導体膜４０１）を形成する。このドー
プト半導体膜も、多結晶半導体膜として形成される場合
の他、アモルファス半導体膜を結晶化したものを用いる
場合もある。
【００２９】次に、図３（Ａ）に示すように、基板８の
全面に、ＴＥＯＳ（テトラエトキシシラン）や酸素ガス
などを原料ガスとしてプラズマＣＶＤ法やＣＶＤ法、あ
るいはスパッタ法などにより厚さが約６００〜１５００
オングストロームのシリコン酸化膜などからなるゲート
絶縁膜６を形成する。
全面に、ＴＥＯＳ（テトラエトキシシラン）や酸素ガス
などを原料ガスとしてプラズマＣＶＤ法やＣＶＤ法、あ
るいはスパッタ法などにより厚さが約６００〜１５００
オングストロームのシリコン酸化膜などからなるゲート
絶縁膜６を形成する。
【００３０】次に、基板８の全面に、ドープト半導体
膜、金属膜（タンタル、クロム、アルミニウムなど）、
シリサイド膜（タングステンシリサイド、モリブデンシ
リサイドなど）などの導電膜を形成した後、図３（Ｂ）
に示すようにパターニングして、多結晶半導体膜３０１
の側端面３０２にゲート絶縁膜６を介して対峙するゲー
ト電極７を形成する。
膜、金属膜（タンタル、クロム、アルミニウムなど）、
シリサイド膜（タングステンシリサイド、モリブデンシ
リサイドなど）などの導電膜を形成した後、図３（Ｂ）
に示すようにパターニングして、多結晶半導体膜３０１
の側端面３０２にゲート絶縁膜６を介して対峙するゲー
ト電極７を形成する。
【００３１】次に、基板８の全面に層間絶縁膜１１を形
成した後、図１（Ａ）に示すように、第１のソース・ド
レイン領域２および第２のソース・ドレイン領域３に対
応する位置にコンタクトホール１１１、１１２を形成す
る。
成した後、図１（Ａ）に示すように、第１のソース・ド
レイン領域２および第２のソース・ドレイン領域３に対
応する位置にコンタクトホール１１１、１１２を形成す
る。
【００３２】そして、基板８の全面にドープト半導体
膜、金属膜（タンタル、クロム、アルミニウムなど）、
シリサイド膜（タングステンシリサイド、モリブデンシ
リサイドなど）などの導電膜を形成した後、パターニン
グして、第１のソース・ドレイン電極１２および第２の
ソース・ドレイン電極１３を形成する。
膜、金属膜（タンタル、クロム、アルミニウムなど）、
シリサイド膜（タングステンシリサイド、モリブデンシ
リサイドなど）などの導電膜を形成した後、パターニン
グして、第１のソース・ドレイン電極１２および第２の
ソース・ドレイン電極１３を形成する。
【００３３】このようなＴＦＴ１の製造方法によれば、
あくまで低温プロセスでＴＦＴ１を製造できるので、基
板８としては安価なガラス基板を用いることができる。
また、チャネル形成領域３を構成する多結晶半導体膜３
０１を島状にパターニングするときには、側端面３０２
に相当する位置の下層にエッチングストッパ用の絶縁膜
９が予め形成されているので、第１のソース・ドレイン
領域２を構成する下層側半導体膜２０１がオーバーエッ
チングされることがない。
あくまで低温プロセスでＴＦＴ１を製造できるので、基
板８としては安価なガラス基板を用いることができる。
また、チャネル形成領域３を構成する多結晶半導体膜３
０１を島状にパターニングするときには、側端面３０２
に相当する位置の下層にエッチングストッパ用の絶縁膜
９が予め形成されているので、第１のソース・ドレイン
領域２を構成する下層側半導体膜２０１がオーバーエッ
チングされることがない。
【００３４】［実施形態２］図４（Ａ）、（Ｂ）はそれ
ぞれ、本発明を適用したＴＦＴの断面図、および平面図
である。なお、本形態のＴＦＴおよびその製造方法は、
基本的な構成が実施形態１と同様なので、共通する部分
には同一の符号を付して図面に表し、それらの説明を省
略する。
ぞれ、本発明を適用したＴＦＴの断面図、および平面図
である。なお、本形態のＴＦＴおよびその製造方法は、
基本的な構成が実施形態１と同様なので、共通する部分
には同一の符号を付して図面に表し、それらの説明を省
略する。
【００３５】図４（Ａ）、（Ｂ）において、本形態に係
るＴＦＴ１も、実施形態１と同様、、第１のソース・ド
レイン領域２、チャネル形成領域３、および第２のソー
ス・ドレイン領域４はそれぞれ、基板８の表面に形成さ
れたドープトシリコン膜などの下層側半導体膜２０１、
この下層側半導体膜２０１の表面に積層された多結晶シ
リコン膜などの多結晶半導体膜３０１、およびこの多結
晶半導体膜３０１の表面に積層されたドープトシリコン
膜などの上層側半導体膜４０１から構成されている。
るＴＦＴ１も、実施形態１と同様、、第１のソース・ド
レイン領域２、チャネル形成領域３、および第２のソー
ス・ドレイン領域４はそれぞれ、基板８の表面に形成さ
れたドープトシリコン膜などの下層側半導体膜２０１、
この下層側半導体膜２０１の表面に積層された多結晶シ
リコン膜などの多結晶半導体膜３０１、およびこの多結
晶半導体膜３０１の表面に積層されたドープトシリコン
膜などの上層側半導体膜４０１から構成されている。
【００３６】このように構成した縦型のＴＦＴ１を製造
するにあたっても、チャネル形成領域３は、アモルファ
ス半導体膜にレーザアニール、電子ビームアニール、ラ
ンプアニール、固相成長法などの結晶化処理を施して得
た多結晶半導体膜３０１で形成されている。この多結晶
半導体膜３０１は、アモルファス半導体膜が溶融固化し
て結晶粒が成長する過程で、成膜時の膜堆積方向、すな
わち、基板８の面外方向に柱軸（矢印Ａで示す。）が向
く柱状構造を有することになる。この柱状構造におい
て、柱軸Ａが基板８に対して垂直であることを表すため
に、図１（Ａ）には、チャネル形成領域３（多結晶半導
体膜３０１）にグレインバンダリーを縦線Ｂで表してあ
る。
するにあたっても、チャネル形成領域３は、アモルファ
ス半導体膜にレーザアニール、電子ビームアニール、ラ
ンプアニール、固相成長法などの結晶化処理を施して得
た多結晶半導体膜３０１で形成されている。この多結晶
半導体膜３０１は、アモルファス半導体膜が溶融固化し
て結晶粒が成長する過程で、成膜時の膜堆積方向、すな
わち、基板８の面外方向に柱軸（矢印Ａで示す。）が向
く柱状構造を有することになる。この柱状構造におい
て、柱軸Ａが基板８に対して垂直であることを表すため
に、図１（Ａ）には、チャネル形成領域３（多結晶半導
体膜３０１）にグレインバンダリーを縦線Ｂで表してあ
る。
【００３７】このような結晶構造に合わせて、本形態で
は、チャネル形成領域３を構成する多結晶半導体膜３０
１の側端面３０２は基板８に垂直であり、この側端面３
０２に対してゲート電極７がゲート絶縁膜６を介して対
峙している。従って、チャネル長の方向（矢印ＣＨで示
す方向）は、多結晶半導体膜３０１の柱軸Ａに平行であ
る。それ故、チャネル長ＣＨの方向において、チャネル
がグレインバンダリーＢを横切ることがないので、キャ
リアの移動度が高い。よって、低温プロセスで製造した
ＴＦＴ１において、オン電流の向上を図ることができ
る。
は、チャネル形成領域３を構成する多結晶半導体膜３０
１の側端面３０２は基板８に垂直であり、この側端面３
０２に対してゲート電極７がゲート絶縁膜６を介して対
峙している。従って、チャネル長の方向（矢印ＣＨで示
す方向）は、多結晶半導体膜３０１の柱軸Ａに平行であ
る。それ故、チャネル長ＣＨの方向において、チャネル
がグレインバンダリーＢを横切ることがないので、キャ
リアの移動度が高い。よって、低温プロセスで製造した
ＴＦＴ１において、オン電流の向上を図ることができ
る。
【００３８】このような構成のＴＦＴ１の製造方法で
は、以下に説明するように、チャネル形成領域３を構成
する多結晶半導体膜３０１と、第２のソース・ドレイン
領域４を構成する上層側半導体膜４０１とを一括してパ
ターニングしたため、同一のパターニング形状を有して
いる。
は、以下に説明するように、チャネル形成領域３を構成
する多結晶半導体膜３０１と、第２のソース・ドレイン
領域４を構成する上層側半導体膜４０１とを一括してパ
ターニングしたため、同一のパターニング形状を有して
いる。
【００３９】本形態のＴＦＴ１の製造方法を、図５を参
照して説明する。図５は、本形態のＴＦＴ１の製造方法
を示す工程断面図である。
照して説明する。図５は、本形態のＴＦＴ１の製造方法
を示す工程断面図である。
【００４０】まず、図５（Ａ）に示すように、基板８の
全面に、リンあるいはボロンなどの不純物を約１０18ｃ
ｍ-3程度含有するドープトシリコン膜などの半導体膜を
形成した後、それを島状にパターニングして第１のソー
ス・ドレイン領域２（下層側半導体膜２０１）を形成す
る。
全面に、リンあるいはボロンなどの不純物を約１０18ｃ
ｍ-3程度含有するドープトシリコン膜などの半導体膜を
形成した後、それを島状にパターニングして第１のソー
ス・ドレイン領域２（下層側半導体膜２０１）を形成す
る。
【００４１】次に、図５（Ｂ）に示すように、基板８の
全面にシリコン酸化膜やシリコン窒化膜などの絶縁膜を
スパッタ法、ＣＶＤ法、蒸着法などにより形成した後、
絶縁膜をパターニングして、エッチングストッパ用の絶
縁膜９を残す。
全面にシリコン酸化膜やシリコン窒化膜などの絶縁膜を
スパッタ法、ＣＶＤ法、蒸着法などにより形成した後、
絶縁膜をパターニングして、エッチングストッパ用の絶
縁膜９を残す。
【００４２】次に、図５（Ｃ）に示すように、基板８の
温度をたとえば３５０℃に設定して、基板８の全面にプ
ラズマＣＶＤ法、ＬＰＣＶＤ法、蒸着法、スパッタ法な
どにより厚さが約５００オングストローム〜数μｍのア
モルファスシリコン膜などのアモルファス半導体膜３０
０を形成する。
温度をたとえば３５０℃に設定して、基板８の全面にプ
ラズマＣＶＤ法、ＬＰＣＶＤ法、蒸着法、スパッタ法な
どにより厚さが約５００オングストローム〜数μｍのア
モルファスシリコン膜などのアモルファス半導体膜３０
０を形成する。
【００４３】次に、アモルファス半導体膜３００に対し
て、レーザアニール、電子ビームアニール、ランプアニ
ール、または固相成長法などの結晶化処理を行い、アモ
ルファス半導体膜３００を多結晶半導体膜３００Ｂとす
る。レーザアニール法では、たとえば、エキシマレーザ
のビーム長が４００ｍｍのラインビームを用い、その出
力強度はたとえば２００ｍＪ／ｃｍ2 である。ラインビ
ームについてはその幅方向におけるレーザ強度のピーク
値の９０％に相当する部分が各領域毎に重なるようにラ
インビームを走査していく。この結晶化処理では、アモ
ルファス半導体膜３００が溶融固化して結晶粒が成長
し、多結晶半導体膜３００Ｂとなる。この多結晶半導体
膜３００Ｂでは、基板８に対して垂直な方向に柱軸Ａを
向ける柱状の結晶構造（柱状構造）を有する。
て、レーザアニール、電子ビームアニール、ランプアニ
ール、または固相成長法などの結晶化処理を行い、アモ
ルファス半導体膜３００を多結晶半導体膜３００Ｂとす
る。レーザアニール法では、たとえば、エキシマレーザ
のビーム長が４００ｍｍのラインビームを用い、その出
力強度はたとえば２００ｍＪ／ｃｍ2 である。ラインビ
ームについてはその幅方向におけるレーザ強度のピーク
値の９０％に相当する部分が各領域毎に重なるようにラ
インビームを走査していく。この結晶化処理では、アモ
ルファス半導体膜３００が溶融固化して結晶粒が成長
し、多結晶半導体膜３００Ｂとなる。この多結晶半導体
膜３００Ｂでは、基板８に対して垂直な方向に柱軸Ａを
向ける柱状の結晶構造（柱状構造）を有する。
【００４４】次に、図５（Ｄ）に示すように、基板８の
全面に、リンあるいはボロンなどの不純物を約１０18ｃ
ｍ-3程度含有するドープト半導体膜４００を形成する。
その結果、ドープト半導体膜４００は、アモルファス半
導体膜３００を結晶化した後の多結晶半導体膜３００Ｂ
に積層された状態になる。
全面に、リンあるいはボロンなどの不純物を約１０18ｃ
ｍ-3程度含有するドープト半導体膜４００を形成する。
その結果、ドープト半導体膜４００は、アモルファス半
導体膜３００を結晶化した後の多結晶半導体膜３００Ｂ
に積層された状態になる。
【００４５】次に、ドープト半導体膜４００の表面にレ
ジストマスクＲＭを形成する。
ジストマスクＲＭを形成する。
【００４６】そして、レジストマスクＲＭを用いて、ド
ープト半導体膜４００および多結晶半導体膜３００Ｂを
一括してパターニングし、図５（Ｅ）に示すように、チ
ャネル形成領域３を構成する多結晶半導体膜３０１およ
び第２のソース・ドレイン領域４（上層側半導体膜４０
１）を残す。このときも、多結晶半導体膜３０１の側端
面３０２が第１のソース・ドレイン領域２（下層側半導
体膜２０１）の表面に形成されているエッチングストッ
パ用の絶縁膜９の上に位置するようにパターニングす
る。このエッチングストッパ用の絶縁膜９は、第２のソ
ース・ドレイン領域４（上層側半導体膜４０１）および
多結晶半導体膜３０１をパターニング形成するときに第
１のソース・ドレイン領域２を構成する下層側半導体膜
２０１がオーバーエッチングされることを防止する。
ープト半導体膜４００および多結晶半導体膜３００Ｂを
一括してパターニングし、図５（Ｅ）に示すように、チ
ャネル形成領域３を構成する多結晶半導体膜３０１およ
び第２のソース・ドレイン領域４（上層側半導体膜４０
１）を残す。このときも、多結晶半導体膜３０１の側端
面３０２が第１のソース・ドレイン領域２（下層側半導
体膜２０１）の表面に形成されているエッチングストッ
パ用の絶縁膜９の上に位置するようにパターニングす
る。このエッチングストッパ用の絶縁膜９は、第２のソ
ース・ドレイン領域４（上層側半導体膜４０１）および
多結晶半導体膜３０１をパターニング形成するときに第
１のソース・ドレイン領域２を構成する下層側半導体膜
２０１がオーバーエッチングされることを防止する。
【００４７】以降の工程は、実施形態１と同様なので、
その説明を省略するが、本形態によれば、低温プロセス
でＴＦＴ１を製造できるので、基板８としては安価なガ
ラス基板を用いることができるなど、実施の形態１と同
様な効果を奏するとともに、チャネル形成領域３を構成
する多結晶半導体膜３０１と、第２のソース・ドレイン
領域４を構成する上層側半導体膜４０１とを一括してパ
ターニング形成するので、パターニング工程が実施形態
１よりも１工程分少なくて済むという利点がある。
その説明を省略するが、本形態によれば、低温プロセス
でＴＦＴ１を製造できるので、基板８としては安価なガ
ラス基板を用いることができるなど、実施の形態１と同
様な効果を奏するとともに、チャネル形成領域３を構成
する多結晶半導体膜３０１と、第２のソース・ドレイン
領域４を構成する上層側半導体膜４０１とを一括してパ
ターニング形成するので、パターニング工程が実施形態
１よりも１工程分少なくて済むという利点がある。
【００４８】［その他の実施形態］なお、上記の形態で
は半導体膜として、シリコン膜を用いた例であったが、
ゲルマニウム、シリコン−ゲルマニウムなどの半導体膜
を用いたＴＦＴに本発明を適用してもよい。
は半導体膜として、シリコン膜を用いた例であったが、
ゲルマニウム、シリコン−ゲルマニウムなどの半導体膜
を用いたＴＦＴに本発明を適用してもよい。
【００４９】
【発明の効果】以上説明したように、本発明では、結晶
化処理によってアモルファス半導体膜から得た多結晶半
導体膜の柱軸に平行な側端面に対してゲート電極が対峙
しているので、柱軸に平行な方向がチャネル長の方向と
なる。それ故、チャネル長の方向において、チャネルが
グレインバンダリーを横切ることがないので、キャリヤ
の移動度が高い。よって、低温プロセスで製造したＴＦ
Ｔにおいて、オン電流の向上を図ることができる。
化処理によってアモルファス半導体膜から得た多結晶半
導体膜の柱軸に平行な側端面に対してゲート電極が対峙
しているので、柱軸に平行な方向がチャネル長の方向と
なる。それ故、チャネル長の方向において、チャネルが
グレインバンダリーを横切ることがないので、キャリヤ
の移動度が高い。よって、低温プロセスで製造したＴＦ
Ｔにおいて、オン電流の向上を図ることができる。
【図１】（Ａ）、（Ｂ）はそれぞれ、本発明の実施形態
１に係るＴＦＴの断面図および平面図である。
１に係るＴＦＴの断面図および平面図である。
【図２】図１に示すＴＦＴの製造方法を示す工程断面図
である。
である。
【図３】図１に示すＴＦＴの製造方法において、図２に
示す工程に続いて行う各工程を示す工程断面図である。
示す工程に続いて行う各工程を示す工程断面図である。
【図４】（Ａ）、（Ｂ）はそれぞれ、本発明の実施形態
２に係るＴＦＴの断面図および平面図である。
２に係るＴＦＴの断面図および平面図である。
【図５】図４に示すＴＦＴの製造方法を示す工程断面図
である。
である。
【図６】（Ａ）、（Ｂ）はそれぞれ、液晶表示装置のア
クティブマトリクス基板のブロック図、それに構成した
駆動回路の一部を示す回路図である。
クティブマトリクス基板のブロック図、それに構成した
駆動回路の一部を示す回路図である。
【図７】（Ａ）、（Ｂ）はそれぞれ、従来のＴＦＴの断
面図および平面図である。
面図および平面図である。
１ ＴＦＴ ２ 第１のソース・ドレイン領域 ３ チャネル形成領域 ４ 第２のソース・ドレイン領域 ６ ゲート絶縁膜 ７ ゲート電極 ８ 基板 ９ エッチングストッパ用の絶縁膜 １１ 層間絶縁膜 １２ 第１のソース・ドレイン電極 １３ 第２のソース・ドレイン電極 ２０１ 下層側半導体膜 ３０１ 多結晶半導体膜 ３０２ 多結晶半導体膜の側端面 ４０１ 上層側半導体膜 Ａ 多結晶半導体膜の柱軸 Ｂ グレインバンダリー ＣＨ チャネル長の方向
Claims (7)
- 【請求項１】 基板上にソース・ドレイン領域の一方と
なる第１領域と他方となる第２領域との間にチャネルを
形成するチャネル形成領域、および該チャネル形成領域
に対してゲート絶縁膜を介して対峙するゲート電極を有
する薄膜トランジスタであって、 前記チャネル形成領域は、アモルファス半導体膜に対す
る結晶化処理により形成されて前記基板の面外方向に柱
軸を向ける柱状構造の多結晶半導体膜から構成され、 前記ゲート電極は、前記チャネル形成領域を構成する多
結晶半導体膜の柱軸に略平行な側端面に対して前記ゲー
ト絶縁膜を介して対峙していることを特徴とする縦型薄
膜トランジスタ。 - 【請求項２】 請求項１において、前記第１領域および
前記第２領域は、前記チャネル形成領域を構成する多結
晶半導体膜の下層側および上層側にそれぞれ形成された
下層側半導体膜および上層側半導体膜から構成されてい
ることを特徴とする縦型薄膜トランジスタ。 - 【請求項３】 請求項２において、前記チャネル形成領
域を構成する多結晶半導体膜と前記上層側半導体膜と
は、同一のパターニング形状を有していることを特徴と
する縦型薄膜トランジスタ。 - 【請求項４】 請求項１ないし３のいずれかにおいて、
前記チャネル形成領域を構成する多結晶半導体膜は、チ
ャネルを形成する側端面が前記下層側半導体膜の形成領
域上に位置し、 当該多結晶半導体膜の側端面と前記下層側半導体膜との
間には、これらの膜間にわずかに割り込む絶縁膜を有し
ていることを特徴とする縦型薄膜トランジスタ。 - 【請求項５】 請求項１または２に規定する縦型薄膜ト
ランジスタの製造方法であって、前記チャネル形成領域
を形成するためのアモルファス半導体膜に結晶化処理を
行って前記基板の面外方向に柱軸を向ける柱状構造の多
結晶半導体膜を形成した後、該多結晶半導体膜をパター
ニングして柱軸に略平行な側端面を露出させ、しかる後
に、前記ゲート絶縁膜および前記ゲート電極を順次形成
することを特徴とする縦型薄膜トランジスタの製造方
法。 - 【請求項６】 請求項３に規定する縦型薄膜トランジス
タの製造方法であって、前記チャネル形成領域および前
記上層側半導体膜を形成するための各半導体膜をこの順
に形成した後、該２つの半導体膜を一括してパターニン
グすることを特徴とする縦型薄膜トランジスタの製造方
法。 - 【請求項７】 請求項４に規定する縦型薄膜トランジス
タの製造方法であって、前記下層側半導体膜および前記
絶縁膜をこの順に形成した後、前記基板の全面に前記チ
ャネル形成領域を形成する前記多結晶半導体膜を形成
し、しかる後に、前記絶縁膜をエッチングストッパとし
て当該多結晶半導体膜をパターニングすることを特徴と
する縦型薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8465698A JP3788021B2 (ja) | 1998-03-30 | 1998-03-30 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8465698A JP3788021B2 (ja) | 1998-03-30 | 1998-03-30 | 薄膜トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11284191A true JPH11284191A (ja) | 1999-10-15 |
| JP3788021B2 JP3788021B2 (ja) | 2006-06-21 |
Family
ID=13836771
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8465698A Expired - Fee Related JP3788021B2 (ja) | 1998-03-30 | 1998-03-30 | 薄膜トランジスタおよびその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3788021B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100213459A1 (en) * | 2007-09-28 | 2010-08-26 | Canon Kabushiki Kaisha | Thin film transistor, manufacturing method therefor, and display apparatus using the same |
| JP2011135067A (ja) * | 2009-11-28 | 2011-07-07 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2017175140A (ja) * | 2009-10-30 | 2017-09-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6012769A (ja) * | 1983-07-01 | 1985-01-23 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ |
| JPS60157260A (ja) * | 1984-01-26 | 1985-08-17 | Seiko Instr & Electronics Ltd | 縦型薄膜トランジスタ |
| JPS63293881A (ja) * | 1987-05-26 | 1988-11-30 | Ricoh Co Ltd | 縦型ｍｏｓ型薄膜トランジスタ |
| JPS63296378A (ja) * | 1987-05-28 | 1988-12-02 | Toppan Printing Co Ltd | 縦型薄膜トランジスタ |
| JPH01283879A (ja) * | 1988-05-11 | 1989-11-15 | Nippon Telegr & Teleph Corp <Ntt> | 薄膜形半導体装置とその製造方法 |
| JPH07106588A (ja) * | 1993-10-04 | 1995-04-21 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1998
- 1998-03-30 JP JP8465698A patent/JP3788021B2/ja not_active Expired - Fee Related
Patent Citations (6)
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|---|---|---|---|---|
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| US20100213459A1 (en) * | 2007-09-28 | 2010-08-26 | Canon Kabushiki Kaisha | Thin film transistor, manufacturing method therefor, and display apparatus using the same |
| US8563977B2 (en) * | 2007-09-28 | 2013-10-22 | Canon Kabushiki Kaisha | Thin film transistor having a two-layer semiconductor with columnar structures, manufacturing method therefor, and display apparatus using the same |
| JP2017175140A (ja) * | 2009-10-30 | 2017-09-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2011135067A (ja) * | 2009-11-28 | 2011-07-07 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| US9368640B2 (en) | 2009-11-28 | 2016-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Transistor with stacked oxide semiconductor films |
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| Publication number | Publication date |
|---|---|
| JP3788021B2 (ja) | 2006-06-21 |
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