JP2001284600A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JP2001284600A JP2001284600A JP2000101929A JP2000101929A JP2001284600A JP 2001284600 A JP2001284600 A JP 2001284600A JP 2000101929 A JP2000101929 A JP 2000101929A JP 2000101929 A JP2000101929 A JP 2000101929A JP 2001284600 A JP2001284600 A JP 2001284600A
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- thin film
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- film transistor
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Abstract
(57)【要約】
【課題】 本発明は薄膜トランジスタ及びその製造方法
と液晶表示装置及びその製造方法とエレクトロルミネッ
センス表示装置及びその製造方法に関するものであり、
性能に優れた薄膜トランジスタ及びその製造方法を生産
性が高く低コストで提供することを目的とする。 【解決手段】 ゲート電極のＡｌとゲート絶縁膜中の水
との反応によって生成される水素によって多結晶シリコ
ンの欠陥の終端化を行う。
と液晶表示装置及びその製造方法とエレクトロルミネッ
センス表示装置及びその製造方法に関するものであり、
性能に優れた薄膜トランジスタ及びその製造方法を生産
性が高く低コストで提供することを目的とする。 【解決手段】 ゲート電極のＡｌとゲート絶縁膜中の水
との反応によって生成される水素によって多結晶シリコ
ンの欠陥の終端化を行う。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は各種の半導体装置や
センサーアレイ、ＳＲＡＭ（Static Random Access Mem
ory）等に応用される薄膜トランジスタ及びその製造方
法に関する。また、液晶表示装置及びその製造方法、並
びにエレクトロルミネッセンス表示装置及びその製造方
法に関する。
センサーアレイ、ＳＲＡＭ（Static Random Access Mem
ory）等に応用される薄膜トランジスタ及びその製造方
法に関する。また、液晶表示装置及びその製造方法、並
びにエレクトロルミネッセンス表示装置及びその製造方
法に関する。
【０００２】
【従来の技術】以下、従来の薄膜トランジスタの例とし
て、液晶表示装置用に開発が進められているポリシリコ
ン薄膜トランジスタを、図面を用いて説明を行う。
て、液晶表示装置用に開発が進められているポリシリコ
ン薄膜トランジスタを、図面を用いて説明を行う。
【０００３】近年薄膜トランジスタを用いた液晶表示の
分野では、高価な石英基板ではなく安価なガラス基板が
使用可能な比較的低温（概ね６００℃以下）で作成でき
る多結晶シリコン薄膜トランジスタ（以下、「低温poly
-Si ＴＦＴ」と略記する）が注目を集めている。例え
ば、「Society for Information Display Internationa
l Symposium Digest of Technical Papers Volume XXX
(1999) p.p.172〜175」に記載されている低温poly-Si
ＴＦＴを従来例として、（図７）を参照しながら簡単に
説明する。
分野では、高価な石英基板ではなく安価なガラス基板が
使用可能な比較的低温（概ね６００℃以下）で作成でき
る多結晶シリコン薄膜トランジスタ（以下、「低温poly
-Si ＴＦＴ」と略記する）が注目を集めている。例え
ば、「Society for Information Display Internationa
l Symposium Digest of Technical Papers Volume XXX
(1999) p.p.172〜175」に記載されている低温poly-Si
ＴＦＴを従来例として、（図７）を参照しながら簡単に
説明する。
【０００４】この従来例の低温poly-Si ＴＦＴの製造方
法は、まず基板１上に非晶質シリコン層を全面に堆積
後、エキシマレーザーを照射し基板上の非晶質シリコン
層を局所的に加熱溶融して結晶化させ多結晶シリコン層
３を得る。次にゲ−ト絶縁膜４として１２０nmのＳｉＯ
２ 層をする。次に、ゲ−ト電極５−１をMoW合金を用い
て形成する。このとき、poly-SiＴＦＴの課題であるリ
ーク電流を減少させるため、ＬＤＤ(Lightly Doped Dra
in)構造を形成する。そしてＳｉＯ２からなる層間絶縁
膜１２を形成した後、コンタクトホール１３を形成す
る。最後にAlを用いてソース電極１４及びドレイン電極
１５を形成することにより低温poy-Si ＴＦＴを作製す
る。しかしながら、このままでは、poly-Siには多くの
欠陥が含まれているため、ＴＦＴが正常に動作しなかっ
たり、所望の特性が得られないため、多くの場合は水素
プラズマに曝すことによって、poly-Si中の欠陥を水素
で終端化させて、所望のＴＦＴ特性を得るのが一般的で
あった。
法は、まず基板１上に非晶質シリコン層を全面に堆積
後、エキシマレーザーを照射し基板上の非晶質シリコン
層を局所的に加熱溶融して結晶化させ多結晶シリコン層
３を得る。次にゲ−ト絶縁膜４として１２０nmのＳｉＯ
２ 層をする。次に、ゲ−ト電極５−１をMoW合金を用い
て形成する。このとき、poly-SiＴＦＴの課題であるリ
ーク電流を減少させるため、ＬＤＤ(Lightly Doped Dra
in)構造を形成する。そしてＳｉＯ２からなる層間絶縁
膜１２を形成した後、コンタクトホール１３を形成す
る。最後にAlを用いてソース電極１４及びドレイン電極
１５を形成することにより低温poy-Si ＴＦＴを作製す
る。しかしながら、このままでは、poly-Siには多くの
欠陥が含まれているため、ＴＦＴが正常に動作しなかっ
たり、所望の特性が得られないため、多くの場合は水素
プラズマに曝すことによって、poly-Si中の欠陥を水素
で終端化させて、所望のＴＦＴ特性を得るのが一般的で
あった。
【０００５】
【発明が解決しようとする課題】上記（図５）に示す従
来の低温poly-Si ＴＦＴを作製する場合、以下の課題が
生じる。（図５）に示した例では、水素プラズマに曝す
ことによって欠陥を水素で終端化させているが、水素プ
ラズマの暴露させるために、真空装置など高額の設備が
必要となる。また、水素を取り扱うため、防爆設備など
も完備させる必要があり、コスト高になってしまう。ま
た、水素を外部から供給するため、長時間の水素化が必
要となり、生産性も下がってしまうという課題を有して
いる。
来の低温poly-Si ＴＦＴを作製する場合、以下の課題が
生じる。（図５）に示した例では、水素プラズマに曝す
ことによって欠陥を水素で終端化させているが、水素プ
ラズマの暴露させるために、真空装置など高額の設備が
必要となる。また、水素を取り扱うため、防爆設備など
も完備させる必要があり、コスト高になってしまう。ま
た、水素を外部から供給するため、長時間の水素化が必
要となり、生産性も下がってしまうという課題を有して
いる。
【０００６】本発明はかかる点に鑑み、低コストで生産
性に優れた薄膜トランジスタ及びその製造方法と液晶表
示装置及びその製造方法とエレクトロルミネッセンス表
示装置及びその製造方法を提供することを目的とする。
性に優れた薄膜トランジスタ及びその製造方法と液晶表
示装置及びその製造方法とエレクトロルミネッセンス表
示装置及びその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】これらの課題を解決する
ために、本発明の発明者が様々に検討したところ、Alま
たはAlを主成分とする材料は水(H2O)は、 2Al+3H2O→Al2O3+3H2 という反応によって水素を放出する。そこで、水分を含
ませたゲート絶縁膜を用い、さらにゲート電極にAlまた
はAlを主成分とする材料を用いて、熱処理することによ
ってAlと水(H2O)との反応を促進させることで、水素を
効果的に生成させて、多結晶シリコンの欠陥を終端化さ
せることを特徴とする。
ために、本発明の発明者が様々に検討したところ、Alま
たはAlを主成分とする材料は水(H2O)は、 2Al+3H2O→Al2O3+3H2 という反応によって水素を放出する。そこで、水分を含
ませたゲート絶縁膜を用い、さらにゲート電極にAlまた
はAlを主成分とする材料を用いて、熱処理することによ
ってAlと水(H2O)との反応を促進させることで、水素を
効果的に生成させて、多結晶シリコンの欠陥を終端化さ
せることを特徴とする。
【０００８】
【発明の実施の形態】本発明の請求項１記載の薄膜トラ
ンジスタは、チャネル領域とドナーまたはアクセプタと
なる不純物を含有するソース及びドレイン領域からなる
多結晶シリコンを主成分とする半導体層とゲート絶縁膜
とゲート電極とソース及びドレイン電極を少なくとも有
する薄膜トランジスタであって、前記ゲート電極はＡｌ
またはＡｌを主成分とする材料からなり、前記ゲート電
極と前記ゲート絶縁膜界面にはＡｌの酸化物が存在する
ことを特徴としたものである。本発明によれば、性能に
優れた薄膜トランジスタが提供できるという作用を有す
る。
ンジスタは、チャネル領域とドナーまたはアクセプタと
なる不純物を含有するソース及びドレイン領域からなる
多結晶シリコンを主成分とする半導体層とゲート絶縁膜
とゲート電極とソース及びドレイン電極を少なくとも有
する薄膜トランジスタであって、前記ゲート電極はＡｌ
またはＡｌを主成分とする材料からなり、前記ゲート電
極と前記ゲート絶縁膜界面にはＡｌの酸化物が存在する
ことを特徴としたものである。本発明によれば、性能に
優れた薄膜トランジスタが提供できるという作用を有す
る。
【０００９】本発明の請求項２記載の薄膜トランジスタ
の製造方法はチャネル領域とドナーまたはアクセプタと
なる不純物を含有するソース及びドレイン領域からなる
多結晶シリコンを主成分とする半導体層と水分を含むＳ
ｉＯ２からなるゲート絶縁膜とＡｌまたはＡｌを主成分
とするゲート電極とソース及びドレイン電極を少なくと
も有する薄膜トランジスタの製造方法であって、熱処理
を行うことによって前記水分を含むＳｉＯ２からなるゲ
ート絶縁膜と前記Ａｌを主成分とするゲート電極の界面
においてＡｌの酸化物と水素を発生させる工程と、前記
水素を用いて前記チャネル領域とドナーまたはアクセプ
タとなる不純物を含有するソース及びドレイン領域から
なる多結晶シリコンを主成分とする半導体層の欠陥を終
端化させる工程を含むことを特徴としたものである。本
発明によれば、性能に優れた薄膜トランジスタが生産性
に優れ、低コストで製造できるという作用を有する。
の製造方法はチャネル領域とドナーまたはアクセプタと
なる不純物を含有するソース及びドレイン領域からなる
多結晶シリコンを主成分とする半導体層と水分を含むＳ
ｉＯ２からなるゲート絶縁膜とＡｌまたはＡｌを主成分
とするゲート電極とソース及びドレイン電極を少なくと
も有する薄膜トランジスタの製造方法であって、熱処理
を行うことによって前記水分を含むＳｉＯ２からなるゲ
ート絶縁膜と前記Ａｌを主成分とするゲート電極の界面
においてＡｌの酸化物と水素を発生させる工程と、前記
水素を用いて前記チャネル領域とドナーまたはアクセプ
タとなる不純物を含有するソース及びドレイン領域から
なる多結晶シリコンを主成分とする半導体層の欠陥を終
端化させる工程を含むことを特徴としたものである。本
発明によれば、性能に優れた薄膜トランジスタが生産性
に優れ、低コストで製造できるという作用を有する。
【００１０】本発明の請求項３記載の液晶表示装置は、
薄膜トランジスタをマトリクス状に配置した薄膜トラン
ジスタアレイを有する第一の基板と対向する電極を配置
した第二の基板間に液晶を挟持した液晶表示装置であっ
て、前記第一の基板は請求項１記載の薄膜トランジスタ
をマトリクス状に配置してなることを特徴としたもので
ある。本発明によれば、性能に優れた液晶表示装置が提
供できるという作用を有する。
薄膜トランジスタをマトリクス状に配置した薄膜トラン
ジスタアレイを有する第一の基板と対向する電極を配置
した第二の基板間に液晶を挟持した液晶表示装置であっ
て、前記第一の基板は請求項１記載の薄膜トランジスタ
をマトリクス状に配置してなることを特徴としたもので
ある。本発明によれば、性能に優れた液晶表示装置が提
供できるという作用を有する。
【００１１】本発明の請求項４記載の液晶表示装置の製
造方法は薄膜トランジスタをマトリクス状に配置した薄
膜トランジスタアレイを有する第一の基板と対向する電
極を配置した第二の基板間に液晶を挟持した液晶表示装
置の製造方法であって、前記第一の基板は請求項２記載
の薄膜トランジスタの製造方法に従って製造することを
特徴としたものである。本発明によれば、性能に優れた
液晶表示装置が生産性に優れ、低コストで製造できると
いう作用を有する。
造方法は薄膜トランジスタをマトリクス状に配置した薄
膜トランジスタアレイを有する第一の基板と対向する電
極を配置した第二の基板間に液晶を挟持した液晶表示装
置の製造方法であって、前記第一の基板は請求項２記載
の薄膜トランジスタの製造方法に従って製造することを
特徴としたものである。本発明によれば、性能に優れた
液晶表示装置が生産性に優れ、低コストで製造できると
いう作用を有する。
【００１２】本発明の請求項５記載のエレクトロルミネ
ッセンス表示装置は、薄膜トランジスタをマトリクス状
に配置した薄膜トランジスタアレイを有する第一の基板
と対向する電極を配置した第二の基板間にエレクトロル
ミネッセンス材料を挟持したエレクトロルミネッセンス
表示装置であって、前記第一の基板は請求項１記載の薄
膜トランジスタをマトリクス状に配置してなることを特
徴としたものである。本発明によれば、性能に優れたエ
レクトロルミネッセンス表示装置が提供できるという作
用を有する。
ッセンス表示装置は、薄膜トランジスタをマトリクス状
に配置した薄膜トランジスタアレイを有する第一の基板
と対向する電極を配置した第二の基板間にエレクトロル
ミネッセンス材料を挟持したエレクトロルミネッセンス
表示装置であって、前記第一の基板は請求項１記載の薄
膜トランジスタをマトリクス状に配置してなることを特
徴としたものである。本発明によれば、性能に優れたエ
レクトロルミネッセンス表示装置が提供できるという作
用を有する。
【００１３】本発明の請求項６記載のエレクトロルミネ
ッセンス表示装置の製造方法は薄膜トランジスタをマト
リクス状に配置した薄膜トランジスタアレイを有する基
板上にエレクトロルミネッセンス材料を選択的に被着形
成したエレクトロルミネッセンス表示装置の製造方法で
あって、前記第一の基板は請求項２記載の薄膜トランジ
スタの製造方法に従って製造することを特徴としたもの
である。本発明によれば、性能に優れたエレクトロルミ
ネッセンス表示装置が生産性に優れ、低コストで製造で
きるという作用を有する。
ッセンス表示装置の製造方法は薄膜トランジスタをマト
リクス状に配置した薄膜トランジスタアレイを有する基
板上にエレクトロルミネッセンス材料を選択的に被着形
成したエレクトロルミネッセンス表示装置の製造方法で
あって、前記第一の基板は請求項２記載の薄膜トランジ
スタの製造方法に従って製造することを特徴としたもの
である。本発明によれば、性能に優れたエレクトロルミ
ネッセンス表示装置が生産性に優れ、低コストで製造で
きるという作用を有する。
【００１４】以下、本発明の実施の形態を図面を用いて
説明する。
説明する。
【００１５】（実施の形態１）（図１）は本発明の第１
の実施の形態の薄膜トランジスタ及びそのの製造方法を
説明するための工程断面図であり、以下順を追って説明
する。ガラス基板１中の不純物の拡散を防ぐためのバッ
ファー層２としてＳｉＯ２ 膜を被着した基板１（コ−
ニング社製＃１７３７ガラス）上に例えばシラン（Ｓｉ
Ｈ４）を原料ガスとして用いたプラズマＣＶＤ法により
膜厚３０〜１５０ｎｍで、非晶質シリコン（以下a-Ｓｉ
と略記する）を形成し、そして、ａ-Ｓｉ中の水素を４
００〜４５０℃の熱処理で除去した後、例えば、ＸｅＣ
ｌエキシマレーザアニールによりａ−Ｓｉを結晶化して
多結晶シリコンを得た後、フォトリソグラフィーとエッ
チングによりトランジスタが形成されるところにのみ多
結晶シリコン３を残す。（図１（ａ））。そして、 Ｔ
ＥＯＳ（Tetraethylorthosilicate:(C２H５O)４Si）を
原料ガスとして用いたプラズマＣＶＤ法でゲート絶縁膜
４となるＳｉＯ２を100nmの厚みで全面に堆積する。こ
のとき、ＳｉＯ２中には1018〜1020cm-3程度の水分(H2
O)が含まれていた。その後、例えばAl-0.5%Siを用いて
ゲート電極５を２００ｎｍの厚みで形成する。ここで
は、Al-0.5%Si膜厚として200nmを選択したが、200nmに
限定するものではなくプロセスや抵抗値などの設計要素
に応じて適宜選択すればよい。そして、このゲート電極
をマスクとして水素希釈ホスフィン（PH3）のプラズマ
を生成し、質量分離を行わずに加速電圧は70kVで総ドー
ズ量は2×1013cm-2の条件で、イオンドーピングするこ
とにより、低不純物領域（Lightly Doped Drain：以下
ではＬＤＤ領域と略記する）６を形成する（図１
（ｂ））。次には、フォトレジストを用いてドーピング
・マスクを形成し、水素希釈ホスフィン（PH３）のプラ
ズマを生成し、質量分離を行わずに加速電圧は70kVで総
ドーズ量は1×1015cm-2の条件で、イオンドーピングす
ることにより、ソース領域９及びドレイン領域１０を形
成する。（図１（ｃ）） そして、次に多結晶シリコン
の結晶化と注入された不純物の活性化を兼ねて、４５０
〜６００℃で１時間熱処理を行った（図１（ｄ））。こ
のとき、（図２）に示すように、SiO2中のＨ２ＯとＡｌ
が反応しＡｌ２Ｏ３（１８）が形成されると同時に水素
が放出される。この水素が拡散し、多結晶シリコン３中
の欠陥を終端化する。
の実施の形態の薄膜トランジスタ及びそのの製造方法を
説明するための工程断面図であり、以下順を追って説明
する。ガラス基板１中の不純物の拡散を防ぐためのバッ
ファー層２としてＳｉＯ２ 膜を被着した基板１（コ−
ニング社製＃１７３７ガラス）上に例えばシラン（Ｓｉ
Ｈ４）を原料ガスとして用いたプラズマＣＶＤ法により
膜厚３０〜１５０ｎｍで、非晶質シリコン（以下a-Ｓｉ
と略記する）を形成し、そして、ａ-Ｓｉ中の水素を４
００〜４５０℃の熱処理で除去した後、例えば、ＸｅＣ
ｌエキシマレーザアニールによりａ−Ｓｉを結晶化して
多結晶シリコンを得た後、フォトリソグラフィーとエッ
チングによりトランジスタが形成されるところにのみ多
結晶シリコン３を残す。（図１（ａ））。そして、 Ｔ
ＥＯＳ（Tetraethylorthosilicate:(C２H５O)４Si）を
原料ガスとして用いたプラズマＣＶＤ法でゲート絶縁膜
４となるＳｉＯ２を100nmの厚みで全面に堆積する。こ
のとき、ＳｉＯ２中には1018〜1020cm-3程度の水分(H2
O)が含まれていた。その後、例えばAl-0.5%Siを用いて
ゲート電極５を２００ｎｍの厚みで形成する。ここで
は、Al-0.5%Si膜厚として200nmを選択したが、200nmに
限定するものではなくプロセスや抵抗値などの設計要素
に応じて適宜選択すればよい。そして、このゲート電極
をマスクとして水素希釈ホスフィン（PH3）のプラズマ
を生成し、質量分離を行わずに加速電圧は70kVで総ドー
ズ量は2×1013cm-2の条件で、イオンドーピングするこ
とにより、低不純物領域（Lightly Doped Drain：以下
ではＬＤＤ領域と略記する）６を形成する（図１
（ｂ））。次には、フォトレジストを用いてドーピング
・マスクを形成し、水素希釈ホスフィン（PH３）のプラ
ズマを生成し、質量分離を行わずに加速電圧は70kVで総
ドーズ量は1×1015cm-2の条件で、イオンドーピングす
ることにより、ソース領域９及びドレイン領域１０を形
成する。（図１（ｃ）） そして、次に多結晶シリコン
の結晶化と注入された不純物の活性化を兼ねて、４５０
〜６００℃で１時間熱処理を行った（図１（ｄ））。こ
のとき、（図２）に示すように、SiO2中のＨ２ＯとＡｌ
が反応しＡｌ２Ｏ３（１８）が形成されると同時に水素
が放出される。この水素が拡散し、多結晶シリコン３中
の欠陥を終端化する。
【００１６】そして、ＴＥＯＳ（Tetraethylorthosilic
ate:(C２H５O)４Si）を原料ガスとして用いたプラズマ
ＣＶＤ法でＳｉＯ２ を層間絶縁膜１２として全面に堆
積し、次にコンタクト・ホ−ル１３を形成し、ソース電
極１４及びドレイン電極１５として例えばアルミニウム
（Ａｌ）をスパッタ法で堆積し、その後フォトリソグラ
フィー・エッチングでパターン化することにより、poly
-Ｓｉ ＴＦＴが完成する（図１（ｅ））。本（実施の形
態１）では、実際には、ＬＤＤ領域以外にも不純物の注
入されていないいわゆるオフセット領域１１が存在する
が、オフセット領域１１は不純物が注入されていないの
で、広い意味では不純物量が少ないとみなせるため、本
発明ではオフセット領域もＬＤＤ領域の一部として扱
う。
ate:(C２H５O)４Si）を原料ガスとして用いたプラズマ
ＣＶＤ法でＳｉＯ２ を層間絶縁膜１２として全面に堆
積し、次にコンタクト・ホ−ル１３を形成し、ソース電
極１４及びドレイン電極１５として例えばアルミニウム
（Ａｌ）をスパッタ法で堆積し、その後フォトリソグラ
フィー・エッチングでパターン化することにより、poly
-Ｓｉ ＴＦＴが完成する（図１（ｅ））。本（実施の形
態１）では、実際には、ＬＤＤ領域以外にも不純物の注
入されていないいわゆるオフセット領域１１が存在する
が、オフセット領域１１は不純物が注入されていないの
で、広い意味では不純物量が少ないとみなせるため、本
発明ではオフセット領域もＬＤＤ領域の一部として扱
う。
【００１７】尚、本実施の形態１では、プラズマＣＶＤ
法によるａ-Ｓｉ を用いたが、プラズマＣＶＤ以外の減
圧ＣＶＤ法やスパッタ法等で形成しても良い。 また、
半導体材料として多結晶シリコン３を用いたが、例えば
ゲルマニウム（Ｇｅ）やシリコン・ゲルマニウム合金
（ＳｉＧｅ）の多結晶材料等を用いても良い。
法によるａ-Ｓｉ を用いたが、プラズマＣＶＤ以外の減
圧ＣＶＤ法やスパッタ法等で形成しても良い。 また、
半導体材料として多結晶シリコン３を用いたが、例えば
ゲルマニウム（Ｇｅ）やシリコン・ゲルマニウム合金
（ＳｉＧｅ）の多結晶材料等を用いても良い。
【００１８】また、本（実施の形態１）では多結晶を得
るため、非晶質堆積後、多結晶化をＸｅＣｌエキシマレ
ーザーを用いたが他のＡｒＦ、ＫｒＦ等のエキシマレー
ザーやＡｒレーザー等でも良いし、６００℃程度のアニ
ールによる固相成長を行っても良い。但し、固相成長を
行う場合には、基板として固相成長温度に耐える基板を
用いなければならない。
るため、非晶質堆積後、多結晶化をＸｅＣｌエキシマレ
ーザーを用いたが他のＡｒＦ、ＫｒＦ等のエキシマレー
ザーやＡｒレーザー等でも良いし、６００℃程度のアニ
ールによる固相成長を行っても良い。但し、固相成長を
行う場合には、基板として固相成長温度に耐える基板を
用いなければならない。
【００１９】ゲート絶縁膜としてはＴＥＯＳを用いたプ
ラズマＣＶＤによるＳｉＯ２を用いたが、これ以外に
も、減圧ＣＶＤ、リモートプラズマＣＶＤ、常圧ＣＶ
Ｄ、ＥＣＲ−ＣＶＤなどを使うことも可能である。ま
た、高圧酸化やプラズマ酸化膜なども使用可能である。
ラズマＣＶＤによるＳｉＯ２を用いたが、これ以外に
も、減圧ＣＶＤ、リモートプラズマＣＶＤ、常圧ＣＶ
Ｄ、ＥＣＲ−ＣＶＤなどを使うことも可能である。ま
た、高圧酸化やプラズマ酸化膜なども使用可能である。
【００２０】また、ゲート電極材料としては、Al-0.5%S
iを用いたが、純Alを使うこともできるし、AlにSi、C
u、Ta、Sc、Zrなどやそれらを複数種類選択して少量添
加した材料を使うことも可能である。
iを用いたが、純Alを使うこともできるし、AlにSi、C
u、Ta、Sc、Zrなどやそれらを複数種類選択して少量添
加した材料を使うことも可能である。
【００２１】注入されたイオンの活性化に関しては、同
時に注入された水素による自己活性化によりアニールの
ような工程を付加しないこもできるが、より確実な活性
化を図るため、400℃以上でのアニールやエキシマレー
ザー照射やRTA（Rapid Thermal Anneal）による局所的
な加熱を行ってもよい。
時に注入された水素による自己活性化によりアニールの
ような工程を付加しないこもできるが、より確実な活性
化を図るため、400℃以上でのアニールやエキシマレー
ザー照射やRTA（Rapid Thermal Anneal）による局所的
な加熱を行ってもよい。
【００２２】また、層間絶縁膜１２としてＴＥＯＳを用
いたプラズマＣＶＤ法によるＳｉＯ２ を用いたが、他
の方法例えばＡＰ−ＣＶＤ（Atmospheric Pressure CV
D）法によるＳｉＯ２ やＬＴＯ(Low Temperature Oxid
e)、ＥＣＲ−ＣＶＤによるＳｉＯ２ 等でも良いことは
言うまでもない。また、材料としても窒化シリコンや酸
化タンタル、酸化アルミニウム等も用いることができる
し、これらの薄膜の積層構造をとっても良い。また、ソ
ース電極１４およびドレイン電極１５の材料としてＡｌ
を用いたが、アルミニウム（Ａｌ）、タンタル（Ｔ
ａ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン
（Ｔｉ）等の金属またはそれらの合金でも良いし、不純
物を多量に含むpoly-Ｓｉやpoly-ＳｉＧｅ合金やＩＴＯ
等の透明導電層等でも良い。
いたプラズマＣＶＤ法によるＳｉＯ２ を用いたが、他
の方法例えばＡＰ−ＣＶＤ（Atmospheric Pressure CV
D）法によるＳｉＯ２ やＬＴＯ(Low Temperature Oxid
e)、ＥＣＲ−ＣＶＤによるＳｉＯ２ 等でも良いことは
言うまでもない。また、材料としても窒化シリコンや酸
化タンタル、酸化アルミニウム等も用いることができる
し、これらの薄膜の積層構造をとっても良い。また、ソ
ース電極１４およびドレイン電極１５の材料としてＡｌ
を用いたが、アルミニウム（Ａｌ）、タンタル（Ｔ
ａ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン
（Ｔｉ）等の金属またはそれらの合金でも良いし、不純
物を多量に含むpoly-Ｓｉやpoly-ＳｉＧｅ合金やＩＴＯ
等の透明導電層等でも良い。
【００２３】また、不純物としてはリンを用いたが、ア
クセプタとなるボロンや砒素等、ドナーとしてリン以外
のアルミニウム等を選択的に用いることによりＰチャン
ネル及びＮチャンネルトランジスタを選択的に作成し
て、ＣＭＯＳ回路を基板上につくり込むことも可能であ
ることも言うまでもない。
クセプタとなるボロンや砒素等、ドナーとしてリン以外
のアルミニウム等を選択的に用いることによりＰチャン
ネル及びＮチャンネルトランジスタを選択的に作成し
て、ＣＭＯＳ回路を基板上につくり込むことも可能であ
ることも言うまでもない。
【００２４】（実施の形態２）（図３）は本発明の第２
の実施の形態の液晶表示装置及びその製造方法を説明す
るための断面図である。（図４）は第２の実施の形態の
液晶表示装置の等価回路である。詳しい製造方法の手順
は省略するが、（実施の形態１）の方法に準拠して、薄
膜トランジスタを各画素のスイッチングトランジスタと
してマトリクス状に形成するのと同時に各画素トランジ
スタを駆動するためのＣＭＯＳ駆動回路を一体化して形
成した薄膜トランジスタアレイ基板上に画素電極２１を
形成し、配向膜２２を塗布し、ラビングによる配向処理
を行った。そして、対向電極２４とカラーフィルタ２５
を形成した対向基板２３にも同様に配向膜を塗布し、ラ
ビングによる配向処理を行った。両基板を貼り合わせ、
その間に液晶２６を注入し、両基板前後に偏光板２７を
配置することによって液晶表示装置が完成する。
の実施の形態の液晶表示装置及びその製造方法を説明す
るための断面図である。（図４）は第２の実施の形態の
液晶表示装置の等価回路である。詳しい製造方法の手順
は省略するが、（実施の形態１）の方法に準拠して、薄
膜トランジスタを各画素のスイッチングトランジスタと
してマトリクス状に形成するのと同時に各画素トランジ
スタを駆動するためのＣＭＯＳ駆動回路を一体化して形
成した薄膜トランジスタアレイ基板上に画素電極２１を
形成し、配向膜２２を塗布し、ラビングによる配向処理
を行った。そして、対向電極２４とカラーフィルタ２５
を形成した対向基板２３にも同様に配向膜を塗布し、ラ
ビングによる配向処理を行った。両基板を貼り合わせ、
その間に液晶２６を注入し、両基板前後に偏光板２７を
配置することによって液晶表示装置が完成する。
【００２５】（実施の形態３）（図５）は本発明の第３
の実施の形態のエレクトロルミネッセンス表示装置及び
その製造方法を説明するための断面図であり、（図６）
は等価回路図である。詳しい製造方法の手順は省略する
が、（実施の形態１）の方法に準拠して、薄膜トランジ
スタを各画素のスイッチングトランジスタ及び電流駆動
用ＴＦＴをマトリクス状に形成するのと同時に各画素ト
ランジスタを駆動するためのＣＭＯＳ駆動回路を一体化
して形成した薄膜トランジスタアレイ基板上に透明電極
３９としてＩＴＯ電極を形成する。その後、例えば、導
電性高分子３３として例えばポリエチレンジオキシチオ
フェン(ＰＥＤＴ)と実際に発光するポリジアルキルフル
オレン誘導体３４を形成し、最後にＣａ陰極３５を蒸着
してエレクトロルミネッセンス表示装置が完成する。そ
の動作は以下の通りである。まず、スイッチングトラン
ジスタ２０がＯＮするように走査線にパルス信号を与え
たときに信号線に表示信号を印加すると、駆動用トラン
ジスタ３６がＯＮ状態となって電流供給線３７から電流
が流れ、エレクトロルミネッセンスセル３８が発光す
る。
の実施の形態のエレクトロルミネッセンス表示装置及び
その製造方法を説明するための断面図であり、（図６）
は等価回路図である。詳しい製造方法の手順は省略する
が、（実施の形態１）の方法に準拠して、薄膜トランジ
スタを各画素のスイッチングトランジスタ及び電流駆動
用ＴＦＴをマトリクス状に形成するのと同時に各画素ト
ランジスタを駆動するためのＣＭＯＳ駆動回路を一体化
して形成した薄膜トランジスタアレイ基板上に透明電極
３９としてＩＴＯ電極を形成する。その後、例えば、導
電性高分子３３として例えばポリエチレンジオキシチオ
フェン(ＰＥＤＴ)と実際に発光するポリジアルキルフル
オレン誘導体３４を形成し、最後にＣａ陰極３５を蒸着
してエレクトロルミネッセンス表示装置が完成する。そ
の動作は以下の通りである。まず、スイッチングトラン
ジスタ２０がＯＮするように走査線にパルス信号を与え
たときに信号線に表示信号を印加すると、駆動用トラン
ジスタ３６がＯＮ状態となって電流供給線３７から電流
が流れ、エレクトロルミネッセンスセル３８が発光す
る。
【００２６】上記（実施の形態３）ではエレクトロルミ
ネッセンス材料として、ポリジアルキルフルオレン誘導
体を用いたが、他の有機材料、例えば、他のポリフルオ
レン系材料やポリフェニルビニレン系の材料でも良い
し、無機材料でも使用可能なことは言うまでも無い。ま
た、エレクトロルミネッセンス材料の形成方法は、スピ
ンコートなどの塗布方法、蒸着、インクジェットによる
吐出形成などの方法を用いても良い。
ネッセンス材料として、ポリジアルキルフルオレン誘導
体を用いたが、他の有機材料、例えば、他のポリフルオ
レン系材料やポリフェニルビニレン系の材料でも良い
し、無機材料でも使用可能なことは言うまでも無い。ま
た、エレクトロルミネッセンス材料の形成方法は、スピ
ンコートなどの塗布方法、蒸着、インクジェットによる
吐出形成などの方法を用いても良い。
【００２７】
【発明の効果】以上説明を行なってきたように、本発明
の薄膜トランジスタによれば性能に優れた薄膜トランジ
スタが提供できる。また、本発明の薄膜トランジスタの
製造方法によれば、生産性良く、低コストで薄膜トラン
ジスタを製造できて、その実用上の効果は大きい。 ま
た、本発明の液晶表示装置によれば性能に優れた液晶表
示装置が提供できる。また、本発明の液晶表示装置の製
造方法によれば、生産性良く、低コストで液晶表示装置
を製造できて、その実用上の効果は大きい。また、本発
明のエレクトロルミネッセンス表示装置によれば性能に
優れたエレクトロルミネッセンス表示装置が提供でき
る。また、本発明のエレクトロルミネッセンス表示装置
の製造方法によれば、生産性良く、低コストでエレクト
ロルミネッセンス表示装置を製造できて、その実用上の
効果は大きい。
の薄膜トランジスタによれば性能に優れた薄膜トランジ
スタが提供できる。また、本発明の薄膜トランジスタの
製造方法によれば、生産性良く、低コストで薄膜トラン
ジスタを製造できて、その実用上の効果は大きい。 ま
た、本発明の液晶表示装置によれば性能に優れた液晶表
示装置が提供できる。また、本発明の液晶表示装置の製
造方法によれば、生産性良く、低コストで液晶表示装置
を製造できて、その実用上の効果は大きい。また、本発
明のエレクトロルミネッセンス表示装置によれば性能に
優れたエレクトロルミネッセンス表示装置が提供でき
る。また、本発明のエレクトロルミネッセンス表示装置
の製造方法によれば、生産性良く、低コストでエレクト
ロルミネッセンス表示装置を製造できて、その実用上の
効果は大きい。
【図１】本発明にもとづく第１の実施の形態の薄膜トラ
ンジスタの製造方法を説明するための主要工程毎の概略
断面図
ンジスタの製造方法を説明するための主要工程毎の概略
断面図
【図２】本発明にもとづく第１の実施の形態の薄膜トラ
ンジスタの多結晶シリコン中の欠陥の終端化を説明する
図
ンジスタの多結晶シリコン中の欠陥の終端化を説明する
図
【図３】本発明にもとづく第２の実施の形態の液晶表示
装置を説明するための概略断面図
装置を説明するための概略断面図
【図４】本発明にもとづく第２の実施の形態の液晶表示
装置を説明するための等価回路図
装置を説明するための等価回路図
【図５】本発明にもとづく第３の実施の形態のエレクト
ロルミネッセンス表示装置を説明するための概略断面図
ロルミネッセンス表示装置を説明するための概略断面図
【図６】本発明にもとづく第３の実施の形態のエレクト
ロルミネッセンス表示装置を説明するための画素部の要
部平面図
ロルミネッセンス表示装置を説明するための画素部の要
部平面図
【図７】従来の薄膜トランジスタの概略断面図
１ 基板 ２ バッファー層（ＳｉＯ２） ３ 多結晶シリコン ４ ゲート絶縁膜（ＳｉＯ２） ５−１ ゲート電極（ＭｏＷ） ５−２ ゲート電極（Ａｌ−０．５％Ｓｉ） ６ ＬＤＤ領域 ７ ＭｏＷ酸化膜 ８ チャネル領域 ９ ソース領域 １０ ドレイン領域 １１ 粒界 １２ 層間絶縁膜 １３ コンタクトホール １４ ソース電極 １５ ドレイン電極 １６ 水（Ｈ２Ｏ） １７ 水素 １８ Ａｌ２Ｏ３ １９ アレイ基板
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 GA59 JA25 JA36 KA04 KA10 KA12 KA18 MA07 MA08 MA13 MA27 MA28 MA29 MA30 5C094 AA13 AA25 AA31 AA43 AA53 BA03 BA27 BA43 CA19 DA09 DA13 DB01 DB04 EA04 EA05 EB02 FA02 FB01 FB02 FB12 FB14 FB15 GB10 5F110 AA16 AA19 BB02 BB04 BB07 BB10 CC02 DD02 DD13 EE03 EE05 EE06 FF01 FF02 FF07 FF09 FF22 FF23 FF29 FF30 FF31 FF32 FF36 GG01 GG02 GG03 GG13 GG24 GG25 GG43 GG45 GG47 HJ01 HJ18 HJ23 HL03 HL04 HL07 HL08 HL23 HM15 NN02 NN22 NN23 NN24 NN35 PP03 PP10 QQ11 QQ23
Claims (6)
- 【請求項１】 チャネル領域とドナーまたはアクセプタ
となる不純物を含有するソース及びドレイン領域からな
る多結晶シリコンを主成分とする半導体層とゲート絶縁
膜とゲート電極とソース及びドレイン電極を少なくとも
有する薄膜トランジスタであって、前記ゲート電極はＡ
ｌまたはＡｌを主成分とする材料からなり、前記ゲート
電極と前記ゲート絶縁膜界面にはＡｌの酸化物が存在す
ることを特徴とする薄膜トランジスタ。 - 【請求項２】 チャネル領域とドナーまたはアクセプタ
となる不純物を含有するソース及びドレイン領域からな
る多結晶シリコンを主成分とする半導体層と水分を含む
ＳｉＯ２からなるゲート絶縁膜とＡｌまたはＡｌを主成
分とするゲート電極とソース及びドレイン電極を少なく
とも有する薄膜トランジスタの製造方法であって、熱処
理を行うことによって前記水分を含むＳｉＯ２からなる
ゲート絶縁膜と前記Ａｌを主成分とするゲート電極の界
面においてＡｌの酸化物と水素を発生させる工程と、前
記水素を用いて前記チャネル領域とドナーまたはアクセ
プタとなる不純物を含有するソース及びドレイン領域か
らなる多結晶シリコンを主成分とする半導体層の欠陥を
終端化させる工程を含むことを特徴とする薄膜トランジ
スタの製造方法。 - 【請求項３】 薄膜トランジスタをマトリクス状に配置
した薄膜トランジスタアレイを有する第一の基板と対向
する電極を配置した第二の基板間に液晶を挟持した液晶
表示装置であって、前記第一の基板は請求項１記載の薄
膜トランジスタをマトリクス状に配置してなることを特
徴とする液晶表示装置。 - 【請求項４】 薄膜トランジスタをマトリクス状に配置
した薄膜トランジスタアレイを有する第一の基板と対向
する電極を配置した第二の基板間に液晶を挟持した液晶
表示装置の製造方法であって、前記第一の基板は請求項
２記載の薄膜トランジスタの製造方法に従って製造する
ことを特徴とする液晶表示装置の製造方法。 - 【請求項５】 薄膜トランジスタをマトリクス状に配置
した薄膜トランジスタアレイを有する第一の基板と対向
する電極を配置した第二の基板間にエレクトロルミネッ
センス材料を挟持したエレクトロルミネッセンス表示装
置であって、前記第一の基板は請求項１記載の薄膜トラ
ンジスタをマトリクス状に配置してなることを特徴とす
るエレクトロルミネッセンス表示装置。 - 【請求項６】 薄膜トランジスタをマトリクス状に配置
した薄膜トランジスタアレイを有する基板上にエレクト
ロルミネッセンス材料を選択的に被着形成したエレクト
ロルミネッセンス表示装置の製造方法であって、前記第
一の基板は請求項２記載の薄膜トランジスタの製造方法
に従って製造することを特徴とするエレクトロルミネッ
センス表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000101929A JP2001284600A (ja) | 2000-04-04 | 2000-04-04 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000101929A JP2001284600A (ja) | 2000-04-04 | 2000-04-04 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001284600A true JP2001284600A (ja) | 2001-10-12 |
Family
ID=18615889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000101929A Pending JP2001284600A (ja) | 2000-04-04 | 2000-04-04 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001284600A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004214546A (ja) * | 2003-01-08 | 2004-07-29 | Seiko Epson Corp | トランジスタの製造方法、トランジスタ、半導体集積回路、表示装置 |
| JP2005093651A (ja) * | 2003-09-17 | 2005-04-07 | Casio Comput Co Ltd | 薄膜トランジスタ |
| CN104752515A (zh) * | 2013-12-27 | 2015-07-01 | 昆山工研院新型平板显示技术中心有限公司 | 一种薄膜晶体管及其制造方法 |
| CN104766802A (zh) * | 2015-03-26 | 2015-07-08 | 深圳市华星光电技术有限公司 | 液晶显示面板、阵列基板及其薄膜晶体管的制造方法 |
| US10014368B2 (en) | 2013-12-27 | 2018-07-03 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device and manufacturing method of semiconductor device |
| WO2019087784A1 (ja) * | 2017-10-31 | 2019-05-09 | 株式会社アルバック | 薄膜トランジスタ及びその製造方法 |
-
2000
- 2000-04-04 JP JP2000101929A patent/JP2001284600A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4547857B2 (ja) * | 2003-01-08 | 2010-09-22 | セイコーエプソン株式会社 | トランジスタの製造方法 |
| JP2004214546A (ja) * | 2003-01-08 | 2004-07-29 | Seiko Epson Corp | トランジスタの製造方法、トランジスタ、半導体集積回路、表示装置 |
| JP2005093651A (ja) * | 2003-09-17 | 2005-04-07 | Casio Comput Co Ltd | 薄膜トランジスタ |
| JP4552407B2 (ja) * | 2003-09-17 | 2010-09-29 | カシオ計算機株式会社 | 薄膜トランジスタ |
| US10014368B2 (en) | 2013-12-27 | 2018-07-03 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device and manufacturing method of semiconductor device |
| CN104752515A (zh) * | 2013-12-27 | 2015-07-01 | 昆山工研院新型平板显示技术中心有限公司 | 一种薄膜晶体管及其制造方法 |
| CN104752515B (zh) * | 2013-12-27 | 2018-11-13 | 昆山工研院新型平板显示技术中心有限公司 | 一种薄膜晶体管及其制造方法 |
| WO2016149958A1 (zh) * | 2015-03-26 | 2016-09-29 | 深圳市华星光电技术有限公司 | 液晶显示面板、阵列基板及其薄膜晶体管的制造方法 |
| CN104766802A (zh) * | 2015-03-26 | 2015-07-08 | 深圳市华星光电技术有限公司 | 液晶显示面板、阵列基板及其薄膜晶体管的制造方法 |
| CN104766802B (zh) * | 2015-03-26 | 2019-05-03 | 深圳市华星光电技术有限公司 | 液晶显示面板、阵列基板及其薄膜晶体管的制造方法 |
| WO2019087784A1 (ja) * | 2017-10-31 | 2019-05-09 | 株式会社アルバック | 薄膜トランジスタ及びその製造方法 |
| KR20200040887A (ko) * | 2017-10-31 | 2020-04-20 | 가부시키가이샤 아루박 | 박막 트랜지스터 및 그 제조방법 |
| CN111052397A (zh) * | 2017-10-31 | 2020-04-21 | 株式会社爱发科 | 薄膜晶体管及其制造方法 |
| KR102317441B1 (ko) * | 2017-10-31 | 2021-10-25 | 가부시키가이샤 아루박 | 박막 트랜지스터 및 그 제조방법 |
| CN111052397B (zh) * | 2017-10-31 | 2023-07-14 | 株式会社爱发科 | 薄膜晶体管及其制造方法 |
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|---|---|---|---|
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