JPH07298204A - 映像信号処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 簡単な装置構成で高精度な映像信号処理を行
うことのできる映像信号処理装置を提供する。 【構成】 ＩＣ１０の回路内に、クロック発生部１２と
信号処理部１６とが形成されている。クロック発生部１
２は、水平同期信号(104) に基づいたサンプリングクロ
ック(106) と、サンプリングクロック(106) をｎ分周し
て、互いに位相の異なるｎ個のパラレル変換用クロック
(108) とを発生する。Ａ／Ｄ変換部１４はサンプリング
クロック(106) に基づいてアナログ映像信号（102)をデ
ジタル映像信号(110) に変換する。デジタル映像信号(1
10) はパラレル変換用クロック(108) に基づいて、パラ
レルデータ(112) に変換される。パラレル変換用クロッ
ク(108) の発生順は、水平同期信号(104) に同期してリ
セットされる。よって、メモリ２０格納されるデータ
は、ディスプレイの画面上において同一垂直走査ライン
上の各画素に係る信号となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】アナログ映像信号をデジタル信号
に変換して所定の映像信号処理を行うための映像信号処
理装置に関する。

【０００２】

【従来の技術】近年、テレビジョンの多機能化に伴っ
て、ＮＴＳＣ(National Television Committee：米国テ
レビジョン・システム委員会）方式等の映像信号のみな
らず、ＶＧＡ規格（画素数６４０×４８０）等のコンピ
ュータの映像信号や、ハイビジョン等の映像信号を同一
のディスプレイで表示することが提案されている。

【０００３】そして、これらの映像信号は規格が相違す
るため、その周波数等がそれぞれ異なる。従って、これ
らの映像信号を同一のディスプレイで表示するには、デ
ィスプレイ装置内やコンピュータ本体内に映像信号処理
装置を設け、アナログの映像信号をデジタル化して周波
数変換等の所定の映像信号処理を行う必要があった。

【０００４】また、メモリ等の周辺装置を用いて周波数
変換等の所定の信号処理を行う場合に際しては、シリア
ルデータをパラレルデータに変換して並列動作を行って
いた。これは、メモリの処理速度に対して、コンピュー
タ映像信号等の画素クロックの周波数（例えば３０ＭＨ
Z ）が高く、シリアルデータの状態ではメモリの処理が
追いつかないためである。

【０００５】以下に、図７を用いてこの映像信号処理装
置の１例について説明する。

【０００６】ＰＬＬ４２によって構成されるクロック発
生部と、信号処理部１６とは、同一ＩＣ１０の内部回路
に形成されており、図示しないＣＰＵ等で制御されてい
る。

【０００７】そして、ＰＬＬ４２は、水平同期信号(10
4) に基づいて、１水平走査ライン上の画素数に応じた
図８（ａ）に示すようなサンプリングクロック(406) を
発生する。

【０００８】入力されたアナログ映像信号(102) は、例
えばＮＴＳＣ方式の映像信号、ＶＧＡ規格等のコンピュ
ータの映像信号やハイビジョン等の映像信号であり、Ｃ
ＲＴ(Cathod Ray Toub) 等のディスプレイに表示される
映像信号である。なお、カラー表示の場合このアナログ
映像信号(102) は、ＲＧＢそれぞれの色に係る信号を有
しているが、ここでは説明の簡略化のために省略した。

【０００９】アナログ・デジタル（Ａ／Ｄ）変換部１４
は、入力されたシリアルのアナログ映像信号(102) を、
サンプリングクロック(406) に基づいてサンプリング
し、各画素に対応したシリアルのデジタル映像信号(11
0) に変換する。そして、このシリアルのデジタル映像
信号(110) を順次信号処理部１６に出力する。

【００１０】プログラマブルのクロックバッファ４４
は、例えば所定数ｎ（本実施例ではｎ＝４）ビットカウ
ンタから構成され、ＩＣ１０の外部に形成された回路で
ある。そしてこのクロックバッファ４４は、サンプリン
グクロックをｎ分周し、図８（ｂ）〜（ｅ）のクロック
408-1 〜408-4 に示すようなそれぞれ位相の異なる複数
のパラレル変換用クロック(408) を発生する。そして、
このパラレル変換用クロック(408) は、各メモリ４６に
供給される信号処理部１６に出力されたシリアルのデジ
タル映像信号(110) は、各パラレル変換用クロック(40
8) に基づいてサンプリングされ、パラレルのデジタル
映像信号(412) として各メモリ４６にそれぞれ格納され
る。

【００１１】信号処理部１６は、メモリ４６に格納され
たパラレルのデジタル映像信号(412) をそれぞれ読み出
して、後述するような所定の信号処理を行う。

【００１２】信号処理が施されたデジタル映像信号は、
デジタル・アナログ（Ｄ／Ａ）変換部１８に出力され、
Ｄ／Ａ変換部１８においてデジタル映像信号が再びアナ
ログ映像信号(414) に変換されＣＲＴの受像管等に出力
される。

【００１３】なお、メモリ４６、Ａ／Ｄ変換部１４及び
Ｄ／Ａ変換部１８は、クロックバッファ４４と同様にＩ
Ｃ１０の外部に設けられた周辺装置によって構成されて
いる。

【００１４】信号処理部１６で行う信号処理は、入力さ
れる映像信号(102) やディスプレイに表示する映像等に
よって様々である。

【００１５】例えば、入力された映像信号(102) がコン
ピュータ映像信号である場合に、その水平周波数は、画
素数６４０×４８０（ＶＧＡ）の場合で約３０ｋＨZ 、
一秒当りのフレーム数は６０である。ディスプレイがＮ
ＴＳＣ方式の映像信号をラスタスキャン表示するテレビ
受像機の場合には、映像信号の水平周波数が約１５ｋＨ
Z 、一秒当りのフレーム数は３０である。

【００１６】従って、この場合信号処理部１６は時間軸
変換を行って、コンピュータ映像信号の水平周波数を、
ＮＴＳＣ方式の映像信号の水平周波数と同等に変換する
必要がある。

【００１７】時間軸変換処理においては、信号処理部１
６が各メモリ４６に格納された映像信号を読み出し、順
次ＮＴＳＣ方式の画素クロックの周波数でデジタル・ア
ナログ（Ｄ／Ａ）変換部１８に出力する。更に、Ｄ／Ａ
変換部１８が、デジタル映像信号を再びアナログ映像信
号(414) に変換してこれを受像管（ＣＲＴディスプレイ
の場合）等に出力する。

【００１８】また、単に時間軸変換を行うと、表示され
た映像が滑らかでなく、その表示にチラツキ（フリッ
カ）が発生する場合がある。そして、このフリッカを防
止するためには信号処理部１６において、以下のような
相関処理（フィルタリング処理）等を行う。

【００１９】各メモリ４６から、ディスプレイの同一垂
直走査ライン上において隣接する画素の例えば３つデー
タを読み出す。そして、この３つのデータに対して所定
の重み付け・平均化等の相関処理を行い、１画素分のデ
ータを作成する。相関処理が終了すると、信号処理部１
６がこの処理済みのデータを読み出し、順次ＮＴＳＣ方
式の画素クロックの周波数でＤ／Ａ変換部１８に出力
し、これをアナログ映像信号(414) に変換する。

【００２０】このような相関処理を行うことにより、時
間軸変換を行った映像の表示品質を向上させることがで
きる。

【００２１】

【発明が解決しようとする課題】しかしながら、従来の
映像信号処理装置では、ＰＬＬ４２と信号処理部１６と
は同一のＩＣ回路内に形成していたものの、サンプリン
グクロック(406) を分周するためのクロックバッファ４
４は、このＩＣ１０の外部に別回路として設けられてい
た。

【００２２】一般的に、サンプリングクロック(406) を
分周して各パラレル変換用クロック(408) を発生する際
には、サンプリングクロック(406) に対して所定の時間
遅延ｔが生ずる。

【００２３】しかし、クロックバッファ４４がＩＣ１０
の外部回路であると、この時間遅延ｔの量の把握が容易
でなく、システム設計が煩雑であった。

【００２４】この時間遅延ｔが解消されない場合には、
パラレル変換用クロック(408) に基づいてシリアルのデ
ジタル映像信号(110) をサンプリングする際に、サンプ
リングエラーが発生してしまうという可能性もあった。

【００２５】更に、クロックバッファ４４をＩＣ１０の
外付回路とすることによりシステムの小型化が妨げられ
ていた。

【００２６】また、図８の（ｂ）から（ｅ）に示したパ
ラレル変換用クロック(408-1) 〜(408-4) の発生順は、
１水平走査線上の画素数とは無関係であり、このクロッ
ク(408-1) 〜(408-4) に基づいてサンプリングされ、各
メモリ４６に格納されたデジタル映像信号は、単純にパ
ラレル変換されているだけであった。

【００２７】従って、例えばラスタスキャン表示におけ
る各画素のデータと、各メモリ４６に格納されるデータ
との関係は図９のようになる。図において、クロック40
8-1により第１のメモリに格納されたデータを○、クロ
ック408-2 により第２のメモリに格納されたデータを
□、クロック408-3 により第３のメモリに格納されたデ
ータを●、クロック408-4 により第４のメモリに格納さ
れたデータを黒四角として示している。

【００２８】図８から明らかなように、各メモリ４６に
格納されるデータは、ディスプレイの画面上で同一垂直
ライン上に位置する画素（縦方向に並ぶ画素）のデータ
となるとは限らない。

【００２９】よって、例えばシリアルデータにおいて隣
接した水平走査ライン間の映像信号が強い相関関係を有
する場合であっても、各メモリ４６に格納されているパ
ラレルデータにおいてこの相関関係を保つことが困難で
あった。

【００３０】また、信号処理部１６において同一垂直線
に対応するデータ間で行われる相関処理に際し、全ての
メモリ４６にアクセスする必要があるため画像処理の高
速化を妨げるという問題もあった。

【００３１】本発明は、これらの課題を解消するために
なされたものであり、簡単な装置構成で高精度な映像信
号処理を行うことのできる映像信号処理装置を提供する
ことを目的とする。

【００３２】

【問題を解決するための手段】上記目的を達成するため
に、本発明に係る映像信号処理装置は以下のような特徴
を有する。

【００３３】ディスプレイに映像を表示するためのアナ
ログ映像信号をデジタル信号に変換して所定の信号処理
を行う映像信号処理装置において、水平同期信号に基づ
いてサンプリングクロックを発生し、更に前記サンプリ
ングクロックを分周して、互いに位相の異なる複数のパ
ラレル変換用クロックを発生するクロック発生手段と、
前記クロック発生手段から出力された前記サンプリング
クロックに基づいてシリアルのアナログ映像信号をサン
プリングしてデジタル映像信号に変換するアナログ・デ
ジタル変換手段と、前記デジタル映像信号を前記パラレ
ル変換用クロックに基づいてサンプリングしてパラレル
のデジタル映像信号に変換し、このパラレルのデジタル
映像信号に対して所定の信号処理を行う信号処理手段
と、前記信号処理が施された前記デジタル映像信号をア
ナログ映像信号に変換するデジタル・アナログ変換手段
と、を有することを特徴とする。

【００３４】複数の前記パラレル変換用クロックの発生
順を、前記水平同期信号に同期してリセットすることを
特徴とする。

【００３５】更に、前記パラレルのデジタル映像信号
を、複数の前記パラレル変換用クロックにそれぞれ対応
して格納する複数のメモリ手段を有し、複数の前記メモ
リ手段にそれぞれ格納されたデジタル映像信号は、ディ
スプレイの画面上において、同一の垂直ライン上の各画
素に係る信号であることを特徴とする。

【００３６】

【作用】本発明によれば、サンプリングクロックと、パ
ラレル変換用クロックとを同一のクロック発生部で発生
させることにより、サンプリングクロックとパラレル変
換用クロックとの時間遅延を容易に低減することができ
る。

【００３７】サンプリングクロックの分周を、サンプリ
ングクロック発生部とは別の周辺装置の回路内で行う
と、発生したパラレル変換用クロックのサンプリングク
ロックに対する時間遅延量の把握が困難である。しか
し、本発明ではＩＣ等の内部回路で２つのクロックを発
生するので、その時間遅延量の把握が容易であり、更に
サンプリングクロックを、その時間遅延量だけ遅延させ
て出力することも容易となる。

【００３８】従って、パラレル変換用クロックに基づく
シリアルデータのパラレルデータへの変換を、極めて正
確に行うことができる。なお、サンプリングクロックを
ｎ分周して得られたｎ個のパラレル変換用クロックによ
り、ｎ個のメモリをサンプリング周波数の１／ｎの低速
で動作させることができ、画素クロック周波数の高い映
像信号であっても確実に所定の映像信号処理を行うこと
ができる。

【００３９】また、複数のパラレル変換用クロックの発
生順を、水平同期パルスに同期してリセットすることと
した。これにより、１つのパラレル変換用クロックによ
って、ディスプレイの同一垂直ラインに係る画素の映像
信号をサンプリングすることができる。

【００４０】更に、各メモリには、同一垂直ライン上の
映像信号が格納されることとなる。

【００４１】従って、例えば同一垂直ラインで上下に隣
接する画素に係る映像信号に対して相関処理を行う場合
に、同一メモリからデータを読み出せばよく、複数のメ
モリにアクセスしなくても処理ができる。これにより、
メモリのアクセス時間が短縮され、画像処理の高速化が
実現できる。よって、画素クロック周波数の高いコンピ
ュータ映像信号やハイビジョン等の高精細映像信号等に
対しても確実に映像信号処理を行うことが可能となり、
更に装置構成の簡略化にも貢献できる。

【００４２】

【実施例】以下、この発明の一実施例を図を用いて説明
する。

【００４３】図１は、本発明の実施例に係る映像信号処
理装置を示す概略図である。なお、既に説明した図と同
一部分には同一符号を付して説明を省略する。

【００４４】入力される映像信号(102) は、従来同様に
ＮＴＳＣ方式の映像信号、ＶＧＡ規格等のコンピュータ
の映像信号や、ハイビジョン等の映像信号であって、例
えばＣＲＴ等においてラスタスキャン表示されるディス
プレイの映像信号である。

【００４５】クロック発生部１２は、信号処理部１６と
共に例えばディスプレイ装置内やコンピュータ本体内に
設けられるＩＣ１０の内部回路内に形成されている回路
である。そして、このクロック発生部１２は、後述する
ＰＬＬと１／ｎ分周部とから構成されている。

【００４６】ＰＬＬ部は、水平同期信号(104) に基づい
てサンプリングクロック(106) を発生する発振回路であ
る。一方、１／ｎ分周部は、サンプリングクロック(10
6) をｎ分周（本実施例ではｎ＝４）して、互いに位相
の異なるｎ個のパラレル変換用クロックを発生する回路
である（図５（ｃ）〜（ｆ）参照）。

【００４７】Ａ／Ｄ変換部１４は、入力されたシリアル
のアナログ映像信号(102) を、クロック発生部１２から
供給されるサンプリングクロック(106) に基づいてサン
プリングし、シリアルのデジタル映像信号(110) に変換
する。そして、このデジタル映像信号(110) を、順次信
号処理部１６に出力する。

【００４８】ｎ個（ｎ＝４）のメモリ２０は、ＩＣ１０
の外部に設けられたＤＲＡＭやＦＩＦＯメモリ、ＶＲＡ
Ｍ等からなる記憶素子であって、クロック発生部１２か
ら４つのパラレル変換用クロック(108) が供給されてい
る。また、このメモリ２０は、パラレル変換用クロック
(108) に基づいてシリアルのデジタル映像信号(110)を
サンプリングし、得られたパラレルのデジタル映像信号
(112) をそれぞれ格納する。

【００４９】信号処理部１６は、メモリ２０に格納され
たデジタル映像信号(112) を読み出して、入力された映
像信号(102) により、所定の映像信号処理を行う回路で
あって、処理結果を信号処理部１６内に設けられたライ
ンメモリに格納し、Ｄ／Ａ変換部１８に出力する。

【００５０】Ｄ／Ａ変換部１８は、ＩＣ１０の外部に設
けられた変換部であって、信号処理部１６から出力され
たデジタル映像信号をアナログ映像信号(114) に変換し
てこれを送出する。

【００５１】次に、クロック発生部１２の構成について
図２を用いて説明する。

【００５２】クロック発生部１２は、同一ＩＣの内部回
路内に形成されたサンプリングクロック(106')を発生す
るＰＬＬ部と、パラレル変換用クロック(108) を発生す
る１／ｎ（本実施例ではｎ＝４）分周部３２とから構成
されている。

【００５３】ＰＬＬ部は、位相比較部２２と、ＶＣＯ
（Voltage controlled Oscillator ：電圧制御発振部）
２６と、位相比較部２２からＶＣＯ２６への経路に挿入
されたループフィルタ２８とを有している。更に、ＶＣ
Ｏ２６から位相比較部２２へのの経路には分周部（１／
１Ｈ画素数）２４が設けられている。

【００５４】分周部２４は、ＶＣＯ２６から出力された
所定周波数の信号を１水平走査ラインの画素数に応じて
分周し、水平同期信号とほぼ等しい周波数の信号を位相
比較部２２に供給する。

【００５５】位相比較部２２は、分周部２４から出力さ
れた信号の位相と、水平同期信号の位相とを比較し、そ
の誤差信号を発生する。そして、この誤差信号はループ
フィルタ２８を介してＶＣＯ２６に出力される。

【００５６】ＶＣＯ２６は、誤差信号に対応して発信周
波数を変更する発振部であり、最終的にＶＣＯ２６から
図５（ａ）に示すサンプリングクロック(106')として出
力される信号は、水平同期信号の周波数×１Ｈ画素数に
正確に一致する周波数となっている。

【００５７】ＶＣＯ２６の出力側には１／ｎ分周部３２
及び遅延部３０がそれぞれ接続されている。遅延部３０
は、サンプリングクロック(106')を所定量遅延させるた
めの回路である。遅延量は、１／ｎ分周部３２がサンプ
リングクロック(106')を分周する際に発生するパラレル
変換用クロック(108) の時間遅延に対応している。

【００５８】ＰＬＬ部と１／ｎ分周部３２とは、上述の
ように同一のＩＣ内に形成されているので、時間遅延量
の把握は極めて容易である。

【００５９】従って、サンプリングクロック(106')の遅
延量を補正する遅延部３０の構成が簡単で、Ａ／Ｄ変換
部１４に供給されるサンプリングクロック(106) と、各
パラレル変換用クロック(108) との間に時間遅延が発生
することを防止できる。これにより、アナログ・デジタ
ル変換、及びシリアル・パラレル変換に際しての映像信
号のサンプリングが正確に実行可能となる。

【００６０】次に、１／ｎ分周部３２の構成例について
図３を用いて説明する。

【００６１】１／ｎ分周部３２は、２段のフリップフロ
ップ３４（ＦＦ１），３６（ＦＦ２）と、分周数ｎに応
じた数（ｎ＝４）のゲート38-1〜38-4とから構成されて
いる。

【００６２】ここで、この１／ｎ分周部３２の構成は図
３には限られず、その分周数ｎはメモリ等の動作速度に
応じて最適な値に設定されるものである。また、この分
周数ｎは、発生するパラレル変換用クロック(108) の数
及びメモリ２０の数に等しいものである。

【００６３】ＦＦ１のCLK 入力端子には、図４（ａ）に
示すようなＶＣＯ２６から出力されるサンプリングクロ
ック(106')が供給されている。

【００６４】そして、ＦＦ１の反転Ｑ出力端子は、ＦＦ
１のＤ入力端子に接続されている。このため、ＦＦ１の
Ｑ出力は、サンプリングクロック(106')のパルスの立上
がりのたびに反転し、ＦＦ１のＱ出力端子からは図４
（ｂ）に示すようにサンプリングクロック(106')の２倍
の周期のパルスが出力される。

【００６５】また、ＦＦ１の反転Ｑ出力端子はＦＦ２の
CLK 入力端子に接続されている。そして、このＦＦ１の
反転Ｑ出力端子からは、図４（ｃ）に示すようなＦＦ１
のＱ出力端子からの出力信号を反転したパルスが出力さ
れる。

【００６６】ＦＦ２の反転Ｑ出力端子は、ＦＦ２のＤ入
力端子に接続されている。これにより、ＦＦ２のＱ出力
はＦＦ１の反転Ｑ出力のパルスの立上がりのたびに反転
し、従ってＦＦ２のＱ出力端子からは図４（ｄ）に示す
ようにＦＦ１の反転Ｑ出力から１クロック遅れて立ち上
がるパルスが出力される。

【００６７】また、ＦＦ１及びＦＦ２のＱ出力端子は、
各ゲート38-1〜38-4の入力端子にそれぞれ接続されてい
る。なお本実施例では、ゲート38-1の２つの入力は両方
とも反転入力とし、ゲート38-2及び38-3の入力は、それ
ぞれ異なる一方の入力のみを反転入力とした。

【００６８】そして、各ゲート38-1〜38-4からは、図５
の（ｃ）〜（ｆ）に示すような、サンプリングクロック
(106')周波数の１／４であって、互いに位相の異なる４
つのパラレル変換用クロック(108-1〜4)が出力される。
なお、図において各パラレル変換用クロック(108-1〜4)
の正パルス幅は、サンプリングクロック(106')のパルス
幅と同じように図示したが、これに限らずデューティー
５０％のパルスでもよい。

【００６９】更に、ＦＦ１及びＦＦ２のＲ入力端子に
は、図４（ｂ）に示す水平同期信号(104) がリセット信
号として供給され、このリセット信号が入力されるとＦ
Ｆ１，ＦＦ２のそれぞれのＱ出力端子からの出力は初期
化される。そして、パラレル変換用クロック(108-1〜4)
の発生順がリセットされる。

【００７０】即ち、各パラレル変換用クロック108-1 〜
108-4 は、図５（ｃ）〜（ｆ）に示すように、クロック
108-1 →クロック108-2 →クロック108-3 →クロック10
8-4→クロック108-1 →・・と順にパルスを発生してい
る。

【００７１】この状態において、一水平走査期間毎に発
生する水平同期信号(104) がリセット信号としてＦＦ
１，ＦＦ２のＲ入力端子に供給されると、各パラレル変
換用クロック(108-1〜4)の発生順がリセットされる。そ
して、リセットと同時にパラレル変換用クロック(108-
1) のパルスが立ち上がる。

【００７２】このように水平同期信号(104) によって、
パラレル変換用クロック(108-1〜4)の発生順をリセット
することにより、その発生順は各水平走査期間中におい
て同一となる。

【００７３】そして、図１のシリアルのデジタル映像信
号(110) は、このパラレル変換用クロック(108-1〜-4)
に基づいてそれぞれサンプリングされ、パラレル変換さ
れて各メモリ２０に格納される。

【００７４】ラスタスキャン表示における各画素のデー
タと、各メモリ２０に格納されるデータとの関係を示す
と図６のようになる。

【００７５】図において、クロック108-1 により第１の
メモリに格納されるデータを○、クロック108-2 により
第２のメモリに格納されるデータを□、クロック108-3
により第３のメモリに格納されるデータを●、クロック
108-4 により第４のメモリに格納されたデータを黒四角
として示した。

【００７６】図から明らかなように、水平同期信号(10
4) によってパラレル変換用クロック(108-1〜4)の発生
順がリセットされることによって、ディスプレイ画面上
で同一垂直走査ライン上に位置する画素のデータは、同
一のメモリ２０に格納されている。

【００７７】従って、ライン間のフリッカ除去のための
相関処理等、同一垂直走査ラインの隣接する上下の画素
に係るデータの演算処理に際しては、同一メモリからデ
ータを読み出せばよく、複数のメモリにアクセスしなく
ても処理ができる。これにより、メモリのアクセス時間
が短縮され、画像処理の高速化が実現できる。よって、
画素クロック周波数の高いコンピュータ映像信号やハイ
ビジョン等の高精細映像信号等に対しても確実に映像信
号処理を行うことが可能となり、更に装置構成の簡略化
にも貢献できる。

【００７８】なお、本実施例の映像信号処理装置は、デ
ィスプレイ装置内部に設けても、コンピュータ本体等の
内部のどちらに設けてもよいものである。ディスプレイ
装置に設けられる場合には、自己の表示機能（画素数、
フレーム周波数等）に応じて信号処理を行うので、入力
される映像信号に対しての適用範囲が広く、ディスプレ
イがテレビ受像機である場合には、テレビビジョンの高
機能化に貢献できる。一方、コンピュータ本体の内部に
設ける場合には、市販のテレビ受像機に接続することが
できるという効果を有する。

【００７９】また、本実施例において、ディスプレイは
ラスタスキャン表示を行うＣＲＴ等に限らず、投写型等
のプロジェクタや、液晶ディスプレイ、プラズマディス
プレイ等であってもよい。

【００８０】

【発明の効果】以上述べた如く、本発明によればサンプ
リングクロックと、パラレル変換用クロックとを同一の
クロック発生部で発生させることにより、サンプリング
クロックとパラレル変換用クロックとの時間遅延の低減
が容易である。

【００８１】即ち、同一回路内で２つのクロックを発生
することによりクロックの時間遅延量の把握が容易であ
り、更にサンプリングクロックを、その時間遅延量だけ
遅延させて出力する構成をとることも容易となる。

【００８２】従って、パラレル変換用クロックを用いた
シリアルデータのパラレルデータへの変換を極めて正確
に行うことができる。なお、サンプリングクロックをｎ
分周して得られたｎ個のパラレル変換用クロックによ
り、ｎ個のメモリをサンプリング周波数の１／ｎの低速
で動作させることができ、画素クロック周波数の高い映
像信号であっても確実に所定の映像信号処理を行うこと
ができる。

【００８３】また、複数のパラレル変換用クロックの発
生順を、水平同期パルスに同期してリセットすることに
より、１のパラレル変換用クロックによってディスプレ
イの同一垂直走査ラインに係る画素の映像信号をサンプ
リングできる。

【００８４】更に、各メモリには、同一垂直走査ライン
上の映像情報が格納されることとなる。

【００８５】従って、例えば同一垂直走査ラインで隣接
する画素に係る映像信号に対して相関処理等を行う場合
に、同一メモリからデータを読み出せばよく、複数のメ
モリにアクセスしなくても処理ができる。これにより、
メモリのアクセス時間が短縮され、画像処理の高速化が
実現できる。

【００８６】よって、画素クロック周波数の高いコンピ
ュータ映像信号やハイビジョン等の高精細映像信号等に
対しても確実に映像信号処理を行うことが可能となり、
更に装置構成の簡略化にも貢献できる。

【図面の簡単な説明】

【図１】本発明の実施例に係る映像信号処理装置を示す
概略構成図である。

【図２】図１のクロック発生部１２の構成を示す図であ
る。

【図３】図２の１／ｎ分周部３２の回路構成を示す図で
ある。

【図４】図３の１／ｎ分周部の各端子における信号波形
を示す図である。

【図５】図１のクロック発生部１２から出力されるクロ
ック波形を示す図である。

【図６】図１のメモリ２０内に格納されるデータと、デ
ィスプレイ画面上の各画素との関係を示す図である。

【図７】従来の映像信号処理装置を示す概略構成図であ
る。

【図８】図７のＰＬＬ４２とクロックバッファ４４から
出力されるクロック波形を示す図である。

【図９】図７のメモリ２０内に格納されるデータと、デ
ィスプレイ画面上の各画素との関係を示す図である。図
３の出力制御部３４の回路構成を示す図である。

【符号の説明】

１０ ＩＣ １２ クロック発生部 １４ Ａ／Ｄ変換部 １６ 信号処理部 １８ Ｄ／Ａ変換部 ２０ メモリ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ディスプレイに映像を表示するためのア
   ナログ映像信号をデジタル信号に変換して所定の信号処
   理を行う映像信号処理装置において、 水平同期信号に基づいてサンプリングクロックを発生
   し、更に前記サンプリングクロックを分周して、互いに
   位相の異なる複数のパラレル変換用クロックを発生する
   クロック発生手段と、 前記クロック発生手段から出力された前記サンプリング
   クロックに基づいてシリアルのアナログ映像信号をサン
   プリングしてデジタル映像信号に変換するアナログ・デ
   ジタル変換手段と、 前記デジタル映像信号を前記パラレル変換用クロックに
   基づいてサンプリングしてパラレルのデジタル映像信号
   に変換し、このパラレルのデジタル映像信号に対して所
   定の信号処理を行う信号処理手段と、 前記信号処理が施された前記デジタル映像信号をアナロ
   グ映像信号に変換するデジタル・アナログ変換手段と、 を有することを特徴とする映像信号処理装置。
2. 【請求項２】 請求項１記載の映像信号処理装置におい
   て、 複数の前記パラレル変換用クロックの発生順を、前記水
   平同期信号に同期してリセットすることを特徴とする映
   像信号処理装置。
3. 【請求項３】 請求項１または請求項２のいずれかに記
   載の映像信号処理装置において、 前記パラレルのデジタル映像信号を、複数の前記パラレ
   ル変換用クロックにそれぞれ対応して格納する複数のメ
   モリ手段を有し、 複数の前記メモリ手段にそれぞれ格納されたデジタル映
   像信号は、ディスプレイの画面上において、同一の垂直
   ライン上の各画素に係る信号であることを特徴とする映
   像信号処理装置。