JP3980122B2

JP3980122B2 - 半導体装置

Info

Publication number: JP3980122B2
Application number: JP14228097A
Authority: JP
Inventors: 真也鵜戸
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-05-30
Filing date: 1997-05-30
Publication date: 2007-09-26
Anticipated expiration: 2017-05-30
Also published as: JPH10335614A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、詳しくは半導体装置のチップ上に形成されるＭＯＳ型トランジスタ（ＭＯＳ−ＦＥＴ）のレイアウトに関する。
【０００２】
近年の半導体集積回路装置においては、高集積化及び高速化が進められ、半導体装置のチップ上に形成されるトランジスタ数も多くなっている。多くのトランジスタは、半導体装置のチップ面積を増大させてコストアップとなることから、面積の小さなＭＯＳ−ＦＥＴが要求されている。
【０００３】
【従来の技術】
図８は、従来の半導体集積回路装置のチップ上に形成されるトランジスタ１１のレイアウト図である。トランジスタ１１は、２つのゲート配線１２を備える。両ゲート配線１２に挟まれた領域がトランジスタ１１のドレイン１３となり、両ゲート配線１２に対してドレイン１３の反対側の領域がそれぞれソース１４となる。ドレイン１３は、コンタクタ１５を介してゲート配線１２と平行に形成されたドレイン配線１６と接続されている。また、両ソース１４は、それぞれコンタクタ１７を介して同じくゲート配線１２と平行に形成されたソース配線１８とそれぞれ接続されている。
【０００４】
さて、図８に示すトランジスタ１１は、例えば２つのゲート配線１２及びに２つのソース配線１８対して共通な信号が供給されて使用される。そして、トランジスタ１１は、ドレイン１３に接続されるコンタクタ１５を挟んでゲート配線１２を配置することにより、ドレイン１３の接合面積を小さくしてドレイン容量を少なくし、負荷容量の低減を図る上で有効である。また、トランジスタ１１の分割して配置された２つのゲート配線１２は、ゲート配線長を長くして実効ゲート幅を大きくし、トランジスタ１１のオン抵抗の低減を図る上で有効である。
【０００５】
【発明が解決しようとする課題】
ところで、半導体集積回路装置は、益々高集積化及び高速化が進められ、高速に動作するトランジスタが要求されている。そのため、トランジスタ１１は、例えば、サイズを大きくして実効ゲート幅を大きくすることにより、オン抵抗を小さくして高速化が図られる。しかしながら、トランジスタ１１のサイズを大きくすると、両ゲート配線１２に挟まれたドレイン１３の接合面積が大きくなってトランジスタ１１自身の容量成分（ドレイン容量）が大きくなるため、オン抵抗を小さくした効果を十分に生かせないという問題がある。また、半導体集積回路装置が高集積化されると、チップ上に搭載されるトランジスタ数が多くなってチップ面積が増大するため、装置のコスト上昇を招くという問題がある。
【０００６】
本発明は上記問題点を解決するためになされたものであって、その目的は高速化に適した面積の小さな半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
本発明は上記目的を達成するため、請求項１に記載の発明は、分割されるとともに平行に配置された２つのゲート配線と、該２つのゲート配線に挟まれたドレインと、前記ゲート配線に対してドレインと反対側のソースと、前記ソース及びドレインにそれぞれ信号を供給するためのソースコンタクタ及びドレインコンタクタとを備える半導体装置において、前記ゲート配線よりも上層に形成され、前記ソースに信号を供給するソース配線と前記ドレインに信号を供給するドレイン配線とを前記ゲート配線に沿って形成し、
前記ソース配線及びドレイン配線と前記各コンタクタとを接続する配線を前記ゲート配線と直交して形成し、前記各ゲート配線をそれぞれ該ゲート配線の両側に形成されたコンタクタ間で同じ方向に２回折り曲げて前記ドレインコンタクタを囲むよう配置した。
【０００９】
請求項２に記載の発明は、請求項１に記載の半導体装置において、前記各コンタクタを複数設けると共に、該複数のソースコンタクタ及びドレインコンタクタを、前記ゲート配線に沿って交互に配置した。
【００１０】
請求項３に記載の発明は、請求項１に記載の半導体装置において、前記各コンタクタを複数設けると共に、該複数のソースコンタクタ及びドレインコンタクタを、前記ゲート配線に沿ってソースコンタクタ−ドレインコンタクタ−ソースコンタクタの組を繰り返し配置した。
【００１１】
請求項４に記載の発明は、請求項１乃至３のうちのいずれか１項に記載の半導体装置よりなるトランジスタを、前記コンタクタに接続される配線の形成方向に沿って同一領域内に複数形成した。
【００１４】
（作用）
従って、請求項１に記載の発明によれば、各コンタクタに接続されるソース配線及びドレイン配線はゲート配線よりも上層であってゲート配線に沿って形成されるとともに、ソース配線、ゲート配線とコンタクトを接続する配線がゲート配線と直行して形成される。そして、各ゲート配線がそれぞれ該ゲート配線の両側に形成されたコンタクタ間で同じ方向に２回折り曲げられてドレインコンタクタを囲むよう配置される。従って、ドレイン容量が小さく実効ゲート幅が大きくなってオン抵抗の小さくなり、面積の小さい半導体装置が形成される。
【００１５】
請求項２に記載の発明によれば、複数のソースコンタクタ及びドレインコンタクタがゲート配線に沿って交互に配置されて構成される複数のトランジスの実効チャネル幅が大きくなりオン対抗が小さくなる。
【００１６】
請求項３に記載の発明によれば、複数のソースコンタクタ及びドレインコンタクタがゲート配線に沿ってソースコンタクタ−ドレインコンタクタ−ソースコンタクタの組を繰り返し配置されて構成される複数のトランジスタの実効チャネル幅が大きくなってオン抵抗が小さくなる。
【００１７】
請求項４に記載の発明によれば、請求項１乃至３のうちのいずれか１項に記載の半導体装置よりなるトランジスタがコンタクトに接続される配線の形成方向に沿って同一領域内に複数備えられ、面積の半導体装置が形成される。
【００１９】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図１〜図３に従って説明する。
図１に示すように、ＭＯＳ型トランジスタ（ＭＯＳ−ＦＥＴ、以下、単にトランジスタという）２１は、分割された２つのゲート配線２２，２３を備える。ゲート配線２２，２３は、略長方形状の領域に対して長手方向（図１において上下方向）に沿って形成されている。
【００２０】
トランジスタ２１は、両ゲート配線２２，２３に挟まれた領域をドレイン２４とし、ゲート配線２２，２３に対してドレイン２４と反対側の領域とソース２５，２６としている。ドレイン２４、ソース２５，２６には、それぞれドレインコンタクタ２７、ソースコンタクタ２８，２９が形成されている。
【００２１】
また、トランジスタ２１は、ドレイン配線３１、ソース配線３２，３３を備える。ドレイン・ソース配線３１〜３３は、互いに平行に形成されると共に、ゲート配線２２，２３と直交する方向（図１において左右方向）に沿って延びるように形成されている。従って、ドレイン・ソース配線３１〜３３は、前記ゲート配線２２，２３よりも上層に形成されている。
【００２２】
前記ドレイン２４は、ドレインコンタクタ２７を介してドレイン配線３１に接続される。前記ソース２５，２６は、それぞれソースコンタクタ２８，２９を介してソース配線３２，３３に接続される。
【００２３】
前記各コンタクタ２７〜２９は、ゲート配線２２，２３に沿って、ソースコンタクタ２８、ドレインコンタクタ２７、ソースコンタクタ２９の順番に配列されている。ドレインコンタクタ２７は、トランジスタ２１の略中央に形成され、ソースコンタクタ２８，２９は、ドレインコンタクタ２７を挟んでトランジスタ２１の略対角線上に形成されている。
【００２４】
そして、ソースコンタクタ２８，２９は、ドレイン・ソース配線３１〜３３が左右方向に沿って形成されているため、図８に示す従来のトランジスタ１１に比べて中央より、即ち、ドレイン・ソース配線３１〜３３の形成方向においてドレインコンタクタ２７に近づけて配置されている。従って、本実施形態のトランジスタ２１の左右方向の幅は、従来のトランジスタ１１に比べて狭い。
【００２５】
ゲート配線２２，２３は、ドレインコンタクタ２７を挟んで配置されている。両ゲート配線２２，２３は、それぞれ各ゲート配線を挟むコンタクタ２８，２７とコンタクタ２７，２９間でそれぞれ２回折り曲げたクランク状に形成され、ドレインコンタクタ２７を囲むように配置されているとともに、両ゲート配線に挟まれた領域であるドレイン２４の面積が最小となるように配置されている。
【００２６】
両ゲート配線２２，２３のうちの一方のゲート配線２２は、ドレインコンタクタ２７より上側で他方のゲート配線２３に向かって直角に折り曲げて形成されている。更に、一方のゲート配線２２は、ドレインコンタクタ２７の上方で上下方向に延びる他方のゲート配線２３に沿うように直角に折り曲げて形成されている。
【００２７】
また、他方のゲート配線２３は、ドレインコンタクタ２７より下側で一方のゲート配線２２に向かって直角に折り曲げて形成されている。更に、他方のゲート配線２３は、ドレインコンタクタ２７の下方で上下方向に延びる一方のゲート配線２２に沿うように直角に折り曲げ形成されている。
【００２８】
即ち、それぞれ２回ずつ直角に折り曲げて形成された２つのゲート配線２２，２３は、ドレインコンタクタ２７を囲むように配置されている。そして、両ゲート配線２２，２３の間隔、両ゲート配線２２，２３とドレインコンタクタ２７との間隔は、それぞれ予め設定されたデザインルールを満足する最小間隔に設定されている。従って、両ゲート配線２２，２３により挟まれた領域であるドレイン２４の接合面積は最小となり、ドレイン容量は従来のトランジスタ１１に比べて少ない。
【００２９】
また、両ゲート配線２２，２３は、それぞれ２回折り曲げて形成されているので、両ゲート配線２２，２３による実効ゲート幅は、トランジスタ２１の図１における上下方向の長さよりもそれぞれ長くなる。従って、本実施形態のトランジスタ２１を図８に示す従来のトランジスタ１１と上下方向に同じ長さに形成した場合、両ゲート配線２２，２３による実効ゲート長は従来のトランジスタ１１に比べて長い。逆に言えば、実効ゲート長を同じにした場合、本実施形態のトランジスタ２１は従来のトランジスタ１１に比べて上下方向に小さい。
【００３０】
即ち、トランジスタ２１は、ドレイン・ソース配線３１〜３３をゲート配線２２，２３と直交して形成することにより、ソースコンタクタ２８，２９を配線３１〜３３の形成方向においてドレインコンタクタ２７に近づけて配置でき、占有面積が小さくなる。また、２回折り曲げたゲート配線２２，２３をドレインコンタクタ２７を囲むように配置することにより、ドレイン２４の接合面積が小さくなってドレイン容量が低減する。更にゲート配線２２，２３を２回折り曲げて形成することにより、ゲート配線２２，２３が長くなって実効チャネル幅が大きくなり、トランジスタ２１のオン抵抗が低くなる。
【００３１】
ところで、図８に示す従来のトランジスタ１１において、ゲート配線１２をそれぞれ４回折り曲げて、ドレインコンタクタ１５の上方及び下方にて分割したゲート配線１２の間隔を狭くしてドレイン面積を小さくしたレイアウトが考えられる。この場合にも、トランジスタの占有面積及びドレイン面積を小さくすることができると共に、ゲート配線１２が長くなって実効チャネル幅が大きくなる。
【００３２】
しかしながら、折り曲げられたゲート配線１２は、角の部分がゲート（チャネル）として作用しないので、本実施形態に比べてゲート配線２２，２３の長さに対して実効チャネル幅はそれほど大きくならない。そのため、４回折り曲げたゲート配線１２と、本実施形態の２回折り曲げたゲート配線２２，２３を同じ長さに形成した場合、本実施形態の方が実効チャネル幅が大きくなってオン抵抗が低くなり、高速化に適している。
【００３３】
例えば、図１に示されるレイアウトのトランジスタ２１は、ソース２５，２６及びドレイン２４をＮ型拡散領域（アンチモン等を拡散させた領域）とすることにより、図２（ａ）に示すようにドレインＤが接続された２つのＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２と等価となる。従って、両トランジスタＴＮ１，ＴＮ２のゲートＧ及びソースＳをそれぞれ接続する、即ち、図１においてゲート配線２２，２３を互いに接続すると共にソース配線３２，３３を互いに接続することにより、両トランジスタＴＮ１，ＴＮ２を並列接続してトランジスタ２１を構成する。
【００３４】
また、図１に示されるレイアウトのトランジスタ２１は、ソース２５，２６及びドレイン２４をＰ型拡散領域（ホウ素等を拡散させた領域）とすることにより、図２（ｂ）に示すようにドレインＤが接続された２つのＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２と等価となる。従って、両トランジスタＴＰ１，ＴＰ２のゲートＧ及びソースＳをそれぞれ接続する、即ち、図１においてゲート配線２２，２３を互いに接続すると共にソース配線３２，３３を互いに接続することにより、両トランジスタＴＰ１，ＴＰ２を並列接続してトランジスタ２１を構成する。
【００３５】
上記のように構成されたトランジスタは、例えば出力トランジスタとして使用される。図３に示すように、半導体集積回路装置の出力回路（トランジスタアレイ）４１は、複数のトランジスタ２１をマトリックス状に配列接続して構成される。図３の上下方向（列）に配列されたトランジスタ２１はゲート配線２２，２３を共通としており、図３の左右方向（行）に配列されたトランジスタ２１はドレイン・ソース配線３１〜３３を共通としている。また、各行のドレイン配線３１は配線４２に接続されて共通とされ、ソース配線３２，３３は配線４３に接続されて共通とされている。
【００３６】
図３に示す構成により、オン抵抗が小さくて高速に動作すると共に、電流容量の大きな出力回路を構成することができる。更に、本実施形態のトランジスタ２１を用いることにより、従来のトランジスタ１１により出力回路を構成する場合に比べて、出力回路４１全体の面積を小さくすることができる。
【００３７】
半導体集積回路装置において、高集積化に伴って搭載される出力回路４１の数が多くなるとともに、オン抵抗の小さなトランジスタを必要としている。従来のオン抵抗の小さなトランジスタはその面積が大きいため、出力回路４１の数が多いほど半導体集積回路装置を形成するチップ面積が大きくなる。しかしながら、本実施形態のトランジスタ２１は、オン抵抗が小さい上に面積が小さいため、出力回路４１全体の面積が小さい。従って、本実施形態のトランジスタ２１により構成される出力回路４１を搭載することにより、高集積化された半導体集積回路装置のチップ面積の増加を抑えることができ、半導体集積回路装置のコスト上昇が低減される。
【００３８】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
○ トランジスタ２１に備えられた２つのゲート配線２２，２３に対して、ドレイン配線３１とソース配線３２，３３をゲート配線２２，２３と直交する方向に沿って形成した。その結果、ソース配線３２，３３とソース２５，２６を接続するソースコンタクタ２８，２９を配線３２，３３の形成方向においてドレインコンタクタ２７に近づけて配置でき、トランジスタ２１の幅を狭くしてトランジスタ２１の専有面積を小さくすることができる。
【００３９】
○ トランジスタ２１に備えられた２つのゲート配線２２，２３は、ドレインコンタクタ２７を囲むように２回折り曲げて形成され配置されている。従って、両ゲート配線２２，２３により囲まれた領域よりなるドレイン２４は、その接合面積が小さくなってドレイン容量が低減される。また、ゲート配線２２，２３を２回折り曲げて形成することにより、ゲート配線２２，２３が長くなって実効チャネル幅が大きくなり、トランジスタ２１のオン抵抗が低くなる。その結果、トランジスタ２１の特性を従来と同程度とした場合、トランジスタ２１の面積を小さくすることができる。そして、複数のトランジスタにより構成される出力回路を備えた半導体集積回路装置において、各トランジスタ２１の面積を小さくすることで出力回路４１の面積が小さくなり、高集積化された半導体集積回路装置のチップ面積の増加を抑えてコスト上昇を低減することができる。
【００４０】
尚、本発明は上記実施形態の他、以下の態様で実施してもよい。
上記実施形態において、ゲート配線に沿って同一領域内に複数のトランジスタ（コンタクタ）を形成して実施してもよい。即ち、複数のトランジスタに対して拡散領域を共通とする。例えば、図４（ａ）に示すように、トランジスタ５１には、ソース・ドレイン・ソースのようにコンタクタ２８，２７，２９が繰り返し配置されている。２つのゲート配線２２，２３は、ドレインコンタクタ２７を挟むソースコンタクタ２８，２９間において２回折り曲げてドレインコンタクタ２７を囲むように配置される。すると、トランジスタ５１は、ドレイン２４を共通とする並列接続された４個のＭＯＳ型トランジスタにより構成される。この構成によっても、上記実施形態と同様にドレイン接合面積が小さくなってドレイン容量が低く、実効チャネル幅が大きくなってオン抵抗が小さなトランジスタ５１の面積を小さくすることができる。
【００４１】
また、図４（ｂ）に示すように、トランジスタ５２には、ソース・ドレイン・ソース・ドレイン・ソースのようにコンタクタ２９，２７，２８，２７，２９が繰り返し配置されている。２つのゲート配線２２，２３は、ドレインコンタクタ２７を挟むソースコンタクタ２８，２９間において２回折り曲げてドレインコンタクタ２７を囲むように配置される。すると、トランジスタ５２は、ドレイン２４を共通とする並列接続された４個のＭＯＳ型トランジスタにより構成される。この構成によっても、上記実施形態と同様にドレイン接合面積が小さくなってドレイン容量が低く、実効チャネル幅が大きくなってオン抵抗が小さなトランジスタ５２の面積を小さくすることができる。更に、このようにコンタクタ２７〜２９を配置することにより、図４（ａ）のトランジスタ５１に比べて面積を小さくすることができる。
【００４２】
更に、上記のトランジスタ５１，５２をドレイン配線３１，ソース配線３２，３３に沿って同一領域（同一拡散層）内に複数列形成して実施してもよい。例えば、図４（ａ）に示すトランジスタ５１を、図５に示すように、上記実施形態と同様にマトリックス状に配列してトランジスタアレイ５３を構成する。このトランジスタアレイ５３は複数のトランジスタ５１のソースを共通にすると共に、ゲート配線２２，２３に挟まれたドレイン領域を共通にしている。即ち、並列接続された複数のトランジスタ５１が隙間なく並べられ、トランジスタアレイ５３全体の面積は従来にトランジスタ１１を同じ数だけ並べた場合に比べて小さくなる。また、図４（ｂ）に示すトランジスタ５２を、図６に示すように、上記実施形態と同様にマトリックス状に配列してトランジスタアレイ５４を構成する。この場合、トランジスタ５２は、図５に示されるトランジスタアレイ５３を構成するトランジスタ５１と同じ数だけ並べられている。そして、各トランジスタ５２は図５に示されるトランジスタアレイ５３を構成するトランジスタ５１に比べて面積が小さいので、トランジスタアレイ５４の面積が更に小さくなる。
【００４３】
尚、図５（図６）において複数のトランジスタ５１（５２）を明確にするために図面では点線にて区画して示したが、実際には隣接するトランジスタ５１（５２）のソースは区別されない。その為、ソースを挟むゲート配線２２，２３の間隔を更に狭くすることにより、上記トランジスタ５１，５２の幅を狭くして全体の面積を小さくすることができる。そして、ゲート配線２２，２３の幅を狭くすることによりソースの面積が小さくなる。従って、ソースとドレインとを入れ替える、即ち、図４〜図６に示す配線３１を介して供給する信号と配線３２，３３を介して供給する信号とを入れ替えて動作させてもよく、上記実施形態と同様にドレイン要領の小さいトランジスタを形成することができる。
【００４４】
上記実施形態では、ドレイン配線３１とソース配線３２，３３をゲート配線と直交する方向に形成したが、図７に示すように、主となるソース配線５５とドレイン配線５６をゲート配線２２，２３と平行に形成し、各コンタクタ２７〜２９に接続される配線５５ａ，５５ｂ、５６ａをゲート配線２２，２３と直交する方向に形成して実施してもよい。この場合、両ソースコンタクタ２８，２９を１本のソース配線５５に接続することにより、ソース配線５５の数を少なくして面積の増加を抑える。その結果、上記実施形態に比べてソース配線５５及びドレイン配線５６を含むトランジスタ２１の面積が大きくなるものの、配線方向が従来と同じであるため、従来のトランジスタ１１と容易に置き換えることができる。
【００４５】
上記実施形態では、トランジスタ２１を出力トランジスタとして出力回路４１を構成したが、トランジスタ２１をその他の回路、例えばスイッチ回路等に用いて実施してもよい。
【００４６】
上記実施形態では、図２（ａ）（ｂ）に示されるゲートＧ及びソースＳを共通接続してトランジスタＴＮ１，ＴＮ２（ＴＰ１，ＴＰ２）を並列接続してトランジスタ２１を構成したが、接続せずに別々の信号をゲートＧ，ソースＳに供給して動作させるようにしてもよい。
【００４７】
上記実施形態において、図３に示される複数のトランジスタ２１のゲート配線２２，２３、ドレイン配線３１、及びソース配線３２，３３を共通接続したが、少なくとも１つを共通接続した構成として実施してもよい。
【００４８】
【発明の効果】
以上詳述したように、請求項１乃至４に記載の発明によれば、高速化に適した面積の小さな半導体装置を提供することができる。
【図面の簡単な説明】
【図１】一実施形態のＭＯＳ型トランジスタのレイアウト図。
【図２】（ａ）（ｂ）はＭＯＳ型トランジスタの等価回路図。
【図３】ＭＯＳ型トランジスタを用いた出力回路のレイアウト図。
【図４】（ａ）（ｂ）は別のＭＯＳ型トランジスタのレイアウト図。
【図５】図４（ａ）のＭＯＳ型トランジスタを複数配列したレイアウト図。
【図６】図４（ｂ）のＭＯＳ型トランジスタを複数配列したレイアウト図。
【図７】別のＭＯＳ型トランジスタのレイアウト図。
【図８】従来のＭＯＳ型トランジスタのレイアウト図。
【符号の説明】
２２，２３ゲート配線
２４ドレイン
２５，２６ソース
２７ドレインコンタクタ
２８，２９ソースコンタクタ
３１ドレイン配線
３２，３３ソース配線

Claims

分割されるとともに平行に配置された２つのゲート配線と、該２つのゲート配線に挟まれたドレインと、前記ゲート配線に対してドレインと反対側のソースと、前記ソース及びドレインにそれぞれ信号を供給するためのソースコンタクタ及びドレインコンタクタとを備える半導体装置において、
前記ゲート配線よりも上層に形成され、前記ソースに信号を供給するソース配線と前記ドレインに信号を供給するドレイン配線とを前記ゲート配線に沿って形成し、
前記ソース配線及びドレイン配線と前記各コンタクタとを接続する配線を前記ゲート配線と直交して形成し、
前記各ゲート配線をそれぞれ該ゲート配線の両側に形成されたコンタクタ間で同じ方向に２回折り曲げて前記ドレインコンタクタを囲むよう配置した半導体装置。
請求項１に記載の半導体装置において、
前記各コンタクタを複数設けると共に、該複数のソースコンタクタ及びドレインコンタクタを、前記ゲート配線に沿って交互に配置した半導体装置。
請求項１に記載の半導体装置において、
前記各コンタクタを複数設けると共に、該複数のソースコンタクタ及びドレインコンタクタを、前記ゲート配線に沿ってソースコンタクタ−ドレインコンタクタ−ソースコンタクタの組を繰り返し配置した半導体装置。
請求項１乃至３のうちのいずれか１項に記載の半導体装置よりなるトランジスタを、前記コンタクタに接続される配線の形成方向に沿って同一領域内に複数形成した半導体装置。