JPH0513542B2 - - Google Patents
Info
- Publication number
- JPH0513542B2 JPH0513542B2 JP62302603A JP30260387A JPH0513542B2 JP H0513542 B2 JPH0513542 B2 JP H0513542B2 JP 62302603 A JP62302603 A JP 62302603A JP 30260387 A JP30260387 A JP 30260387A JP H0513542 B2 JPH0513542 B2 JP H0513542B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- well
- potential detection
- substrate potential
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 claims description 39
- 238000001514 detection method Methods 0.000 claims description 25
- 238000009792 diffusion process Methods 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 8
- 230000005669 field effect Effects 0.000 claims description 6
- 230000000295 complement effect Effects 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 4
- 238000000034 method Methods 0.000 description 36
- 238000010586 diagram Methods 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 6
- 238000012937 correction Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
- G01R31/27—Testing of devices without physical removal from the circuit of which they form part, e.g. compensating for effects surrounding elements
- G01R31/275—Testing of devices without physical removal from the circuit of which they form part, e.g. compensating for effects surrounding elements for testing individual semiconductor components within integrated circuits
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/145—Indicating the presence of current or voltage
- G01R19/155—Indicating the presence of voltage
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、相補型電界効果トランジスタ構造に
集積回路における基板電位検出回路に関するもの
で、特に、Ｐウエル、Ｎウエル（島状拡散領域）
のどちらのウエルプロセスでも製造することが可
能な製品に使用されるものである。
集積回路における基板電位検出回路に関するもの
で、特に、Ｐウエル、Ｎウエル（島状拡散領域）
のどちらのウエルプロセスでも製造することが可
能な製品に使用されるものである。
（従来の技術）
現在、設計者は、新らしく相補型半導体集積回
路装置を設計するとき、Ｐ、Ｎ両ウエルプロセス
に対応できる設計基準で、システムのパターン設
計を行なうのが一般的である。システム中に、Ｐ
ウエルプロセス、またはＮウエルプロセスで製造
した場合にだけ必要な回路ブロツクが存在する場
合、(イ)それぞれのウエルプロセスの時に必要とす
る回路を、両方ともシステム上に設計してしま
い、製造時に、Alの配線を変更、修正するか、
(ロ)もしくはそれぞれのウエルプロセスにだけ対応
する２通りのパターンの設計を別々に行なうかし
ていた。
路装置を設計するとき、Ｐ、Ｎ両ウエルプロセス
に対応できる設計基準で、システムのパターン設
計を行なうのが一般的である。システム中に、Ｐ
ウエルプロセス、またはＮウエルプロセスで製造
した場合にだけ必要な回路ブロツクが存在する場
合、(イ)それぞれのウエルプロセスの時に必要とす
る回路を、両方ともシステム上に設計してしま
い、製造時に、Alの配線を変更、修正するか、
(ロ)もしくはそれぞれのウエルプロセスにだけ対応
する２通りのパターンの設計を別々に行なうかし
ていた。
（発明が解決しようとする問題点）
このように、両ウエルプロセスに対応するパタ
ーンの設計を行なうとき、Alパターンの追加に
よる修正、変更方法として、Alマスタースライ
ス法を用いることがある。これは、上記修正、変
更、配線の切り換えに必要なAl配線のデータを
つくり、あらかじめ作つてある、各ウエルプロセ
スでも変更をうけない共通のAl配線のデータと
合成することにより、製造時のAl配線のデータ
を作る方法である。
ーンの設計を行なうとき、Alパターンの追加に
よる修正、変更方法として、Alマスタースライ
ス法を用いることがある。これは、上記修正、変
更、配線の切り換えに必要なAl配線のデータを
つくり、あらかじめ作つてある、各ウエルプロセ
スでも変更をうけない共通のAl配線のデータと
合成することにより、製造時のAl配線のデータ
を作る方法である。
この方法では、パターン設計の時点で、Alマ
スタースライスの追加される部分をあらかじめ広
く設定しなければならないこと、また、共通の
Al配線と、Alマスタースライスの２種類以上の
Alパターンに関するデータをつくらなければな
らない。
スタースライスの追加される部分をあらかじめ広
く設定しなければならないこと、また、共通の
Al配線と、Alマスタースライスの２種類以上の
Alパターンに関するデータをつくらなければな
らない。
また、それぞれのウエルプロセスだけに対応す
るパターンの設計を行なう上記(ロ)項の場合には、
手間が二重にかかるうえ、ミスも発生しやすく、
良い方法とは言えない。
るパターンの設計を行なう上記(ロ)項の場合には、
手間が二重にかかるうえ、ミスも発生しやすく、
良い方法とは言えない。
第１０図にAlマスタースライス法を用いたバ
ツクゲート補正回路付伝達ゲートの回路図を示
す。この図中でP1，P2：N1，N2の符号は、それ
ぞれＰウエルプロセス、Ｎウエルプロセスで製造
した場合、Alマスタースライスを追加し、配線
を接続することを意味する。即ち、P1，P2はも
ともと接続されておらず、Ｐウエルでつくられる
場合に接続される。N1，N2はもともと接続され
ておらず、Ｎウエルでつくられる場合に接続され
る。１は伝達ゲート回路、２はバツクゲート補正
回路、３は伝達ゲートオン、オフ制御回路、４は
入力端子、５は出力端子、６は伝達ゲート制御端
子、７はインバータ、８は電源端子、９は配線
（例えばAl）である。
ツクゲート補正回路付伝達ゲートの回路図を示
す。この図中でP1，P2：N1，N2の符号は、それ
ぞれＰウエルプロセス、Ｎウエルプロセスで製造
した場合、Alマスタースライスを追加し、配線
を接続することを意味する。即ち、P1，P2はも
ともと接続されておらず、Ｐウエルでつくられる
場合に接続される。N1，N2はもともと接続され
ておらず、Ｎウエルでつくられる場合に接続され
る。１は伝達ゲート回路、２はバツクゲート補正
回路、３は伝達ゲートオン、オフ制御回路、４は
入力端子、５は出力端子、６は伝達ゲート制御端
子、７はインバータ、８は電源端子、９は配線
（例えばAl）である。
本発明は上記従来の問題点に鑑み、あらかじめ
両方のウエルに対応した回路を用意しておき、
Alマスタースライスによつて切り換えるかわり
に、基板電位を検出する手段を持つことにより、
自動切り換えを行なうことを目的とするものであ
る。
両方のウエルに対応した回路を用意しておき、
Alマスタースライスによつて切り換えるかわり
に、基板電位を検出する手段を持つことにより、
自動切り換えを行なうことを目的とするものであ
る。
（問題点を解決するための手段と作用）
本発明は、相補型電界効果トランジスタが形成
される半導体基板と同一導電型の電界効果トラン
ジスタを形成するための島状拡散領域以外の領域
に、前記半導体基板と同一導電型の層及び前記半
導体基板と異なる導電型の層を設け、前記両層を
導電体で接続し、この導電体を基板電位検出出力
点とした事を特徴とする基板電位検出回路であ
る。即ち本発明は、ウエル領域に包含されない基
板上に、１対のP+拡散とN+拡散領域を作り、こ
れら拡散領域をAl等の配線によつて接続し、基
板電位検出素子とする。基板電位検出素子から得
られた電位を、Ｐウエルプロセス／Ｎウエルプロ
セス時の切り換え回路のゲート入力電位として利
用する事により、マスクパターンの変更なしに、
Ｐウエルプロセス、Ｎウエルプロセスのいずれに
も対応する回路に切り換える事が出来るようにし
たものである。
される半導体基板と同一導電型の電界効果トラン
ジスタを形成するための島状拡散領域以外の領域
に、前記半導体基板と同一導電型の層及び前記半
導体基板と異なる導電型の層を設け、前記両層を
導電体で接続し、この導電体を基板電位検出出力
点とした事を特徴とする基板電位検出回路であ
る。即ち本発明は、ウエル領域に包含されない基
板上に、１対のP+拡散とN+拡散領域を作り、こ
れら拡散領域をAl等の配線によつて接続し、基
板電位検出素子とする。基板電位検出素子から得
られた電位を、Ｐウエルプロセス／Ｎウエルプロ
セス時の切り換え回路のゲート入力電位として利
用する事により、マスクパターンの変更なしに、
Ｐウエルプロセス、Ｎウエルプロセスのいずれに
も対応する回路に切り換える事が出来るようにし
たものである。
（実施例）
以下図面を参照して本発明の実施例を説明す
る。第１図に基板電位検出素子の、マスクデザイ
ン（設計図面）上での表わし方を示す。第２図、
第３図に第１図のマスクデザインをもとに、それ
ぞれＰウエルプロセス、Ｎウエルプロセスでウエ
ハーメイクをしたときの基板電位検出素子のＡ−
A′線に沿う断面の概略図をあらわす。上記図に
おいて１１はＰ型拡散層、１２はＮ型拡散層、１
３は層１１，１２間をつなぐ蒸着Al配線、１４
は集積回路がＰウエルプロセスで製造される場合
に、Ｐウエルとなる領域（Ｐウエル領域）で、こ
の領域１４にはＮチヤネル型MOSトランジスタ
等が形成される。１５は集積回路がＮウエルプロ
セスで製造される場合に、Ｎウエルとなる領域
（Ｎウエル領域）で、この領域１５にはＰチヤネ
ル型MOSトランジスタ等が形成される。１６は
酸化絶縁膜、１７はＮ型基板、１８はＰ型基板で
ある。
る。第１図に基板電位検出素子の、マスクデザイ
ン（設計図面）上での表わし方を示す。第２図、
第３図に第１図のマスクデザインをもとに、それ
ぞれＰウエルプロセス、Ｎウエルプロセスでウエ
ハーメイクをしたときの基板電位検出素子のＡ−
A′線に沿う断面の概略図をあらわす。上記図に
おいて１１はＰ型拡散層、１２はＮ型拡散層、１
３は層１１，１２間をつなぐ蒸着Al配線、１４
は集積回路がＰウエルプロセスで製造される場合
に、Ｐウエルとなる領域（Ｐウエル領域）で、こ
の領域１４にはＮチヤネル型MOSトランジスタ
等が形成される。１５は集積回路がＮウエルプロ
セスで製造される場合に、Ｎウエルとなる領域
（Ｎウエル領域）で、この領域１５にはＰチヤネ
ル型MOSトランジスタ等が形成される。１６は
酸化絶縁膜、１７はＮ型基板、１８はＰ型基板で
ある。
ここで第２図の如きＰウエルプロセスの場合、
Al配線１３は、Ｎ拡散層１２を通してＮ基板１
７の電位VDDとなり、第３図の如きＮウエルプロ
セスの場合は、Ｐ拡散層１１を通してＰ基板１８
の電位VSSとなる。各拡散層１１，１２がウエル
１４または１５と接していないため、Ｐウエルプ
ロセス時のＰ拡散層１１がVDD、Ｎウエルプロセ
ス時のＮ拡散層１２がVSSとなるが、寄生のダイ
オード、バイポーラ素子は生じない。
Al配線１３は、Ｎ拡散層１２を通してＮ基板１
７の電位VDDとなり、第３図の如きＮウエルプロ
セスの場合は、Ｐ拡散層１１を通してＰ基板１８
の電位VSSとなる。各拡散層１１，１２がウエル
１４または１５と接していないため、Ｐウエルプ
ロセス時のＰ拡散層１１がVDD、Ｎウエルプロセ
ス時のＮ拡散層１２がVSSとなるが、寄生のダイ
オード、バイポーラ素子は生じない。
この構造を持つ基板電位検出素子により、基板
１７または１８の電位が検出できることになる。
そして基板電位検出素子の端子１３の出力を、ト
ランジスタ回路網の配線形成用素子（MOSトラ
ンジスタ）のゲート電位として利用することによ
り、基板電位検出回路として、さらに利用するこ
とができる。
１７または１８の電位が検出できることになる。
そして基板電位検出素子の端子１３の出力を、ト
ランジスタ回路網の配線形成用素子（MOSトラ
ンジスタ）のゲート電位として利用することによ
り、基板電位検出回路として、さらに利用するこ
とができる。
第４図は、基板電位検出素子の回路図での表記
記号をあらわす。第５図は、各ウエルプロセスで
製造した場合の基板電位検出素子の端子出力（出
力端子１３の出力電圧）を示す。
記号をあらわす。第５図は、各ウエルプロセスで
製造した場合の基板電位検出素子の端子出力（出
力端子１３の出力電圧）を示す。
第６図に、トランジスタ回路網と組み合わせた
基板電位検出回路の応用例を示す。第７図は第６
図の基板電位検出回路の製造プロセス毎の端子
Ａ，Ｂの出力の様子を示す。ここで２１，２２は
ＰチヤネルMOSトランジスタ、２３，２４はＮ
チヤネルMOSトランジスタ、２５はインバータ、
V1〜V4は端子である。第７図の見方は、例えば
V1について見れば、基板１７または１８の電位
がVDDのとき（Ｐウエルの場合）、インバータ２
５の出力が低レベルとなり、トランジスタ２１が
オンで、端子Ａから端子V1へ信号が出力される
ことを示す。他のV2〜V4についても、同様に第
７図の表の通り読み取ることができる。第７図の
ような関係であれば、N1〜N4を第８図のような
回路構成で置き換えれば、自動的に（つまり前記
(イ)項のマスタースライスとか、(ロ)項の図面の変更
を用いないで）、集積回路をＰウエルでつくつた
場合でも、Ｎウエルでつくつた場合でも、必要な
配線情報（例えばMOSトランジスタ使用）はつ
ながつてくれる。第８図において３１，３２は
MOSトランジスタ、３３は入力、３４はＰウエ
ルでつくられたときに必要な回路、３５はＮウエ
ルでつくられたときに必要な回路である。ちなみ
に第８図の回路を、従来のAlマスタースライス
で実現すれば、トランジスタ３１を例えば第１０
図のP1で置き換え、トランジスタ３２をN1で置
き換え、このようなAlマスタースライスで接続
しなければならないものである。
基板電位検出回路の応用例を示す。第７図は第６
図の基板電位検出回路の製造プロセス毎の端子
Ａ，Ｂの出力の様子を示す。ここで２１，２２は
ＰチヤネルMOSトランジスタ、２３，２４はＮ
チヤネルMOSトランジスタ、２５はインバータ、
V1〜V4は端子である。第７図の見方は、例えば
V1について見れば、基板１７または１８の電位
がVDDのとき（Ｐウエルの場合）、インバータ２
５の出力が低レベルとなり、トランジスタ２１が
オンで、端子Ａから端子V1へ信号が出力される
ことを示す。他のV2〜V4についても、同様に第
７図の表の通り読み取ることができる。第７図の
ような関係であれば、N1〜N4を第８図のような
回路構成で置き換えれば、自動的に（つまり前記
(イ)項のマスタースライスとか、(ロ)項の図面の変更
を用いないで）、集積回路をＰウエルでつくつた
場合でも、Ｎウエルでつくつた場合でも、必要な
配線情報（例えばMOSトランジスタ使用）はつ
ながつてくれる。第８図において３１，３２は
MOSトランジスタ、３３は入力、３４はＰウエ
ルでつくられたときに必要な回路、３５はＮウエ
ルでつくられたときに必要な回路である。ちなみ
に第８図の回路を、従来のAlマスタースライス
で実現すれば、トランジスタ３１を例えば第１０
図のP1で置き換え、トランジスタ３２をN1で置
き換え、このようなAlマスタースライスで接続
しなければならないものである。
このようにトランジスタ回路網を構成すること
により、Alマスタースライス方法で、電位、信
号等を切り換えていた両ウエル対応の回路は、本
発明の基板電位検出素子による基板電位検出回路
で置き換えることができる。
により、Alマスタースライス方法で、電位、信
号等を切り換えていた両ウエル対応の回路は、本
発明の基板電位検出素子による基板電位検出回路
で置き換えることができる。
第９図に、本発明を用いて第１０図を置き換え
たバツクゲート補正回路付き伝達ゲート回路例を
示す。ここでトランジスタ４１は第１０図のP1
に対応し、Ｐウエルでつくられる場合にオンとな
る。同様にトランジスタ４２はN1に対応し、ト
ランジスタ４３はP2に対応し、トランジスタ４
４はN2に対応する。
たバツクゲート補正回路付き伝達ゲート回路例を
示す。ここでトランジスタ４１は第１０図のP1
に対応し、Ｐウエルでつくられる場合にオンとな
る。同様にトランジスタ４２はN1に対応し、ト
ランジスタ４３はP2に対応し、トランジスタ４
４はN2に対応する。
以上の様に、基板電位の検出素子を有すること
で、次の様な利点を持つ。即ち、従来のプロセス
を変更する事なく、マスクパターンを変更する事
もなく、消費電流や、チツプ面積の増大もなく、
簡単な構造で基板電位検出素子を導入する事が可
能である。
で、次の様な利点を持つ。即ち、従来のプロセス
を変更する事なく、マスクパターンを変更する事
もなく、消費電流や、チツプ面積の増大もなく、
簡単な構造で基板電位検出素子を導入する事が可
能である。
これにより、両ウエルプロセスに対応した集積
回路装置を提供する事ができる。例えば従来の
Alマスタースライス利用のものと比較した場合、
このバツクゲート補正回路付伝達ゲートの場合に
は、バツクゲート補正回路２の部分で、トランジ
スタ数は４から８に増加しているが、Alマスタ
ースライス用の場所を、確保しておかなくてよい
ため、面積の増加は少ない。またAl配線の変更
作業なしに、Ｐウエルプロセスにも、Ｎウエルプ
ロセスにも対応できる。
回路装置を提供する事ができる。例えば従来の
Alマスタースライス利用のものと比較した場合、
このバツクゲート補正回路付伝達ゲートの場合に
は、バツクゲート補正回路２の部分で、トランジ
スタ数は４から８に増加しているが、Alマスタ
ースライス用の場所を、確保しておかなくてよい
ため、面積の増加は少ない。またAl配線の変更
作業なしに、Ｐウエルプロセスにも、Ｎウエルプ
ロセスにも対応できる。
［発明の効果］
以上説明した如く本発明によれば、Ｐウエル、
Ｎウエルいずれにも対応した回路構成が自動的に
行なえる基板電位検出回路が提供できるものであ
る。
Ｎウエルいずれにも対応した回路構成が自動的に
行なえる基板電位検出回路が提供できるものであ
る。
第１図は本発明の一実施例を示すパターン平面
図、第２図、第３図は第１図のＡ−A′線に沿う
断面図、第４図は上記実施例を回路的に示した
図、第５図は上記実施例の製造プロセスと端子出
力の関係を示す図表、第６図は上記実施例の基板
電位検出回路例、第７図は同回路の端子電位を示
す図表、第８図、第９図は上記実施例を適用した
回路例、第１０図は従来のAlマスタースライス
法でのゲート回路図である。 １１……Ｐ型層、１２……Ｎ型層、１３……
Al配線、１４……Ｐウエル、１５……Ｎウエル、
１７，１８……半導体基板。
図、第２図、第３図は第１図のＡ−A′線に沿う
断面図、第４図は上記実施例を回路的に示した
図、第５図は上記実施例の製造プロセスと端子出
力の関係を示す図表、第６図は上記実施例の基板
電位検出回路例、第７図は同回路の端子電位を示
す図表、第８図、第９図は上記実施例を適用した
回路例、第１０図は従来のAlマスタースライス
法でのゲート回路図である。 １１……Ｐ型層、１２……Ｎ型層、１３……
Al配線、１４……Ｐウエル、１５……Ｎウエル、
１７，１８……半導体基板。
Claims (1)
- 【特許請求の範囲】 １ 相補型電界効果トランジスタが形成される半
導体基板と同一導電型の電界効果トランジスタを
形成するための島状拡散領域以外の領域に、前記
半導体基板と同一導電型の層及び前記半導体基板
と異なる導電型の層を設け、前記両層を導電体で
接続し、この導電体を基板電位検出出力点とした
事を特徴とする基板電位検出回路。 ２ 前記基板電位検出出力点で得られる信号を利
用して、前記半導体基板にＰ型島状拡散領域また
はＮ型島状拡散領域として該領域を形成した場合
のみ必要とされる配線形成用素子をオンまたはオ
フ制御することを特徴とする特許請求の範囲第１
項に記載の基板電位検出回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62302603A JPH01144667A (ja) | 1987-11-30 | 1987-11-30 | 基板電位検出回路 |
| DE8888119715T DE3880635T2 (de) | 1987-11-30 | 1988-11-25 | Substratpotentialdetektionsschaltung. |
| EP88119715A EP0318869B1 (en) | 1987-11-30 | 1988-11-25 | Substrate potential detecting circuit |
| CA000584287A CA1300281C (en) | 1987-11-30 | 1988-11-28 | Substrate potential detecting circuit |
| MYPI88001378A MY103799A (en) | 1987-11-30 | 1988-11-28 | Substrate potential detecting circuit |
| KR1019880015886A KR910009804B1 (ko) | 1987-11-30 | 1988-11-30 | 기판전위검출회로 |
| US07/523,178 US4980745A (en) | 1987-11-30 | 1990-05-15 | Substrate potential detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62302603A JPH01144667A (ja) | 1987-11-30 | 1987-11-30 | 基板電位検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01144667A JPH01144667A (ja) | 1989-06-06 |
| JPH0513542B2 true JPH0513542B2 (ja) | 1993-02-22 |
Family
ID=17910968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62302603A Granted JPH01144667A (ja) | 1987-11-30 | 1987-11-30 | 基板電位検出回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4980745A (ja) |
| EP (1) | EP0318869B1 (ja) |
| JP (1) | JPH01144667A (ja) |
| KR (1) | KR910009804B1 (ja) |
| CA (1) | CA1300281C (ja) |
| DE (1) | DE3880635T2 (ja) |
| MY (1) | MY103799A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2953755B2 (ja) * | 1990-07-16 | 1999-09-27 | 株式会社東芝 | マスタスライス方式の半導体装置 |
| US5250834A (en) * | 1991-09-19 | 1993-10-05 | International Business Machines Corporation | Silicide interconnection with schottky barrier diode isolation |
| KR20160133113A (ko) | 2015-05-12 | 2016-11-22 | 김금녀 | 음성 안내 매트 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE7145628U (de) * | 1970-12-10 | 1972-03-16 | Motorola Inc | Integrierter transistor mit saettigungsanzeiger |
| US3720848A (en) * | 1971-07-01 | 1973-03-13 | Motorola Inc | Solid-state relay |
| US4336489A (en) * | 1980-06-30 | 1982-06-22 | National Semiconductor Corporation | Zener regulator in butted guard band CMOS |
| US4628340A (en) * | 1983-02-22 | 1986-12-09 | Tokyo Shibaura Denki Kabushiki Kaisha | CMOS RAM with no latch-up phenomenon |
| US4823314A (en) * | 1985-12-13 | 1989-04-18 | Intel Corporation | Integrated circuit dual port static memory cell |
| US4829359A (en) * | 1987-05-29 | 1989-05-09 | Harris Corp. | CMOS device having reduced spacing between N and P channel |
-
1987
- 1987-11-30 JP JP62302603A patent/JPH01144667A/ja active Granted
-
1988
- 1988-11-25 DE DE8888119715T patent/DE3880635T2/de not_active Expired - Fee Related
- 1988-11-25 EP EP88119715A patent/EP0318869B1/en not_active Expired - Lifetime
- 1988-11-28 CA CA000584287A patent/CA1300281C/en not_active Expired - Lifetime
- 1988-11-28 MY MYPI88001378A patent/MY103799A/en unknown
- 1988-11-30 KR KR1019880015886A patent/KR910009804B1/ko not_active IP Right Cessation
-
1990
- 1990-05-15 US US07/523,178 patent/US4980745A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CA1300281C (en) | 1992-05-05 |
| DE3880635T2 (de) | 1993-08-05 |
| US4980745A (en) | 1990-12-25 |
| KR910009804B1 (ko) | 1991-11-30 |
| EP0318869A1 (en) | 1989-06-07 |
| MY103799A (en) | 1993-09-30 |
| KR890008977A (ko) | 1989-07-13 |
| JPH01144667A (ja) | 1989-06-06 |
| DE3880635D1 (de) | 1993-06-03 |
| EP0318869B1 (en) | 1993-04-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7018889B2 (en) | Latch-up prevention for memory cells | |
| JP3228583B2 (ja) | 半導体集積回路装置 | |
| EP0080361B1 (en) | Complementary metal-oxide semiconductor integrated circuit device of master slice type | |
| JPH0828480B2 (ja) | 半導体集積回路装置 | |
| US5302871A (en) | Delay circuit | |
| US4468574A (en) | Dual gate CMOS transistor circuits having reduced electrode capacitance | |
| JP2822781B2 (ja) | マスタスライス方式半導体集積回路装置 | |
| US7190610B2 (en) | Latch-up prevention for memory cells | |
| JPH0318347B2 (ja) | ||
| JPH0513542B2 (ja) | ||
| JPH0113223B2 (ja) | ||
| JPS612342A (ja) | 半導体集積回路装置 | |
| JPS60154553A (ja) | 相補型ｍｏｓ集積回路の駆動方法 | |
| JP2852051B2 (ja) | 相補型クロックドナンド回路 | |
| JPH0427159A (ja) | 半導体装置 | |
| JPH0677442A (ja) | 半導体集積回路の製造方法 | |
| JP2992073B2 (ja) | 出力回路及びその製造方法 | |
| JPH0420117A (ja) | 半導体集積回路 | |
| JPS585611B2 (ja) | ロンリカイロ | |
| JPH07297290A (ja) | 半導体集積回路装置 | |
| JPH01125952A (ja) | マスタスライス集積回路 | |
| JPH1074917A (ja) | マスタスライス方式集積回路装置およびその配線方法 | |
| JPS6029255B2 (ja) | 論理回路 | |
| JPH023950A (ja) | 半導体集積回路スタンダードセル | |
| JPH09172090A (ja) | Ｃｍｏｓ回路 |