JPH07297236A - 半導体素子実装用フィルムと半導体素子実装構造 - Google Patents

半導体素子実装用フィルムと半導体素子実装構造

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JPH07297236A JP8664694A JP8664694A JPH07297236A JP H07297236 A JPH07297236 A JP H07297236A JP 8664694 A JP8664694 A JP 8664694A JP 8664694 A JP8664694 A JP 8664694A JP H07297236 A JPH07297236 A JP H07297236A
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Abstract

(57)【要約】 【目的】 多数の入出力端子をもつ半導体素子に対して
も少ないスペースで実装が可能で接続性に優れ、しかも
放熱性の高い半導体実装用フィルムとこれを用いた半導
体素子の実装構造を提供する。 【構成】 絶縁性フィルムの片面に球状半田が配列され
た領域の周囲にこれとリード線によって接続された電極
が配置され、一方裏面にも半導体素子の電極パッドに相
対する位置に電極が配置される。球状半田がある面の電
極と裏面の電極は絶縁性フィルムに挟まれ、回路パター
ンが形成された層を介して接続される。半導体素子の電
極が絶縁性フィルムの裏面側の電極に固着されて実装さ
れる。また、半導体素子が実装された半導体素子実装用
フィルムは親基板と球状半田により固着される。半導体
素子の電極と反対側の面に内壁面が接触するラジエータ
が親基板に実装されることにより半導体素子の放熱を行
うことが可能になる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体素子を実装する絶
縁性フィルムの構成およびこれを利用した半導体素子の
実装構造に関する。
【０００２】
【従来の技術】半導体素子の集積度の向上、および半導
体素子のサイズの増大に伴って、入出力端子数も増大し
ている。図７に示されるように、従来の半導体素子の実
装構造では、半導体素子の入出力端子数の増大に対応す
るため、半導体素子９の周囲四辺に入出力端子用リード
２４が設けられたＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃ
ｋａｇｅ）と呼ばれる構造が一般的に採用されている。
しかしながら、入出力端子数の増大に伴い端子間のリー
ドピッチが狭くなり、基板への高度な実装技術が要求さ
れてきている。
【０００３】このような半導体素子の入出力端子数の増
大に対応して入出力端子のリードピッチを緩和する構造
として、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）と
呼ばれる実装構造がある。図６に示されるように、ＢＧ
Ａはプラスチック基板１８の両面に回路パターン２０お
よび２１が構成され、半導体９が搭載された面にある半
導体素子９の外部接続用電極とプラスチック基板１８に
設けられた回路パターン２０は細線の金線２２などによ
ってワイヤーボンディングされ電気的に接続されてい
る。プラスチック基板１８の他方の面には、２次元のア
レイ状に配置された球状半田８が回路パターン２１の先
端に設けられており、プラスチック基板１８に設けられ
たスルーホール１９により半導体素子９の外部接続用電
極と球状半田８が電気的に接続されている。さらに、Ｂ
ＧＡ構造の半導体装置と親基板とは、球状半田８を介し
て電気的に接続される。ＢＧＡ構造では、面内に球状半
田８が配列されるので、周囲に配置されるよりも面積を
大きくとることができ、従来の周囲四辺に入出力端子を
設けるＱＦＰのリードピッチに比較して、接続のピッチ
をかなり緩和することができる。
【０００４】
【発明が解決しようとする課題】上述のようなＢＧＡ構
造の半導体装置では以下のような課題がある。
【０００５】まず第１に、ＢＧＡ全体の寸法を小型化す
る場合、半導体素子の寸法に対してプラスチック基板へ
の電気的な接続を行うワイヤーボンディングの領域と裏
面に電気的に接続するためのスルーホールの領域が必要
であるため、小型化に限界がある。
【０００６】また、ワイヤーボンディングが行えるピッ
チは現状２００μｍ程度であるため、端子数が多くなる
ほど半導体素子の周囲に設けられたワイヤーボンディン
グ領域が大きくなり、小型化の支障となる。
【０００７】さらに、裏面への電気的接続のスルーホー
ルは球状半田を構成した部分に設けることができないた
め周囲に配置することになり、小型化の支障となる。
【０００８】第２に、ＢＧＡの構造で構成した場合の電
気的な試験に工夫が必要なことである。すなわち、半導
体素子が実装された後に行う電気的試験は信頼性を確保
するために不可欠であるが、球状半田に対し変形を起こ
さないように接触し、かつ電気特性を図るには測定用の
ソケットに工夫が必要であり、狭ピッチになるほど測定
が困難になるという問題がある。球状半田を変形させた
場合、半田高さがばらつくことにより、半導体素子が実
装された基板が親基板に搭載された際に接続不良を起こ
すという問題がある。
【０００９】第３に、半導体素子から発熱する熱に対す
る放熱構造に関する課題である。ＢＧＡ構造では、ＢＧ
Ａを搭載する親基板に対して半導体素子の回路面が上向
きとなるため、半導体素子から発生する熱は半導体素子
の裏面から親基板へ放熱するしか手段がない。このた
め、電気的接続以外に放熱用の球状半田を設ける必要性
があり、また親基板の熱伝導率を考慮しなければなら
ず、十分な放熱をとることが困難であるという問題があ
る。
【００１０】本発明の半導体素子実装用フィルムと半導
体素子の実装構造は、上記欠点に鑑みて、小型で放熱に
優れ、しかも良好な接続が得られる半導体素子実装用フ
ィルムと半導体素子の実装構造を提供することにある。
【００１１】
【課題を解決するための手段】上述の課題を解決するた
めに、本発明の半導体素子実装用フィルムは、第１の絶
縁性フィルムの片面の中央の領域に配列された半田から
なる複数の端子と、領域の周囲に形成された複数の第１
の電極と、第１の絶縁性フィルム上に形成され、端子と
電極を接続する第１のリード線と、端子が配列された面
とは反対側の面に形成され、第１の電極に接続される第
２の電極とを備えたことを特徴としている。そして、第
２の電極は第１の絶縁フィルムと端子が配列された面と
は反対側の面に配置された第２の絶縁性フィルムの表面
に形成され、第１の絶縁性フィルムと第２のフィルムの
間に配置された回路パターン層に形成された第２のリー
ド線によって接続されている。さらに、第１の電極及び
前記第２の電極は、第１の絶縁性フィルムと第２の絶縁
性フィルムに形成された孔に導電物質が挿入されて、第
２のリード線に接続されている。
【００１２】また、第１の電極及び第２の電極の少なく
ともどちらかは、回路パターン層に形成された電極であ
り、第１の絶縁性フィルム若しくは第２の絶縁性フィル
ムには電極が形成された位置に穴が形成されていること
を特徴としている。第２の電極は、表面に導電物質から
なる突起を有している。
【００１３】また、本発明の半導体素子の実装構造は、
上述の半導体素子実装用フィルムの第２の電極は、半導
体素子の表面に形成された電極用パッドに相対する位置
に形成され、第２の電極と電極パッドが接触して接続さ
れていることを特徴としている。さらに、端子の半田に
より基板の表面に形成された基板電極に固接続されて半
導体実装用フィルムが基板に固定され、半導体素子の電
極が形成された面とは反対の面に内壁面が接触される放
熱部材が、基板の表面に固着されている。
【００１４】
【実施例】次に、本発明を図面を参照して詳細に説明す
る。
【００１５】図３は、本発明に用いる半導体素子実装用
フィルムの正面図である。図２は、図３で示される半導
体素子実装用フィルムに半導体素子が接続された状態の
縦断面図であり、図１は半導体素子が実装された半導体
素子実装用フィルムが親基板に搭載する際に、所定の寸
法に切断された状態を示す正面図および縦断面図であ
る。
【００１６】半導体素子実装用フィルム１は、絶縁性フ
ィルム２の片面に銅箔が張合わされ、エッチングなどに
より回路パターン４が形成されている。図３では半導体
素子実装用フィルム１を長尺として想定しているが長尺
でなくてもよい。半導体素子用フィルム１の上下には位
置合わせや巻き取りに使用する孔（スプロケットホー
ル）３と半導体素子用フィルム１の中央部周囲には回路
パターン４の銅箔部の一部をリード部５として露出させ
るための孔６が設けられている。ここで、リード部５は
半導体素子９の外部接続用電極１０の上に設けた金属突
起１１との接続のためにＮｉメッキとＡｕメッキなどを
施すことが必要であるが、図面上では省略している。
【００１７】リード部５の内側には、中央の領域に配置
された球状半田８がリード部５に接続される回路パター
ン４の先端部に設けられている。なお、球状半田８の形
成方法については、定量半田をパターン上にのせ再溶融
させるなどの方法が一般的に知られている。また、半田
再溶融の時の流れ防止のためのレジストをキャリアフィ
ルム１の回路パターン面に施す必要があるが図面では省
略している。リード部５の外側の周囲にはリード部５に
対応した測定用回路パターン７が配置されている。
【００１８】次に、図２および図１に示すように、半導
体素子９の外部接続用電極１０の上に形成された金属突
起１１とリード部５が位置合わせされ、熱圧着などの方
法によりリード部５と金属突起１１が接続される。半導
体素子９の外部接続用電極１０に設された金属突起１０
の形成方法については、細線の金ワイヤーを用いててボ
ールを作り熱圧着する方法や、メッキ法により形成する
方法がある。
【００１９】リード部５と半導体素子９の金属突起１１
が電気的に接続された後、半導体素子用フィルム１に設
けられた測定用回路パターン７により、リード部５と半
導体素子９との電気的特性のチェックや信頼性を確認す
るバーインテストなどが行われる。
【００２０】図１および図４に示されるように、親基板
１２への搭載は半導体素子用フィルム１が半導体素子９
とほぼ同じ寸法でリード部５の端部より切離されて実装
される。親基板１２には球状半田８に対応した接続用回
路パターン１３が形成されており、半導体素子９は裏面
が上向きされて搭載され、リフロー装置などによって加
熱されて球状半田８を再溶融させることにより接続され
る。
【００２１】発熱量の大きい半導体素子を使用する場合
には、図４に示すような熱伝導性の高い材料でできたラ
ジエータ１４を半導体素子９の裏面に接触させて配置す
ることで放熱を高めることが可能である。
【００２２】図５は、その他の実施例を示す部分断面図
で、絶縁性フィルム２の半導体素子９側に回路パターン
１５と絶縁層１６が形成され、絶縁フィルム２に設けら
れた金属で埋められた孔１７を介して、回路パターン４
と回路パターン１５が接続される構造である。ここで、
回路パターン１５を接地電位とすることで半導体素子９
の回路部分と接地電位と接続されない回路パターン４と
の電気的結合を疎にすることが可能である。また、球状
半田８までの回路パターン４のパターン幅と回路パター
ン１４（接地電位）に挟まれた絶縁性フィルム２の比誘
電率を適宜選択することにより、高周波に対応したマイ
クロストリップラインの回路パターンを構成することも
可能である。また、上記構成で、絶縁性フィルムの回路
パターン１５の電極に相当する位置に穴を設けることに
より半導体素子を実装するフィルムを構成することも可
能である。
【００２３】
【発明の効果】以上説明したように、本発明の半導体装
置では従来のＢＧＡ構造に比較して、ワイヤーボンディ
ングを行う領域と裏面へのスルーホール接続の領域が不
要であるため小型化が可能であり、半導体素子を半導体
素子用フィルムに取り付けた後の試験が半導体素子用フ
ィルムに設けた測定用回路パターンにて実施できるた
め、球状半田の変形を起こすこともなく、特殊な冶工具
も不要である。また発熱量の大きい半導体素子に対して
も自由度の高い放熱構造が採用できる効果がある。
【図面の簡単な説明】
【図１】本発明の半導体素子実装用フィルムの正面図
【図２】本発明の半導体素子の実装構造を示す縦断面図
【図３】本発明の半導体素子実装用フィルムで、所定の
寸法に切断される前の正面図
【図４】本発明の半導体素子実装用フィルムが親基板に
実装された状態を示す縦断面図。
【図５】本発明の半導体素子の実装構造他の実施例の縦
断面図
【図６】従来のＢＧＡ構造の正面図と縦断面図
【図７】従来のＱＦＰ構造の正面図と縦断面図
【符号の説明】
１ ・・・ 半導体素子実装用フィルム ２ ・・・ 絶縁性フィルム ３ ・・・ スプロケットホール ４ ・・・ 回路パターン ５ ・・・ リード部 ６ ・・・ 孔 ７ ・・・ 測定用回路パターン ８ ・・・ 球状半田 ９ ・・・ 半導体素子 １０ ・・・ 外部接続用電極 １１ ・・・ 金属突起 １２ ・・・ 親基板 １３ ・・・ 親基板に形成された接続用回路パターン １４ ・・・ ラジエータ １５ ・・・ 回路パターン １６ ・・・ 絶縁層 １７ ・・・ 接続用孔 １８ ・・・ プラスティック基板 １９ ・・・ スルーホール ２０ ・・・ 回路パターン ２１ ・・・ 回路パターン ２２ ・・・ 金線 ２３ ・・・ モールド ２４ ・・・ 入出力端子リード ２５ ・・・ モールド

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 第１の絶縁性フィルムの片面の中央の領
    域に配列された半田からなる複数の端子と、 前記領域の周囲に形成された複数の第１の電極と、 前記第１の絶縁性フィルム上に形成され、前記端子と前
    記電極を接続する第１のリード線と、 前記端子が配列された面とは反対側の面に形成され、前
    記第１の電極に接続される第２の電極とを備えたことを
    特徴とする半導体素子実装用フィルム。
  2. 【請求項２】 前記第２の電極は、前記第１の絶縁フィ
    ルムと前記端子が配列された面とは反対側の面に配置さ
    れた第２の絶縁性フィルムの表面に形成され、 前記第１の絶縁性フィルムと前記第２のフィルムの間に
    配置された回路パターン層に形成された第２のリード線
    によって接続されていることを特徴とする「請求項１」
    記載の半導体素子実装用フィルム。
  3. 【請求項３】 前記第１の電極及び前記第２の電極は、
    前記第１の絶縁性フィルムと前記第２の絶縁性フィルム
    に形成された孔に導電物質が挿入されて、前記第２のリ
    ード線に接続されていることを特徴とする「請求項２」
    記載の半導体素子実装用フィルム。
  4. 【請求項４】 前記第１の電極及び前記第２の電極の少
    なくともどちらかは、前記回路パターン層に形成された
    電極であり、前記第１の絶縁性フィルム若しくは前記第
    ２の絶縁性フィルムには前記電極が形成された位置に穴
    が形成されていることを特徴とする「請求項２」記載の
    半導体素子実装用フィルム。
  5. 【請求項５】 前記第２の電極は、表面に導電物質から
    なる突起を有することを特徴とする「請求項３」または
    「請求項４」記載の半導体素子実装用フィルム。
  6. 【請求項６】 「請求項３」または「請求項４」記載の
    前記第２の電極は、半導体素子の表面に形成された電極
    用パッドに相対する位置に形成され、 前記第２の電極と前記電極パッドが接触して接続されて
    いることを特徴とする半導体素子の実装構造。
  7. 【請求項７】 前記端子の前記半田により、基板の表面
    に形成された基板電極に固接続されて前記半導体実装用
    フィルムが前記基板に固定され、 前記半導体素子の前記電極が形成された面とは反対の面
    に内壁面が接触される放熱部材が、前記基板の表面に固
    着されていることを特徴とする「請求項６」記載の半導
    体素子の実装構造。
JP6086646A 1994-04-25 1994-04-25 半導体素子実装用フィルムと半導体素子実装構造 Expired - Lifetime JP3033662B2 (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
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