JPH10256318A - 半導体装置、その製造方法及びその実装方法、これを実装した回路基板並びにフレキシブル基板及びその製造方法 - Google Patents

半導体装置、その製造方法及びその実装方法、これを実装した回路基板並びにフレキシブル基板及びその製造方法

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JPH10256318A
JPH10256318A JP9072616A JP7261697A JPH10256318A JP H10256318 A JPH10256318 A JP H10256318A JP 9072616 A JP9072616 A JP 9072616A JP 7261697 A JP7261697 A JP 7261697A JP H10256318 A JPH10256318 A JP H10256318A
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Abstract

(57)【要約】 【課題】 容易な実装を可能にする面実装型の半導体装
置、その製造方法及びその実装方法、これを実装した回
路基板並びにフレキシブル基板及びその製造方法を提供
することにある。 【解決手段】 半導体チップ66と、半導体チップ66
との接続状態において半導体チップ66の少なくとも一
部が位置するデバイスホール62a及びデバイスホール
62aの周囲に整列して設けられる複数の開口部70を
有する絶縁フィルム62と、開口部70に位置する接続
部72を端部に有し、絶縁フィルム62の一方の面側に
おいて形成されて半導体チップ66に接続される配線パ
ターン64と、を有し、開口部70は一対の長辺を有し
て略方形状をなし、一対の長辺はデバイスホール62a
を形成する辺のうち最も近い位置の辺に対して垂直方向
に位置し、接続部72は、一対の長辺の両側から中心方
向に向かって互い違いとなるように配置される。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、面実装型の半導体
装置、その製造方法及びその実装方法、これを実装した
回路基板並びにフレキシブル基板及びその製造方法に関
する。
【0002】
【発明の背景】半導体装置の小型化を追求するとベアチ
ップ実装が理想的であるが、品質の保証及び取り扱いが
難しいため、パッケージ形態に加工することで対応して
きた。そのパッケージ形態において、特に半導体チップ
のパッド間ピッチをより狭小なものにして実装するファ
インピッチ化や小型化及び量産効率化の要求に応じてT
AB(tape automated bonding)を用いたパッケージで
あるTCP(tape carrier package)が存在していた。
従来のTCPはTABの必要箇所を樹脂で覆うことによ
り完成するパッケージである。従来のTABは、例えば
特公平8−31500号公報の第7図に示すように、ア
ウタリードホールを横断してアウターリードが形成され
たものである。このTABを用いたTCPにおいてアウ
タリードは、パッケージの各側面からー定間隔をもって
ー列に突出している。この状態を保ったままでバッケー
ジサイズをできるだけ小さくしようとすると、またはリ
ード数を増加させようとすると、リード幅及び隣りあう
リード間のピッチを狭くする必要があった。しかしなが
らこの手段では配線の配置に限界があり、他の手段によ
りもっと自由度を高める必要があった。
【0003】また、自由度を高めるにしても、基板に対
するアウタリードのボンディングを容易に行えるように
することも必要であった。
【0004】このように従来のTABを用いたTCPで
は、配線配置の自由度に関する問題やボンディングの容
易性に関する問題等の問題を抱えるものであった。
【0005】本発明は、この問題点を解決するものであ
り、その目的は、容易な実装を可能にする面実装型の半
導体装置、その製造方法及びその実装方法、これを実装
した回路基板並びにフレキシブル基板及びその製造方法
を提供することにある。
【0006】
【課題を解決するための手段】本発明に係る半導体装置
は、半導体素子と、前記半導体素子との接続状態におい
て前記半導体素子の少なくとも一部が位置する第1開口
部及び前記第1開口部の周囲に整列して設けられる複数
の第2開口部を有する絶縁フィルムと、前記第2開口部
に位置する接続部を端部に有し、前記絶縁フィルムの一
方の面側において形成されて前記半導体素子に接続され
る配線パターンと、を有し、前記第2開口部は一対の長
辺を有して略方形状をなし、前記一対の長辺は前記第1
開口部を形成する辺のうち最も近い位置の辺に対して垂
直方向に位置し、前記接続部は、前記一対の長辺の両側
から中心方向に向かって互い違いとなるように配置され
る。
【0007】本発明によれば第2開口部は一対の長辺を
有した略方形状をなし、その一対の長辺が第1開口部の
各辺のうちの最も近い位置の辺に対して垂直方向に位置
しているので、第1開口部の一辺に対応する領域に数多
くの第2開口部を設けることが可能である。また、多く
の第2開口部を設けることができればそれにともない接
続部も多く設定することができる。更に第2開口部内で
接続部が一対の長辺の両側から中心方向に向かって互い
違いとなるように配置されているので、接続部間の距離
を充分に確保できる。また接続部を半導体装置下面(半
導体装置実装領域内)に設けることができ、設計自由度
の向上にもつながる。なお、接続部を長辺の両側から中
心方向に向かって設けるためには、第2開口部間のフィ
ルム部分を利用して配線パターンを引き回す必要があ
る。その際、各々の第2開口部において接続部を互い違
いにするためには配線パターンは長辺を形成する両側の
絶縁フィルムに分けて這わせるようにすることが好まし
い。特に1つの第2開口部を取り巻く配線パターンを分
散化できるため、配線間ピッチを荒くする(広げる)こ
とができテープの製造上の障害がなくなるといった利点
も得られる。
【0008】上記半導体装置において、前記配線パター
ンの前記端部は、前記絶縁フィルムの面から離れる方向
に屈曲し、前記接続部は、前記第2開口部の内側におい
て前記絶縁フィルムから離れて位置してもよい。
【0009】こうすることで、接続部が絶縁フィルムか
ら突出して、回路基板への実装が容易になる。すなわち
接続部が絶縁フィルムから突出するため、半導体装置を
被接続体である基板に実装する際に絶縁フィルムと基板
との間に一定距離が得られ、絶縁状態が形成できるた
め、双方の導電及び絶縁領域について厳密に設計する必
要もなくなる。また、本来ならば絶縁フィルムに生じて
いる撓みをこの突出している接続部にて吸収することが
できるので、絶縁フィルムを平坦化する際に極めて有効
である。
【0010】本発明に係る半導体装置の製造方法は、絶
縁フィルムに半導体素子との接続状態において前記半導
体素子の少なくとも一部が位置する第1開口部及び前記
第1開口部の周囲に整列して設けられる複数の第2開口
部を形成する工程と、前記第2開口部に位置する接続部
を端部に有し、前記絶縁フィルムの一方の面側において
形成されて前記半導体素子に接続される配線パターンを
前記絶縁フィルムの一方の面に形成する工程と、半導体
素子を前記配線パターンに接続して前記絶縁フィルムに
設ける工程と、を含み、前記第2開口部は一対の長辺を
有して略方形状をなし、前記一対の長辺は前記第1開口
部を形成する辺のうち最も近い位置の辺に対して垂直方
向に位置し、前記接続部は、前記一対の長辺の両側から
中心方向に向かって互い違いとなるように配置される。
【0011】この方法による製造された半導体装置によ
れば、第2開口部を見ながら、回路基板に形成されたパ
ッドに接続部を位置合わせすることができる。
【0012】本発明に係るフレキシブル基板の製造方法
は、絶縁フィルムに半導体素子との接続状態において前
記半導体素子の少なくとも一部が位置する第1開口部及
び前記第1開口部の周囲に整列して設けられる複数の第
2開口部を形成する工程と、前記第2開口部に位置する
接続部を端部に有し、前記絶縁フィルムの一方の面側に
おいて形成されて前記半導体素子に接続される配線パタ
ーンを前記絶縁フィルムの一方の面に形成する工程と、
を含み、前記第2開口部は一対の長辺を有して略方形状
をなし、前記一対の長辺は前記第1開口部を形成する辺
のうち最も近い位置の辺に対して垂直方向に位置し、前
記接続部は、前記一対の長辺の両側から中心方向に向か
って互い違いとなるように配置される。
【0013】ここで、それぞれの前記第2開口部の内側
で、対応する全ての前記接続部を電気的に導通させて連
結する連結部を一旦形成してから、その後、前記連結部
を切り離して除去する工程を含んでもよい。なお、連結
部は、電気メッキなどのために形成される。
【0014】本発明に係るフレキシブル基板は、半導体
素子との接続状態において前記半導体素子の少なくとも
一部が位置する第1開口部及び前記第1開口部の周囲に
整列して設けられる複数の第2開口部を有する絶縁フィ
ルムと、前記第2開口部に位置する接続部を端部に有
し、前記絶縁フィルムの一方の面側において形成されて
前記半導体素子に接続される配線パターンと、を有し、
前記第2開口部は一対の長辺を有して略方形状をなし、
前記一対の長辺は前記第1開口部を形成する辺のうち最
も近い位置の辺に対して垂直方向に位置し、前記接続部
は、前記一対の長辺の両側から中心方向に向かって互い
違いとなるように配置される。
【0015】ここで、前記第2開口部内に位置し相対向
する一対の前記接続部は、前記第2開口部の短辺と平行
な仮想線を中心として対称位置に設けられてもよい。
【0016】こうすることで、接続部が互い違いになる
ため、決められた第2開口部内で一つの接続部を大きく
(長く)することができる。また、第2開口部も、接続
部が完全に相対向する場合に比べ小さくできる。たとえ
狭ピッチ化されたときにでも相対向長辺から設けられる
接続部間にギャップが得られる。
【0017】前記接続部は、前記絶縁フィルムの面上か
ら前記第2開口部の中央方向に向かって、幅が狭くなる
ことが好ましい。
【0018】こうすることで、接続部は、第2開口部の
内側において細くなっているので、隣り合う接続部間の
間隔を狭くすることができ、その結果、多くの接続部を
設けることができる。
【0019】また、前記配線パターンは、前記第2開口
部の周囲で近接して形成され、かつ、前記接続部に導通
するテストパッドを有することが好ましい。
【0020】このように第2開口部に近接させてテスト
パッドを形成すると、接続部を、テストパッドに隣接し
て形成することができ、この接続部におけるハンダ付け
のための面積を増加させることができる。
【0021】前記第2開口部の長辺の長さは、前記配線
パターンを避けられるように位置に応じて決定されるこ
とが好ましい。
【0022】特に、前記第2開口部の長辺の長さは、こ
の第2開口部の整列方向に沿って中央から外側に向かう
につれて、前記第1開口部側において短くなることが好
ましい。
【0023】これによれば、接続部に至る配線を避けて
第2開口部を形成することになるので、高密度配線が可
能となり、より多ピンの集積回路への適用が可能にな
る。
【0024】また、前記第2開口部の短辺の長さは、隣
り合う前記第2開口部間の間隔よりも短いことが好まし
い。
【0025】こうすることで、隣り合う前記第2開口部
間に、多数の配線を形成することができる。
【0026】さらに、いずれかの前記第2開口部に位置
する全ての前記接続部を、この第2開口部の内側で電気
的に導通させて連結する連結部を有することが好まし
い。
【0027】このようにして接続部を連結して導通させ
れば、安価な電気メッキを簡単に施すことができる。
【0028】本発明に係る回路基板は、上記半導体装置
と、所望の導電パターンが形成された基板と、を有し、
前記半導体装置の前記接続部が前記導電パターンに接続
されてなる。
【0029】本発明に係る半導体の実装方法は、回路基
板に導電パターンを形成する工程と、前記導電パターン
にハンダを設ける工程と、上記半導体装置の前記接続部
を、前記導電パターンに予め設けられた前記ハンダを介
して、この導電パターンに接続する工程と、を含む。
【0030】
【発明の実施の形態】以下、本発明の好適な実施の形態
について図面を参照して説明する。
【0031】(第1実施形態)まず、実施形態に係る半
導体装置、フレキシブル基板及び回路基板について説明
する。
【0032】図1は、第1実施形態に係る半導体装置を
示す図である。この半導体装置60は、絶縁フィルム6
2の一方の面に形成される配線パターン64と、この絶
縁フィルム62に形成されたデバイスホール(第1開口
部)62aを利用して設けられた半導体チップ66と、
を有する。半導体チップ66は、半導体素子からなり、
絶縁フィルム62における配線パターン64の形成面と
は反対側の面から突出するように配置され、かつ、絶縁
フィルム62のデバイスホール62aの方向に能動面6
6aを向けて配置されている。そして、配線パターン6
4の端部が、デバイスホール62aに突出して、形成面
とは反対側の面の方向に屈曲し、半導体チップ66に接
続されている。半導体チップ66と絶縁フィルム62と
は、エポキシ樹脂68のポッティングによって封止され
ている。
【0033】デバイスホール62aは、半導体チップ6
6の全体又は少なくとも一部が位置するようになってい
る。すなわち、(1)図1に示すように半導体チップ6
6の全体がデバイスホール66aの内側に位置するケー
ス(通常TAB)、(2)半導体チップの投影面よりも
デバイスホールの開口部が小さく、デバイスホール内に
半導体チップが出っ張るものの半導体チップの一部は開
口部を超える(すなわち、超えた部分は開口部に位置し
ない)ケース(スリムTAB)、(3)半導体チップの
一方の端部は開口部を超えて、他方の端部は開口部に隙
間が生じるケース(スリムTABの変形)についての3
種がある。
【0034】半導体装置60は、絶縁フィルム62に開
口部(第2開口部)70(以下、単に「開口部」と記す
ときは第2開口部を指す)が複数形成され、配線パター
ン64から設けられた接続部72が、開口部70に露出
する点が特徴となっている。開口部70及び接続部72
は、回路基板へのボンディングを容易に行うための構成
である。
【0035】半導体装置60は、接続部72(外部端
子)がグリッドアレイ状に並び、ハンダボールが無い、
面実装タイプのグリッドアレイ型半導体装置である。た
だし、他の例として接続部72(外部端子)上にハンダ
をのせた、いわゆるBGA(ボールグリッドアレイ)型
半導体装置にしても良い。
【0036】また、半導体チップ66は、図1では上を
向いている(裏TAB)が、これに限らず半導体チップ
は逆向き(フェースダウン)に実装されても良い(いわ
ゆる表TAB)。即ちバンプ形成面側に半導体チップが
位置してもよい。この場合には半導体チップ裏面がマザ
ーボードと接触することが可能となるので、銀ペースト
等の熱伝導接着部材を介してマザーボードに接続されれ
ば、半導体チップの放熱性をあげることができる。また
半導体素子の厚みにより、絶縁フィルムとマザーボード
との間に一定高さが得られることで、例えば隣り合うハ
ンダバンブ間のショート防止にもつながる。
【0037】図2は、第1実施形態に係る半導体装置の
製造に使用されるフレキシブル基板(以下、「フィルム
キャリアテープ」という)を示す図であり、このフレキ
シブル基板は通常TAB実装用の基板として用いられ
る。図3(A)は、フィルムキャリアテープの一部拡大
図である。このフィルムキャリアテープ74は、切断さ
れて上記絶縁フィルム62となるもので、スプロケット
ホール74a及び第1開口部であるデバイスホール74
b(図2参照)を有する。デバイスホール74bは半導
体チップが実装されたときにその少なくともー部が位置
するものであり、略方形状に形成されている。本実施形
態では長さの等しい4辺からなる正方形状をのものを用
いている。また、デバイスホールの各辺はフィルムキャ
リアテープ74を形成する辺と平行に設けられている。
なお、デバイスホール74bは半導体チップの形状にあ
わせて長方形状でもよい。
【0038】フィルムキャリアテープ74の開口部70
内には、仮配線パターン76が形成されている。この仮
配線パターン76は、連結部76bと接続部72と配線
パターン64とが一体的に形成されたもので、連結部7
6bは開口部70内を横断するように形成されている。
そして、その横断した連結部76bに各々の接続部72
(配線パターン64)が一体的に接続した状態に形成さ
れている。なお、各々の接続部72と連結部76bとの
接続は距離が近い位置にて接続されている。この仮配線
パターン76により前述の各接続部72全てが電気的に
導通しており、電解メッキ処理が施せる状態になってい
る。電解メツキの処理の後に所定の箇所が切断されて上
記配線パターン64を形成できるようになっている。な
お、ここでは電気メッキ処理の必要な例について説明し
ているが、メッキ処理の必要でない場合や無電解メッキ
を用いる場合には仮配線パターン76が不要であり、従
って切断する工程自体及びそれに係わるもの全て、例え
ば型等は不要である。デバイスホール74bには配線パ
ターン64の一部が突出して、図2に二点鎖線で示すよ
うに半導体チップ66に接続できるようになっている。
【0039】また、フィルムキャリアテープ74には、
上述した開口部70が形成されている。この開口部70
は、長穴形状をなしており、仮配線パターン76の一部
が露出するようになっている。詳しくは、開口部70の
内側では、対向する長手辺から中央方向に向けて複数の
突出片76aが露出している。しかも、突出片76a
は、互い違いに対向するように、それぞれの長手辺から
突出している。言い換えると、突出片76aは千鳥状に
突出している。また、全ての突出片76aは、開口部7
0の中央で連結部76bにて連結されている。
【0040】そして、このような形状の仮配線パターン
76から、連結部76bが切断されて除去されること
で、図3(B)に示すように、開口部70から接続部7
2が突出する構成が得られる。この接続部72は、上記
突出片76aのうちで連結部76bが除去された後に残
った部分を指すため、上記突出片76aと同じく、互い
違い、あるいは千鳥状に、開口部70の対応する長手辺
から中央方向に突出している。
【0041】なお、突出片76aは、他の配線よりも面
積の大きいパッド部78から延設されている。具体的に
は他の配線幅よりも幅広なパッド部78を設け、そのパ
ッド部78から突出片76aは延設されている。パッド
部78を幅広に設けることで、連結部76bを切断して
から、パッド部78にプローブ針を当てて、検査を行う
ことができる。また、幅広なパッド部78は検査に利用
できる一方で、パッド部78は接続部72と連続して直
近に設けられているため、接続部の一部にも利用でき
る。従って、外部回路基板との接続を行う際にも接続部
材、例えばハンダの場合に突起(バンプ)を形成できる
だけのハンダ量を設けることができる。
【0042】こうして加工されたフィルムキャリアテー
プ74に、半導体チップ66を取り付け、フィルムキャ
リアテープ74の所定箇所が切断されて、図1に示す半
導体装置60が得られる。
【0043】次に、図4は、第1実施形態に係る半導体
装置が実装された回路基板を示す図である。同図に示す
ように、半導体装置60の接続部72が、回路基板80
の被接続部82にボンディングされる。なお、被接続部
82は、回路基板80に形成された導電パターンの一部
をなすパッドである。
【0044】図4に示す絶縁フィルム62には、撓み防
止のために、平面性を有する保持板を設けることが好ま
しい。ただし、この場合に保持板を設ける位置は半導体
チップ66が突出する側であり、配線パターン64の形
成された面とは反対側の絶縁フィルム側である。また、
配線パターン64を覆わないようになる。
【0045】図5は、第1実施形態に係る半導体装置を
実装するための回路基板の被接続部形状及び配列を示す
図である。なお、同図において、半導体装置と外部とを
結ぶためのいわゆる配線は省略してある。
【0046】被接続部82は、ハンダを印刷して形成さ
れるもので、上述した接続部72の配列に対応させて千
鳥状に配列されている。詳しくは、図3(B)に示すよ
うに、一つの開口部70には対向する長手辺のそれぞれ
から接続部72が露出するので、これに対応して、被接
続部82は2列で1組をなすように配列されている。ま
た、対向する接続部72が互い違いになって、全体とし
て千鳥状をなしているので、これに対応して、被接続部
82も、互い違いで千鳥状をなすように配列されてい
る。なお、図5には、種々の形状の被接続部82が示さ
れているが、いずれかの形状だけで被接続部82を形成
してもよい。
【0047】また、被接続部82がハンダから形成され
るので、接続部72にハンダは不要である。
【0048】本実施形態は、上記のように構成されてお
り、以下その製造方法について説明する。
【0049】図1に示す半導体装置60の製造方法は、
絶縁フィルム62の一方の面に配線パターン64を形成
し、この絶縁フィルム62にデバイスホール(第1開口
部)62aを形成し、このデバイスホール62aを利用
して半導体チップ66を設ける工程を含む。半導体チッ
プ66は、絶縁フィルム62における配線パターン64
の形成面とは反対側の面から突出するように配置され、
かつ、絶縁フィルム62のデバイスホール62aの方向
に能動面66aを向けて配置される。そして、配線パタ
ーン64の端部を、デバイスホール62aに突出させ、
形成面とは反対側の面の方向に屈曲させ、半導体チップ
66に接続する。そして、半導体チップ66と絶縁フィ
ルム62とを、エポキシ樹脂68のポッティングによっ
て封止する。
【0050】半導体装置60は、絶縁フィルム62に開
口部70が複数形成され、配線パターン64から設けら
れた接続部72が、開口部70に露出する点が特徴とな
っている。開口部70及び接続部72が設けられている
ことで、回路基板へのボンディングが容易になる。
【0051】また、半導体チップ66は、図1では上を
向いている(裏TAB)が、これに限らず半導体チップ
は逆向き(フェースダウン)に実装されても良い(いわ
ゆる表TAB)。即ちバンプ形成面側に半導体チップを
位置させてもよい。この場合には半導体チップ裏面がマ
ザーボードと接触することが可能となるので、銀ペース
ト等の熱伝導接着部材を介してマザーボードに接続すれ
ば、半導体チップの放熱性をあげることができる。また
半導体素子の厚みにより、絶縁フィルムとマザーボード
との間に一定高さが得られることで、例えば隣り合うハ
ンダバンブ間のショート防止にもつながる。
【0052】図2に示すフィルムキャリアテープ74
は、スプロケットホール74a及び第1開口部であるデ
バイスホール74bを形成する工程と、開口部70内に
仮配線パターン76を形成する工程と、を含む。この仮
配線パターン76の一部として、開口部70内を横断す
るように連結部76bが形成されるとともに、その横断
した連結部76bに各々の接続部72(配線パターン6
4)が一体的に接続した状態で形成される。なお、各々
の接続部72と連結部76bとは距離が近い位置にて接
続する。各接続部72全てが電気的に導通しているの
で、電解メツキの処理の後に所定の箇所を切断して上記
配線パターン64を形成することができる。
【0053】そして、このような形状の仮配線パターン
76から、連結部76bを切断して除去することで、図
3(B)に示すように、開口部70から接続部72が突
出する構成を得る。
【0054】なお、突出片76aは、他の配線よりも面
積の大きいパッド部78から延設されている。具体的に
は他の配線幅よりも幅広なパッド部78が設けられ、そ
のパッド部78から突出片76aは延設されている。パ
ッド部78を幅広に設けることで、連結部76bを切断
してから、パッド部78にプローブ針を当てて、検査を
行うことができる。
【0055】こうして加工されたフィルムキャリアテー
プ74に、半導体チップ66を取り付け、フィルムキャ
リアテープ74の所定箇所を切断して、図1に示す半導
体装置60を得ることができる。
【0056】次に、図6(A)及び図6(B)は、第1
実施形態に係る半導体装置を回路基板に実装する工程を
示す図である。詳しくは、図6(A)及び図6(B)
は、図3(B)に対応する領域、すなわち接続部72の
周辺を示すである。同図を参照して、上記被接続部82
を有する回路基板80に、上記半導体装置60を実装す
る工程を説明する。
【0057】まず、図6(A)に示すように、回路基板
80上に半導体装置60を位置合わせして載せる。詳し
くは、各被接続部82と各接続部72とが重なるように
位置合わせを行う。そして、上述したように、被接続部
82のランド上にはハンダが印刷されているので、この
状態でリフロー工程を経ることで、図6(B)に示すよ
うに、被接続部82が溶融して、接続部72の外周面を
包むようになる。こうして、図5に示すように、接続部
72と被接続部82とが接続される。
【0058】本実施形態によれば、開口部70の内側で
ボンディングが行われるので、接続状態の確認、修理又
は電気的テストを容易に行うことができる。また、ボン
ディングに使用されるハンダは、溶融したときに開口部
70の内部で盛り上がることができるので、横に拡がら
ず、隣接する接続部72同士が接触して導通しないよう
になっている。これに加えて、本実施形態では、接続部
72が千鳥状に配置されているので、対向する接続部7
2間の間隔が広くなり、この点からも、隣接する接続部
72同士の接触が防止される。
【0059】なお、半導体素子との接合には、配線パタ
ーン側に突起が一体形成されたいわゆるB−TAB型の
ものを用いても良い。
【0060】(第2実施形態)図7は、第2実施形態に
係る半導体装置を示す図である。同図に示す半導体装置
90は、図1に示す半導体装置60の接続部72を変形
させたものである。
【0061】すなわち、半導体装置90は、配線パター
ン92を有する絶縁フィルム94と、半導体チップ96
と、を有し、絶縁フィルム94に開口部98が形成され
ている点で、上記半導体装置60と同様である。ただ
し、配線パターン92の一部を絶縁フィルム94から離
れる方向に曲げて、接続部99が形成されている点で、
上記半導体装置60と相違する。
【0062】こうすることで、接続部99がバンプの代
わりとなり、実装が容易になる。ここで、配線パターン
92は極めて薄くなっているので、実装基板に接続する
直前に配線パターン92の一部を折り曲げて接続部99
を形成し、直ぐ実装することが好ましい。
【0063】なお、半導体素子との接合には、配線パタ
ーン側に突起が一体形成されたいわゆるB−TAB型の
ものを用いても良い。
【0064】
【図面の簡単な説明】
【図1】図1は、第1実施形態に係る半導体装置を示す
図である。
【図2】図2は、第1実施形態に係る半導体装置の製造
に使用されるフィルムキャリアテープを示す図である。
【図3】図3(A)及び図3(B)は、フィルムキャリ
アテープの加工工程を示す図である。
【図4】第1実施形態に係る半導体装置が実装された回
路基板を示す図である。
【図5】第1実施形態に係る半導体装置を実装するため
の回路基板の被接続部の形状及び配列を示す図である。
【図6】図6(A)及び図6(B)は、第1実施形態に
係る半導体装置を回路基板に実装する工程を示す図であ
る。
【図7】図7は、第2実施形態に係る半導体装置を示す
図である。
【符号の説明】
60 半導体装置 66 半導体チップ(半導体素子) 70 開口部(第2開口部) 72 接続部 74 フィルムキャリアテープ(フレキシブル基板) 74b デバイスホール(第1開口部) 80 回路基板 82 被接続部

Claims (15)

    【特許請求の範囲】
  1. 【請求項1】 半導体素子と、 前記半導体素子との接続状態において前記半導体素子の
    少なくとも一部が位置する第1開口部及び前記第1開口
    部の周囲に整列して設けられる複数の第2開口部を有す
    る絶縁フィルムと、 前記第2開口部に位置する接続部を端部に有し、前記絶
    縁フィルムの一方の面側において形成されて前記半導体
    素子に接続される配線パターンと、 を有し、 前記第2開口部は一対の長辺を有して略方形状をなし、
    前記一対の長辺は前記第1開口部を形成する辺のうち最
    も近い位置の辺に対して垂直方向に位置し、 前記接続部は、前記一対の長辺の両側から中心方向に向
    かって互い違いとなるように配置される半導体装置。
  2. 【請求項2】 請求項1記載の半導体装置において、 前記配線パターンの前記端部は、前記絶縁フィルムの面
    から離れる方向に屈曲し、 前記接続部は、前記第2開口部の内側において前記絶縁
    フィルムから離れて位置する半導体装置。
  3. 【請求項3】 絶縁フィルムに半導体素子との接続状態
    において前記半導体素子の少なくとも一部が位置する第
    1開口部及び前記第1開口部の周囲に整列して設けられ
    る複数の第2開口部を形成する工程と、 前記第2開口部に位置する接続部を端部に有し、前記絶
    縁フィルムの一方の面側において形成されて前記半導体
    素子に接続される配線パターンを前記絶縁フィルムの一
    方の面に形成する工程と、 半導体素子を前記配線パターンに接続して前記絶縁フィ
    ルムに設ける工程と、を含み、 前記第2開口部は一対の長辺を有して略方形状をなし、
    前記一対の長辺は前記第1開口部を形成する辺のうち最
    も近い位置の辺に対して垂直方向に位置し、 前記接続部は、前記一対の長辺の両側から中心方向に向
    かって互い違いとなるように配置される半導体装置の製
    造方法。
  4. 【請求項4】 絶縁フィルムに半導体素子との接続状態
    において前記半導体素子の少なくとも一部が位置する第
    1開口部及び前記第1開口部の周囲に整列して設けられ
    る複数の第2開口部を形成する工程と、 前記第2開口部に位置する接続部を端部に有し、前記絶
    縁フィルムの一方の面側において形成されて前記半導体
    素子に接続される配線パターンを前記絶縁フィルムの一
    方の面に形成する工程と、 を含み、 前記第2開口部は一対の長辺を有して略方形状をなし、
    前記一対の長辺は前記第1開口部を形成する辺のうち最
    も近い位置の辺に対して垂直方向に位置し、 前記接続部は、前記一対の長辺の両側から中心方向に向
    かって互い違いとなるように配置されるフレキシブル基
    板の製造方法。
  5. 【請求項5】 請求項4記載のフレキシブル基板の製造
    方法において、 それぞれの前記第2開口部の内側で、対応する全ての前
    記接続部を電気的に導通させて連結する連結部を一旦形
    成してから、その後、前記連結部を切り離して除去する
    工程を含むフレキシブル基板の製造方法。
  6. 【請求項6】 半導体素子との接続状態において前記半
    導体素子の少なくとも一部が位置する第1開口部及び前
    記第1開口部の周囲に整列して設けられる複数の第2開
    口部を有する絶縁フィルムと、 前記第2開口部に位置する接続部を端部に有し、前記絶
    縁フィルムの一方の面側において形成されて前記半導体
    素子に接続される配線パターンと、 を有し、 前記第2開口部は一対の長辺を有して略方形状をなし、
    前記一対の長辺は前記第1開口部を形成する辺のうち最
    も近い位置の辺に対して垂直方向に位置し、 前記接続部は、前記一対の長辺の両側から中心方向に向
    かって互い違いとなるように配置されるフレキシブル基
    板。
  7. 【請求項7】 請求項6記載のフレキシブル基板におい
    て、 前記第2開口部内に位置し相対向する一対の前記接続部
    は、前記第2開口部の短辺と平行な仮想線を中心として
    対称位置に設けられてなることを特徴とするフレキシブ
    ル基板。
  8. 【請求項8】 請求項6記載のフレキシブル基板におい
    て、 前記接続部は、前記絶縁フィルムの面上から前記第2開
    口部の中央方向に向かって、幅が狭くなるフレキシブル
    基板。
  9. 【請求項9】 請求項6から請求項8のいずれかに記載
    のフレキシブル基板において、 前記配線パターンは、前記第2開口部の周囲で近接して
    形成され、かつ、前記接続部に導通するテストパッドを
    有するフレキシブル基板。
  10. 【請求項10】 請求項6から請求項9のいずれかに記
    載のフレキシブル基板において、 前記第2開口部の長辺の長さは、前記配線パターンを避
    けられるように位置に応じて決定されてなるフレキシブ
    ル基板。
  11. 【請求項11】 請求項10記載のフレキシブル基板に
    おいて、 前記第2開口部の長辺の長さは、この第2開口部の整列
    方向に沿って中央から外側に向かうにつれて、前記第1
    開口部側において短くなるフレキシブル基板。
  12. 【請求項12】 請求項6から請求項11のいずれかに
    記載のフレキシブル基板において、 前記第2開口部の短辺の長さは、隣り合う前記第2開口
    部間の間隔よりも短いフレキシブル基板。
  13. 【請求項13】 請求項6から請求項12のいずれかに
    記載のフレキシブル基板において、 いずれかの前記第2開口部に位置する全ての前記接続部
    を、この第2開口部の内側で電気的に導通させて連結す
    る連結部を有するフレキシブル基板。
  14. 【請求項14】 請求項1又は請求項2に記載の半導体
    装置と、所望の導電パターンが形成された基板と、を有
    し、 前記半導体装置の前記接続部が前記導電パターンに接続
    された回路基板。
  15. 【請求項15】 回路基板に導電パターンを形成する工
    程と、前記導電パターンにハンダを設ける工程と、請求
    項1又は請求項2に記載の半導体装置の前記接続部を、
    前記導電パターンに予め設けられた前記ハンダを介し
    て、この導電パターンに接続する工程と、を含む半導体
    装置の実装方法。
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US09/035,068 US5946195A (en) 1997-03-10 1998-03-05 Semiconductor device, method of making the same and mounting the same, circuit board and flexible substrate
TW087103278A TW366547B (en) 1997-03-10 1998-03-06 Semiconductor device, its manufacturing method and method of mounting, circuit substrate having the semiconductor device, flexible substrate and the manufacturing method
CNB981060609A CN1139984C (zh) 1997-03-10 1998-03-09 半导体装置、装配方法、电路基板和柔软基板及制造方法
SG1998000520A SG71092A1 (en) 1997-03-10 1998-03-09 Semiconductor device method of making the same and mounting the same circuit board and flexible substrate with the same mounted thereon and method of making the same
KR1019980007803A KR100313655B1 (ko) 1997-03-10 1998-03-10 반도체 장치, 그 제조 방법 및 그 설치 방법, 이것을 설치한 회로 기판 및 가요성 기판 및 그 제조 방법

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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3608205B2 (ja) * 1996-10-17 2005-01-05 セイコーエプソン株式会社 半導体装置及びその製造方法並びに回路基板
KR100899160B1 (ko) * 2002-12-20 2009-05-27 엘지디스플레이 주식회사 액정표시장치
JP4641141B2 (ja) * 2003-05-28 2011-03-02 ルネサスエレクトロニクス株式会社 半導体装置、tcp型半導体装置、tcp用テープキャリア、プリント配線基板
JP4936659B2 (ja) * 2004-12-27 2012-05-23 株式会社東芝 半導体装置の製造方法
KR100994978B1 (ko) * 2008-07-23 2010-11-18 (주) 이피웍스 입체형 반도체 디바이스, 그 제조방법 및 입체형 반도체디바이스의 퓨즈 패턴을 이용한 전기적 차단 방법
US9019710B2 (en) * 2012-10-11 2015-04-28 Apple Inc. Devices having flexible printed circuits with bent stiffeners
CN104079249B (zh) * 2013-03-27 2018-05-04 精工爱普生株式会社 电子器件、电子设备、移动体、电子器件的制造方法
CN115719634B (zh) * 2022-11-22 2023-09-29 深圳市汇健智慧医疗有限公司 一种复合手术室的能源能效规划管理方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5036380A (en) * 1988-03-28 1991-07-30 Digital Equipment Corp. Burn-in pads for tab interconnects
JP2660934B2 (ja) * 1989-10-30 1997-10-08 三井金属鉱業株式会社 接続機能を有するテープキャリヤ
KR930024126A (ko) * 1992-05-12 1993-12-22 아키라 기타하라 표면실장소자와 그의 반제품
US5345363A (en) * 1993-04-07 1994-09-06 Intel Corporation Method and apparatus of coupling a die to a lead frame with a tape automated bonded tape that has openings which expose portions of the tape leads
US5866941A (en) * 1995-02-23 1999-02-02 Silicon Systems, Inc. Ultra thin, leadless and molded surface mount integrated circuit package

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