JPH07261197A - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JPH07261197A JPH07261197A JP4815494A JP4815494A JPH07261197A JP H07261197 A JPH07261197 A JP H07261197A JP 4815494 A JP4815494 A JP 4815494A JP 4815494 A JP4815494 A JP 4815494A JP H07261197 A JPH07261197 A JP H07261197A
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- signal line
- crystal display
- thin film
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【構成】液晶表示パネルを構成する両基板と垂直な方向
から見た場合に、チャネル形成用半導体層であるi型半
導体層(AS)の外周から少なくとも10μm以内の領
域(IL)に、ソース電極(SD1)、ドレイン電極
(SD2)、ゲート電極(GT)の少なくとも1つが必
ず存在する構成。 【効果】チャネル形成用半導体層に外光やバックライト
光が当たるのを防止することができ、光導電現象に起因
する表示品質の低下の問題を防止することができる。
から見た場合に、チャネル形成用半導体層であるi型半
導体層(AS)の外周から少なくとも10μm以内の領
域(IL)に、ソース電極(SD1)、ドレイン電極
(SD2)、ゲート電極(GT)の少なくとも1つが必
ず存在する構成。 【効果】チャネル形成用半導体層に外光やバックライト
光が当たるのを防止することができ、光導電現象に起因
する表示品質の低下の問題を防止することができる。
Description
【0001】
【産業上の利用分野】本発明は、画素電極とスイッチン
グ素子である薄膜トランジスタとを一画素の構成要素と
するアクティブ・マトリクス方式の液晶表示装置に関す
る。
グ素子である薄膜トランジスタとを一画素の構成要素と
するアクティブ・マトリクス方式の液晶表示装置に関す
る。
【0002】
【従来の技術】アクティブ・マトリクス方式の液晶表示
装置は、マトリクス状に配列された複数の画素電極のそ
れぞれに対応して非線形素子(スイッチング素子)を設
けたものである。各画素における液晶は理論的には常時
駆動(デューティ比 1.0)されているので、時分割駆動
方式を採用している、いわゆる単純マトリクス方式と比
べてアクティブ方式はコントラストが良く、特にカラー
液晶表示装置では欠かせない技術となりつつある。スイ
ッチング素子として代表的なものとしては薄膜トランジ
スタ(TFT)がある。
装置は、マトリクス状に配列された複数の画素電極のそ
れぞれに対応して非線形素子(スイッチング素子)を設
けたものである。各画素における液晶は理論的には常時
駆動(デューティ比 1.0)されているので、時分割駆動
方式を採用している、いわゆる単純マトリクス方式と比
べてアクティブ方式はコントラストが良く、特にカラー
液晶表示装置では欠かせない技術となりつつある。スイ
ッチング素子として代表的なものとしては薄膜トランジ
スタ(TFT)がある。
【0003】なお、薄膜トランジスタを使用したアクテ
ィブ・マトリクス方式の液晶表示装置は、例えば「冗長
構成を採用した12.5型アクティブ・マトリクス方式カラ
ー液晶ディスプレイ」、日経エレクトロニクス、頁193
〜210、1986年12月15日、日経マグロウヒル社発行、や
特開昭61−151516号公報で知られている。
ィブ・マトリクス方式の液晶表示装置は、例えば「冗長
構成を採用した12.5型アクティブ・マトリクス方式カラ
ー液晶ディスプレイ」、日経エレクトロニクス、頁193
〜210、1986年12月15日、日経マグロウヒル社発行、や
特開昭61−151516号公報で知られている。
【0004】液晶表示部(液晶表示パネル)は、液晶層
を基準として下部透明ガラス基板上に薄膜トランジス
タ、透明画素電極、薄膜トランジスタの保護膜、液晶分
子の向きを設定するための下部配向膜を順次設けた下部
透明基板と、上部透明ガラス基板上にブラックマトリク
ス、カラーフィルタ、カラーフィルタの保護膜、共通透
明画素電極、上部配向膜を順次設けた上部透明基板とを
互いの配向膜が向き合うように重ね合わせ、基板の縁周
囲に配置したシール材によって両基板を接着すると共に
両基板の間に液晶を封止し、さらに両基板の外側に偏光
板を設置または貼り付けて構成されている。なお、一方
の基板側にはバックライトが配置される。
を基準として下部透明ガラス基板上に薄膜トランジス
タ、透明画素電極、薄膜トランジスタの保護膜、液晶分
子の向きを設定するための下部配向膜を順次設けた下部
透明基板と、上部透明ガラス基板上にブラックマトリク
ス、カラーフィルタ、カラーフィルタの保護膜、共通透
明画素電極、上部配向膜を順次設けた上部透明基板とを
互いの配向膜が向き合うように重ね合わせ、基板の縁周
囲に配置したシール材によって両基板を接着すると共に
両基板の間に液晶を封止し、さらに両基板の外側に偏光
板を設置または貼り付けて構成されている。なお、一方
の基板側にはバックライトが配置される。
【0005】また、液晶表示部は、水平方向に延在し、
かつ垂直方向に複数本配置された走査信号線と、垂直方
向に延在し、かつ水平方向に複数本配置された映像信号
線と、隣接する2本の上記走査信号線と隣接する2本の
上記映像信号線との交差領域内にそれぞれ配置された薄
膜トランジスタと画素電極とを有し、上記薄膜トランジ
スタと上記画素電極とを一画素の構成要素としている。
かつ垂直方向に複数本配置された走査信号線と、垂直方
向に延在し、かつ水平方向に複数本配置された映像信号
線と、隣接する2本の上記走査信号線と隣接する2本の
上記映像信号線との交差領域内にそれぞれ配置された薄
膜トランジスタと画素電極とを有し、上記薄膜トランジ
スタと上記画素電極とを一画素の構成要素としている。
【0006】
【発明が解決しようとする課題】従来の液晶表示装置で
は、薄膜トランジスタを設けた下部透明ガラス基板側に
バックライトを配置した場合、下部透明ガラス基板側か
ら照射されるバックライトの光が、上部透明ガラス基板
の内面に広い面積をもって存在し、かつ、Cr(クロ
ム)等の反射性の金属材料からなるブラックマトリクス
で内側に反射し、薄膜トランジスタのチャネル形成領域
となる半導体層に光が当ることにより、光照射による導
電現象が生じ、表示品質が低下する問題があった。具体
的には、薄膜トランジスタの抵抗率が変化することによ
り、黒くなるべきところが白くなったり、所定の色が表
示されず、変化したり、あるいは表示むらが生じる。
は、薄膜トランジスタを設けた下部透明ガラス基板側に
バックライトを配置した場合、下部透明ガラス基板側か
ら照射されるバックライトの光が、上部透明ガラス基板
の内面に広い面積をもって存在し、かつ、Cr(クロ
ム)等の反射性の金属材料からなるブラックマトリクス
で内側に反射し、薄膜トランジスタのチャネル形成領域
となる半導体層に光が当ることにより、光照射による導
電現象が生じ、表示品質が低下する問題があった。具体
的には、薄膜トランジスタの抵抗率が変化することによ
り、黒くなるべきところが白くなったり、所定の色が表
示されず、変化したり、あるいは表示むらが生じる。
【0007】本発明の目的は、チャネル形成用半導体層
へのバックライト光や外光の照射を抑制し、光導電現象
による表示品質の低下を抑制することができる液晶表示
装置を提供することにある。
へのバックライト光や外光の照射を抑制し、光導電現象
による表示品質の低下を抑制することができる液晶表示
装置を提供することにある。
【0008】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、チャネル形成用半導体層と、ゲート電極
と、ソースまたはドレイン電極とを含んで成る薄膜トラ
ンジスタ、透明画素電極、第1の配向膜を設けた第1の
絶縁基板と、共通透明画素電極、第2の配向膜を設けた
第2の絶縁基板とを前記第1、第2の配向膜が向き合う
ように重ね合わせ、前記両基板の縁周囲に設けたシール
材によって前記両基板を接着すると共に両基板の間に液
晶を封止して成る液晶表示パネルを有する液晶表示装置
において、前記両基板と垂直な方向から見た場合に、前
記チャネル形成用半導体層の外周から少なくとも10μ
m以内の領域に、前記ソースまたはドレイン電極、前記
ゲート電極の少なくとも1つが必ず存在することを特徴
とする。
に、本発明は、チャネル形成用半導体層と、ゲート電極
と、ソースまたはドレイン電極とを含んで成る薄膜トラ
ンジスタ、透明画素電極、第1の配向膜を設けた第1の
絶縁基板と、共通透明画素電極、第2の配向膜を設けた
第2の絶縁基板とを前記第1、第2の配向膜が向き合う
ように重ね合わせ、前記両基板の縁周囲に設けたシール
材によって前記両基板を接着すると共に両基板の間に液
晶を封止して成る液晶表示パネルを有する液晶表示装置
において、前記両基板と垂直な方向から見た場合に、前
記チャネル形成用半導体層の外周から少なくとも10μ
m以内の領域に、前記ソースまたはドレイン電極、前記
ゲート電極の少なくとも1つが必ず存在することを特徴
とする。
【0009】また、第1の絶縁基板上に、走査信号線と
一体に形成されたゲート電極と、ゲート絶縁膜と、チャ
ネル形成用半導体層と、一方が映像信号線と一体に形成
された1対のソースまたはドレイン電極とを順次設けて
成る薄膜トランジスタ、第1の透明画素電極、および第
1の配向膜を設けた前記第1の絶縁基板と、ブラックマ
トリクス、共通透明画素電極、および第2の配向膜を設
けた第2の絶縁基板とを、前記第1、第2の配向膜が向
き合うように重ね合わせ、前記両基板の縁周囲に設けた
シール材によって前記両基板を接着すると共に両基板の
間に液晶を封止して成る液晶表示パネルと、その下に配
置したバックライトとを有するアクティブ・マトリクス
方式の液晶表示装置において、前記両基板と垂直な方向
から見た場合に、前記チャネル形成用半導体層の外周か
ら少なくとも10μm以内の領域に、前記ソースまたは
ドレイン電極、前記ゲート電極の少なくとも1つが必ず
存在することを特徴とする。
一体に形成されたゲート電極と、ゲート絶縁膜と、チャ
ネル形成用半導体層と、一方が映像信号線と一体に形成
された1対のソースまたはドレイン電極とを順次設けて
成る薄膜トランジスタ、第1の透明画素電極、および第
1の配向膜を設けた前記第1の絶縁基板と、ブラックマ
トリクス、共通透明画素電極、および第2の配向膜を設
けた第2の絶縁基板とを、前記第1、第2の配向膜が向
き合うように重ね合わせ、前記両基板の縁周囲に設けた
シール材によって前記両基板を接着すると共に両基板の
間に液晶を封止して成る液晶表示パネルと、その下に配
置したバックライトとを有するアクティブ・マトリクス
方式の液晶表示装置において、前記両基板と垂直な方向
から見た場合に、前記チャネル形成用半導体層の外周か
ら少なくとも10μm以内の領域に、前記ソースまたは
ドレイン電極、前記ゲート電極の少なくとも1つが必ず
存在することを特徴とする。
【0010】さらに、第1の絶縁基板上に水平方向に延
在し、かつ垂直方向に複数本配置された走査信号線と、
前記第1の絶縁基板上に垂直方向に延在し、かつ水平方
向に複数本配置された映像信号線と、隣接する2本の前
記走査信号線と隣接する2本の前記映像信号線との交差
領域内に薄膜トランジスタと画素電極とがそれぞれ配置
され、前記薄膜トランジスタと前記画素電極とを一画素
の構成要素とし、前記薄膜トランジスタは前記走査信号
線と一体に形成されたゲート電極と、ゲート絶縁膜と、
チャネル形成用半導体層と、一方が前記映像信号線と一
体に形成された1対のソースまたはドレイン電極とを順
次設けて成り、前記薄膜トランジスタ、第1の透明画素
電極、および第1の配向膜を設けた前記第1の絶縁基板
と、ブラックマトリクス、共通透明画素電極、および第
2の配向膜を設けた第2の絶縁基板とを、前記第1、第
2の配向膜が向き合うように重ね合わせ、前記両基板の
縁周囲に設けたシール材によって前記両基板を接着する
と共に両基板の間に液晶を封止して成る液晶表示パネル
と、その下に配置したバックライトとを有するアクティ
ブ・マトリクス方式の液晶表示装置において、前記両基
板と垂直な方向から見た場合に、前記チャネル形成用半
導体層の外周から少なくとも10μm以内の領域に、前
記ソースまたはドレイン電極、前記ゲート電極の少なく
とも1つが必ず存在することを特徴とする。
在し、かつ垂直方向に複数本配置された走査信号線と、
前記第1の絶縁基板上に垂直方向に延在し、かつ水平方
向に複数本配置された映像信号線と、隣接する2本の前
記走査信号線と隣接する2本の前記映像信号線との交差
領域内に薄膜トランジスタと画素電極とがそれぞれ配置
され、前記薄膜トランジスタと前記画素電極とを一画素
の構成要素とし、前記薄膜トランジスタは前記走査信号
線と一体に形成されたゲート電極と、ゲート絶縁膜と、
チャネル形成用半導体層と、一方が前記映像信号線と一
体に形成された1対のソースまたはドレイン電極とを順
次設けて成り、前記薄膜トランジスタ、第1の透明画素
電極、および第1の配向膜を設けた前記第1の絶縁基板
と、ブラックマトリクス、共通透明画素電極、および第
2の配向膜を設けた第2の絶縁基板とを、前記第1、第
2の配向膜が向き合うように重ね合わせ、前記両基板の
縁周囲に設けたシール材によって前記両基板を接着する
と共に両基板の間に液晶を封止して成る液晶表示パネル
と、その下に配置したバックライトとを有するアクティ
ブ・マトリクス方式の液晶表示装置において、前記両基
板と垂直な方向から見た場合に、前記チャネル形成用半
導体層の外周から少なくとも10μm以内の領域に、前
記ソースまたはドレイン電極、前記ゲート電極の少なく
とも1つが必ず存在することを特徴とする。
【0011】
【作用】本発明では、液晶表示パネルの両基板と垂直な
方向から見た場合に、チャネル形成用半導体層の外周か
ら少なくとも10μm以内の領域に、ソースまたはドレ
イン電極、ゲート電極の少なくとも1つを必ず存在させ
たので、チャネル形成用半導体層に外光やバックライト
光が当たるのを防止することができ、光導電現象に起因
する表示品質の低下の問題を防止することができる。
方向から見た場合に、チャネル形成用半導体層の外周か
ら少なくとも10μm以内の領域に、ソースまたはドレ
イン電極、ゲート電極の少なくとも1つを必ず存在させ
たので、チャネル形成用半導体層に外光やバックライト
光が当たるのを防止することができ、光導電現象に起因
する表示品質の低下の問題を防止することができる。
【0012】
実施例1 (アクティブ・マトリクス液晶表示装置)以下、アクテ
ィブ・マトリクス方式のカラー液晶表示装置にこの発明
を適用した実施例を説明する。なお、以下説明する図面
で、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
ィブ・マトリクス方式のカラー液晶表示装置にこの発明
を適用した実施例を説明する。なお、以下説明する図面
で、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【0013】図1は本発明の実施例1のアクティブ・マ
トリクス方式カラー液晶表示装置の一画素とその周辺を
示す平面図、図2は図1の2−2切断線における断面を
示す図、図3は図1の3−3切断線における断面図であ
る。また、図4には図1に示す画素を複数配置したとき
の平面図を示す。
トリクス方式カラー液晶表示装置の一画素とその周辺を
示す平面図、図2は図1の2−2切断線における断面を
示す図、図3は図1の3−3切断線における断面図であ
る。また、図4には図1に示す画素を複数配置したとき
の平面図を示す。
【0014】(画素配置)図1に示すように、各画素は
隣接する2本の走査信号線(ゲート信号線または水平信
号線)GLと、隣接する2本の映像信号線(ドレイン信
号線または垂直信号線)DLとの交差領域内(4本の信
号線で囲まれた領域内)に配置されている。各画素は薄
膜トランジスタTFT、透明画素電極ITO1および保
持容量素子Cadd(あとで詳細に説明する)を含む。走
査信号線GLは列方向に延在し、行方向に複数本配置さ
れている。映像信号線DLは行方向に延在し、列方向に
複数本配置されている。
隣接する2本の走査信号線(ゲート信号線または水平信
号線)GLと、隣接する2本の映像信号線(ドレイン信
号線または垂直信号線)DLとの交差領域内(4本の信
号線で囲まれた領域内)に配置されている。各画素は薄
膜トランジスタTFT、透明画素電極ITO1および保
持容量素子Cadd(あとで詳細に説明する)を含む。走
査信号線GLは列方向に延在し、行方向に複数本配置さ
れている。映像信号線DLは行方向に延在し、列方向に
複数本配置されている。
【0015】また、図4は、図1に示す画素を複数配置
した液晶表示部(液晶表示パネル)の部分平面図であ
る。液晶表示部の各画素は、図4に示すように、走査信
号線GLが延在する方向と同一の水平方向に複数配置さ
れ、画素列Yi、Yi+1、Yi+2、Yi+3、…のそれぞれを
構成している。各画素列Yi、Yi+1、Yi+2、Yi+3、…
のそれぞれの画素は、薄膜トランジスタTFTおよび透
明画素電極ITO1の配置位置を同一に構成している。
つまり、画素列Yi、Yi+2、…のそれぞれの画素は、薄
膜トランジスタTFTを右側、透明画素電極ITO1を
左側に配置している。また、次段の画素列Yi+1、
Yi+3、…のそれぞれの画素は、画素列Yi、Yi+2、…
のそれぞれの画素を映像信号線DLに対して線対称で配
置した画素で構成されている。すなわち、画素列
Yi+1、Yi+3、…のそれぞれの画素は、薄膜トランジス
タTFTを左側、透明画素電極ITO1を右側に配置し
ている(なお、すべての画素の薄膜トランジスタTFT
において、映像信号線DLと一体となったドレイン電極
SD2に対してソース電極SD1は同じ向きに配置され
ている)。そして、画素列Yi+1、Yi+3、…のそれぞれ
の画素は、画素列Yi、Yi+2、…のそれぞれの画素に対
し、水平方向に半画素間隔ずらして配置されている。つ
まり、画素列の各画素間隔を1.0とすると(1.0ピ
ッチ)、次段の画素列は、各画素間隔を1.0とし、前
段の画素列に対して水平方向に0.5画素間隔(0.5
ピッチ)ずれている。各画素間を垂直方向に延在する映
像信号線DLは、各画素列間において、半画素間隔分
(0.5ピッチ分)水平方向に延在するように構成され
ている。
した液晶表示部(液晶表示パネル)の部分平面図であ
る。液晶表示部の各画素は、図4に示すように、走査信
号線GLが延在する方向と同一の水平方向に複数配置さ
れ、画素列Yi、Yi+1、Yi+2、Yi+3、…のそれぞれを
構成している。各画素列Yi、Yi+1、Yi+2、Yi+3、…
のそれぞれの画素は、薄膜トランジスタTFTおよび透
明画素電極ITO1の配置位置を同一に構成している。
つまり、画素列Yi、Yi+2、…のそれぞれの画素は、薄
膜トランジスタTFTを右側、透明画素電極ITO1を
左側に配置している。また、次段の画素列Yi+1、
Yi+3、…のそれぞれの画素は、画素列Yi、Yi+2、…
のそれぞれの画素を映像信号線DLに対して線対称で配
置した画素で構成されている。すなわち、画素列
Yi+1、Yi+3、…のそれぞれの画素は、薄膜トランジス
タTFTを左側、透明画素電極ITO1を右側に配置し
ている(なお、すべての画素の薄膜トランジスタTFT
において、映像信号線DLと一体となったドレイン電極
SD2に対してソース電極SD1は同じ向きに配置され
ている)。そして、画素列Yi+1、Yi+3、…のそれぞれ
の画素は、画素列Yi、Yi+2、…のそれぞれの画素に対
し、水平方向に半画素間隔ずらして配置されている。つ
まり、画素列の各画素間隔を1.0とすると(1.0ピ
ッチ)、次段の画素列は、各画素間隔を1.0とし、前
段の画素列に対して水平方向に0.5画素間隔(0.5
ピッチ)ずれている。各画素間を垂直方向に延在する映
像信号線DLは、各画素列間において、半画素間隔分
(0.5ピッチ分)水平方向に延在するように構成され
ている。
【0016】このように液晶表示部において、画素列を
配置することにより、図5(カラーフィルタ層のみを描
いた部分平面図)に示すように、前段の画素列の所定の
色フィルタが形成された画素(例えば、画素列Yi+2の
赤色フィルタRが形成された画素)と次段の画素列の同
一色フィルタが形成された画素(例えば、画素列Yi+3
の赤色フィルタRが形成された画素)とを1.5画素間
隔(1.5ピッチ)離隔できる。つまり、前段の画素列
の画素は、最も近傍の次段の画素列の同一色フィルタが
形成された画素と常時1.5画素間隔分離隔するように
構成されており、カラーフィルタFILはRGBの三角
形(トライアングル)配置構造を構成している。この構
造は、各色の混色を良くすることができるので、カラー
画像の解像度を向上できる。また、映像信号線DLは、
各画素列間において、半画素間隔分しか水平方向に延在
しないので、隣接する映像信号線DLと交差しなくな
る。したがって、映像信号線DLの引き回しをなくし、
その占有面積を低減でき、また、映像信号線DLの迂回
をなくし、多層配線構造を廃止できる。
配置することにより、図5(カラーフィルタ層のみを描
いた部分平面図)に示すように、前段の画素列の所定の
色フィルタが形成された画素(例えば、画素列Yi+2の
赤色フィルタRが形成された画素)と次段の画素列の同
一色フィルタが形成された画素(例えば、画素列Yi+3
の赤色フィルタRが形成された画素)とを1.5画素間
隔(1.5ピッチ)離隔できる。つまり、前段の画素列
の画素は、最も近傍の次段の画素列の同一色フィルタが
形成された画素と常時1.5画素間隔分離隔するように
構成されており、カラーフィルタFILはRGBの三角
形(トライアングル)配置構造を構成している。この構
造は、各色の混色を良くすることができるので、カラー
画像の解像度を向上できる。また、映像信号線DLは、
各画素列間において、半画素間隔分しか水平方向に延在
しないので、隣接する映像信号線DLと交差しなくな
る。したがって、映像信号線DLの引き回しをなくし、
その占有面積を低減でき、また、映像信号線DLの迂回
をなくし、多層配線構造を廃止できる。
【0017】(表示部断面全体構造)図2に示すよう
に、液晶LCを基準に下部透明ガラス基板SUB1側に
は薄膜トランジスタTFTおよび透明画素電極ITO1
が形成され、上部透明ガラス基板SUB2側にはカラー
フィルタFIL、遮光用ブラックマトリクスパターンB
Mが形成されている。下部透明ガラス基板SUB1はた
とえば1.1mm程度の厚さで構成されている。また、透
明ガラス基板SUB1、SUB2の両面にはディップ処
理等によって形成された酸化シリコン膜SIOが設けら
れている。このため、透明ガラス基板SUB1、SUB
2の表面に鋭い傷があったとしても、鋭い傷を酸化シリ
コン膜SIOで覆うことができるので、その上にデポジ
ットされる走査信号線GL、ブラックマトリクスBM等
の膜質を均質に保つことができる。
に、液晶LCを基準に下部透明ガラス基板SUB1側に
は薄膜トランジスタTFTおよび透明画素電極ITO1
が形成され、上部透明ガラス基板SUB2側にはカラー
フィルタFIL、遮光用ブラックマトリクスパターンB
Mが形成されている。下部透明ガラス基板SUB1はた
とえば1.1mm程度の厚さで構成されている。また、透
明ガラス基板SUB1、SUB2の両面にはディップ処
理等によって形成された酸化シリコン膜SIOが設けら
れている。このため、透明ガラス基板SUB1、SUB
2の表面に鋭い傷があったとしても、鋭い傷を酸化シリ
コン膜SIOで覆うことができるので、その上にデポジ
ットされる走査信号線GL、ブラックマトリクスBM等
の膜質を均質に保つことができる。
【0018】図示していないが、液晶封入口を除く透明
ガラス基板SUB1、SUB2の縁周囲全体に沿って液
晶LCを封止するようにシール材が形成され。シール材
は例えばエポキシ樹脂から成る。上部透明ガラス基板S
UB2側の共通透明画素電極ITO2は、少なくとも一
個所において、銀ペースト材によって下部透明ガラス基
板SUB1側に形成された外部引出配線に接続されてい
る。この外部引出配線は後述するゲート端子GTM、ド
レイン端子DTMと同一製造工程で形成される。
ガラス基板SUB1、SUB2の縁周囲全体に沿って液
晶LCを封止するようにシール材が形成され。シール材
は例えばエポキシ樹脂から成る。上部透明ガラス基板S
UB2側の共通透明画素電極ITO2は、少なくとも一
個所において、銀ペースト材によって下部透明ガラス基
板SUB1側に形成された外部引出配線に接続されてい
る。この外部引出配線は後述するゲート端子GTM、ド
レイン端子DTMと同一製造工程で形成される。
【0019】配向膜ORI1、ORI2、透明画素電極
ITO1、共通透明画素電極ITO2、それぞれの層
は、シール材の内側に形成される。偏光板POL1、P
OL2はそれぞれ下部透明ガラス基板SUB1、上部透
明ガラス基板SUB2の外側の表面に形成されている。
液晶LCは液晶分子の向きを設定する下部配向膜ORI
1と上部配向膜ORI2との間に封入され、シール材に
よってシールされている。下部配向膜ORI1は下部透
明ガラス基板SUB1側の保護膜PSV1の上部に形成
される。
ITO1、共通透明画素電極ITO2、それぞれの層
は、シール材の内側に形成される。偏光板POL1、P
OL2はそれぞれ下部透明ガラス基板SUB1、上部透
明ガラス基板SUB2の外側の表面に形成されている。
液晶LCは液晶分子の向きを設定する下部配向膜ORI
1と上部配向膜ORI2との間に封入され、シール材に
よってシールされている。下部配向膜ORI1は下部透
明ガラス基板SUB1側の保護膜PSV1の上部に形成
される。
【0020】上部透明ガラス基板SUB2の内側(液晶
LC側)の表面には、ブラックマトリクスBM、カラー
フィルタFIL、保護膜PSV2、共通透明画素電極I
TO2(COM)および上部配向膜ORI2が順次積層
して設けられている。
LC側)の表面には、ブラックマトリクスBM、カラー
フィルタFIL、保護膜PSV2、共通透明画素電極I
TO2(COM)および上部配向膜ORI2が順次積層
して設けられている。
【0021】この液晶表示装置は、下部透明ガラス基板
SUB1側、上部透明ガラス基板SUB2側で別個に種
々の層を積み重ね、その後下部透明ガラス基板SUB1
と上部透明ガラス基板SUB2とを重ね合わせ、下部透
明ガラス基板SUB1と上部透明ガラス基板SUB2と
の間に液晶LCを封入することによって組み立てられ
る。
SUB1側、上部透明ガラス基板SUB2側で別個に種
々の層を積み重ね、その後下部透明ガラス基板SUB1
と上部透明ガラス基板SUB2とを重ね合わせ、下部透
明ガラス基板SUB1と上部透明ガラス基板SUB2と
の間に液晶LCを封入することによって組み立てられ
る。
【0022】(薄膜トランジスタTFT)薄膜トランジ
スタTFTは、ゲート電極GTに正のバイアスを印加す
ると、ソース−ドレイン間のチャネル抵抗が小さくな
り、バイアスを零にすると、チャネル抵抗は大きくなる
ように動作する。
スタTFTは、ゲート電極GTに正のバイアスを印加す
ると、ソース−ドレイン間のチャネル抵抗が小さくな
り、バイアスを零にすると、チャネル抵抗は大きくなる
ように動作する。
【0023】各画素の薄膜トランジスタTFTは、ゲー
ト電極GT、ゲート絶縁膜GI、i型(真性、intrinsi
c、導電型決定不純物がドープされていない)非晶質シ
リコン(Si)からなるi型半導体層AS、一対のソー
ス電極、ドレイン電極SD1、SD2を有す。なお、ソ
ース、ドレインは本来その間のバイアス極性によって決
まるもので、この液晶表示装置の回路ではその極性は動
作中反転するので、ソース、ドレインは動作中入れ替わ
ると理解されたい。しかし、以下の説明では、便宜上一
方をソース、他方をドレインと固定して表現する。
ト電極GT、ゲート絶縁膜GI、i型(真性、intrinsi
c、導電型決定不純物がドープされていない)非晶質シ
リコン(Si)からなるi型半導体層AS、一対のソー
ス電極、ドレイン電極SD1、SD2を有す。なお、ソ
ース、ドレインは本来その間のバイアス極性によって決
まるもので、この液晶表示装置の回路ではその極性は動
作中反転するので、ソース、ドレインは動作中入れ替わ
ると理解されたい。しかし、以下の説明では、便宜上一
方をソース、他方をドレインと固定して表現する。
【0024】すべての画素の薄膜トランジスタTFTの
向きは、図4に示すように、同一になっている。すなわ
ち、すべての画素の薄膜トランジスタTFTにおいて、
映像信号線DLと一体となったドレイン電極SD2に対
してソース電極SD1が同じ向きに配置されている。し
たがって、水平方向または垂直方向への薄膜トランジス
タTFTの形成用マスクの合わせずれが生じても、薄膜
トランジスタTFTのソースまたはドレイン電極SD
1、SD2の重なり具合の変化がすべての画素について
同様になるので、薄膜トランジスタTFTの特性のばら
つきを防止できる。
向きは、図4に示すように、同一になっている。すなわ
ち、すべての画素の薄膜トランジスタTFTにおいて、
映像信号線DLと一体となったドレイン電極SD2に対
してソース電極SD1が同じ向きに配置されている。し
たがって、水平方向または垂直方向への薄膜トランジス
タTFTの形成用マスクの合わせずれが生じても、薄膜
トランジスタTFTのソースまたはドレイン電極SD
1、SD2の重なり具合の変化がすべての画素について
同様になるので、薄膜トランジスタTFTの特性のばら
つきを防止できる。
【0025】なお、本実施例では、図1に示すように各
画素につき、1個の薄膜トランジスタTFTをそれぞれ
設けたが、各画素において、それぞれ実質的に同一寸法
(チャネル長、チャネル幅が同じ)の薄膜トランジスタ
を2個(TFT1、TFT2とする)並べて配置しても
よい(3個以上配置してもよい)。この場合、透明画素
電極ITO1は、薄膜トランジスタTFT1のソース電
極SD1および薄膜トランジスタTFT2のソース電極
SD1の両方に接続する。これにより、薄膜トランジス
タTFT1、TFT2のうちの1個に欠陥が生じても、
その欠陥が表示画面上における線欠陥の発生等の副作用
をもたらす場合は、レーザ光等によって適切な箇所を切
断し、そうでない場合は他方の薄膜トランジスタが正常
に動作しているので放置すればよい。なお、2個の薄膜
トランジスタTFT1、TFT2に同時に欠陥が発生す
ることは稀であり、このような冗長方式により点欠陥や
線欠陥の確率を極めて小さくすることができる。
画素につき、1個の薄膜トランジスタTFTをそれぞれ
設けたが、各画素において、それぞれ実質的に同一寸法
(チャネル長、チャネル幅が同じ)の薄膜トランジスタ
を2個(TFT1、TFT2とする)並べて配置しても
よい(3個以上配置してもよい)。この場合、透明画素
電極ITO1は、薄膜トランジスタTFT1のソース電
極SD1および薄膜トランジスタTFT2のソース電極
SD1の両方に接続する。これにより、薄膜トランジス
タTFT1、TFT2のうちの1個に欠陥が生じても、
その欠陥が表示画面上における線欠陥の発生等の副作用
をもたらす場合は、レーザ光等によって適切な箇所を切
断し、そうでない場合は他方の薄膜トランジスタが正常
に動作しているので放置すればよい。なお、2個の薄膜
トランジスタTFT1、TFT2に同時に欠陥が発生す
ることは稀であり、このような冗長方式により点欠陥や
線欠陥の確率を極めて小さくすることができる。
【0026】(ゲート電極GT)ゲート電極GTは薄膜
トランジスタTFTの能動領域を越えてるよう突出して
いる。薄膜トランジスタTFTのゲート電極GTは、一
体に(共通ゲート電極として)構成されており、走査信
号線GLに連続して形成されている。本例では、ゲート
電極GTは、単層の第2導電膜g2で形成されている。
第2導電膜g2はたとえばスパッタで形成されたアルミ
ニウム(Al)膜を用い、1000〜5500Å程度の
膜厚で形成する。また、ゲート電極GT上にはAlの陽
極酸化膜AOFが設けられている。
トランジスタTFTの能動領域を越えてるよう突出して
いる。薄膜トランジスタTFTのゲート電極GTは、一
体に(共通ゲート電極として)構成されており、走査信
号線GLに連続して形成されている。本例では、ゲート
電極GTは、単層の第2導電膜g2で形成されている。
第2導電膜g2はたとえばスパッタで形成されたアルミ
ニウム(Al)膜を用い、1000〜5500Å程度の
膜厚で形成する。また、ゲート電極GT上にはAlの陽
極酸化膜AOFが設けられている。
【0027】このゲート電極GTは図2に示されている
ように、下方から見てi型半導体層ASを完全に覆うよ
うそれより大き目に形成される。したがって、下部透明
ガラス基板SUB1の下方に蛍光灯等のバックライトB
Lを取り付けた場合、この不透明なAlからなるゲート
電極GTが影となって、i型半導体層ASにはバックラ
イト光が当たらず、光照射による導電現象すなわち薄膜
トランジスタTFTのオフ特性劣化は起きにくくなる。
なお、ゲート電極GTの本来の大きさは、ソース電極S
D1とドレイン電極SD2との間をまたがるに最低限必
要な(ゲート電極GTとソース電極SD1、ドレイン電
極SD2との位置合わせ余裕分も含めて)幅を持ち、チ
ャネル幅Wを決めるその奥行き長さはソース電極SD1
とドレイン電極SD2との間の距離(チャネル長)Lと
の比、すなわち相互コンダクタンスgmを決定するファク
タW/Lをいくつにするかによって決められる。この液
晶表示装置におけるゲート電極GTの大きさはもちろ
ん、上述した本来の大きさよりも大きくされる。
ように、下方から見てi型半導体層ASを完全に覆うよ
うそれより大き目に形成される。したがって、下部透明
ガラス基板SUB1の下方に蛍光灯等のバックライトB
Lを取り付けた場合、この不透明なAlからなるゲート
電極GTが影となって、i型半導体層ASにはバックラ
イト光が当たらず、光照射による導電現象すなわち薄膜
トランジスタTFTのオフ特性劣化は起きにくくなる。
なお、ゲート電極GTの本来の大きさは、ソース電極S
D1とドレイン電極SD2との間をまたがるに最低限必
要な(ゲート電極GTとソース電極SD1、ドレイン電
極SD2との位置合わせ余裕分も含めて)幅を持ち、チ
ャネル幅Wを決めるその奥行き長さはソース電極SD1
とドレイン電極SD2との間の距離(チャネル長)Lと
の比、すなわち相互コンダクタンスgmを決定するファク
タW/Lをいくつにするかによって決められる。この液
晶表示装置におけるゲート電極GTの大きさはもちろ
ん、上述した本来の大きさよりも大きくされる。
【0028】(走査信号線GL)走査信号線GLは第2
導電膜g2で構成されている。この走査信号線GLの第
2導電膜g2はゲート電極GTの第2導電膜g2と同一
製造工程で形成され、かつ一体に構成されている。ま
た、走査信号線GL上にもAlの陽極酸化膜AOFが設
けられている。
導電膜g2で構成されている。この走査信号線GLの第
2導電膜g2はゲート電極GTの第2導電膜g2と同一
製造工程で形成され、かつ一体に構成されている。ま
た、走査信号線GL上にもAlの陽極酸化膜AOFが設
けられている。
【0029】(絶縁膜GI)絶縁膜GIは薄膜トランジ
スタTFTのゲート絶縁膜として使用される。絶縁膜G
Iはゲート電極GTおよび走査信号線GLの上層に形成
されている。絶縁膜GIはたとえばプラズマCVDで形
成された窒化シリコン膜を用い、1200〜2700Å
の膜厚(この液晶表示装置では、2000Å程度の膜
厚)で形成する。
スタTFTのゲート絶縁膜として使用される。絶縁膜G
Iはゲート電極GTおよび走査信号線GLの上層に形成
されている。絶縁膜GIはたとえばプラズマCVDで形
成された窒化シリコン膜を用い、1200〜2700Å
の膜厚(この液晶表示装置では、2000Å程度の膜
厚)で形成する。
【0030】(i型半導体層AS)i型半導体層AS
は、薄膜トランジスタTFTのチャネル形成領域として
使用される。i型半導体層ASは非晶質シリコン膜また
は多結晶シリコン膜で形成し、200〜2200Åの膜
厚(この液晶表示装置では、2000Å程度の膜厚)で
形成する。
は、薄膜トランジスタTFTのチャネル形成領域として
使用される。i型半導体層ASは非晶質シリコン膜また
は多結晶シリコン膜で形成し、200〜2200Åの膜
厚(この液晶表示装置では、2000Å程度の膜厚)で
形成する。
【0031】このi型半導体層ASは、供給ガスの成分
を変えてSi3N4からなるゲート絶縁膜として使用され
る絶縁膜GIの形成に連続して、同じプラズマCVD装
置で、しかもそのプラズマCVD装置から外部に露出す
ることなく形成される。また、オーミックコンタクト用
のリン(P)を2.5%ドープしたN+型半導体層d0
(図2)も同様に連続して200〜500Åの膜厚(こ
の液晶表示装置では、300Å程度の膜厚)で形成され
る。しかる後、下部透明ガラス基板SUB1はCVD装
置から外に取り出され、写真処理技術によりN+型半導
体層d0およびi型半導体層ASは図2に示すように独
立した島状にパターニングされる。
を変えてSi3N4からなるゲート絶縁膜として使用され
る絶縁膜GIの形成に連続して、同じプラズマCVD装
置で、しかもそのプラズマCVD装置から外部に露出す
ることなく形成される。また、オーミックコンタクト用
のリン(P)を2.5%ドープしたN+型半導体層d0
(図2)も同様に連続して200〜500Åの膜厚(こ
の液晶表示装置では、300Å程度の膜厚)で形成され
る。しかる後、下部透明ガラス基板SUB1はCVD装
置から外に取り出され、写真処理技術によりN+型半導
体層d0およびi型半導体層ASは図2に示すように独
立した島状にパターニングされる。
【0032】i型半導体層ASは、走査信号線GLと映
像信号線DLとの交差部(クロスオーバ部)の両者間に
も設けられている。この交差部のi型半導体層ASは交
差部における走査信号線GLと映像信号線DLとの短絡
を低減する。
像信号線DLとの交差部(クロスオーバ部)の両者間に
も設けられている。この交差部のi型半導体層ASは交
差部における走査信号線GLと映像信号線DLとの短絡
を低減する。
【0033】(透明画素電極ITO1)透明画素電極I
TO1は液晶表示部の画素電極の一方を構成する。
TO1は液晶表示部の画素電極の一方を構成する。
【0034】透明画素電極ITO1は第1導電膜d1に
よって構成されており、この第1導電膜d1はスパッタ
リングで形成された透明導電膜(Indium-Tin-Oxide I
TO:ネサ膜)からなり、1000〜2000Åの膜厚
(この液晶表示装置では、1400Å程度の膜厚)で形
成される。
よって構成されており、この第1導電膜d1はスパッタ
リングで形成された透明導電膜(Indium-Tin-Oxide I
TO:ネサ膜)からなり、1000〜2000Åの膜厚
(この液晶表示装置では、1400Å程度の膜厚)で形
成される。
【0035】(ソース電極SD1、ドレイン電極SD
2)薄膜トランジスタTFTのソース電極SD1とドレ
イン電極SD2とは、図2に示すように、i型半導体層
AS上にそれぞれ離隔して設けられている。
2)薄膜トランジスタTFTのソース電極SD1とドレ
イン電極SD2とは、図2に示すように、i型半導体層
AS上にそれぞれ離隔して設けられている。
【0036】ソース電極SD1、ドレイン電極SD2の
それぞれは、N+型半導体層d0に接触する下層側か
ら、第2導電膜d2、第3導電膜d3を順次重ね合わせ
て構成されている。ソース電極SD1の第2導電膜d2
および第3導電膜d3は、ドレイン電極SD2の第2導
電膜d2および第3導電膜d3と同一製造工程で形成さ
れる。
それぞれは、N+型半導体層d0に接触する下層側か
ら、第2導電膜d2、第3導電膜d3を順次重ね合わせ
て構成されている。ソース電極SD1の第2導電膜d2
および第3導電膜d3は、ドレイン電極SD2の第2導
電膜d2および第3導電膜d3と同一製造工程で形成さ
れる。
【0037】第2導電膜d2はスパッタで形成したクロ
ム(Cr)膜を用い、500〜1000Åの膜厚(この
液晶表示装置では、600Å程度の膜厚)で形成する。
Cr膜は膜厚を厚く形成するとストレスが大きくなるの
で、2000Å程度の膜厚を越えない範囲で形成する。
Cr膜はN+型半導体層d0との接触が良好である。C
r膜は後述する第3導電膜d3のAlがN+型半導体層
d0に拡散することを防止するいわゆるバリア層を構成
する。第2導電膜d2として、Cr膜の他に高融点金属
(Mo、Ti、Ta、W)膜、高融点金属シリサイド
(MoSi2、TiSi2、TaSi2、WSi2)膜を用
いてもよい。
ム(Cr)膜を用い、500〜1000Åの膜厚(この
液晶表示装置では、600Å程度の膜厚)で形成する。
Cr膜は膜厚を厚く形成するとストレスが大きくなるの
で、2000Å程度の膜厚を越えない範囲で形成する。
Cr膜はN+型半導体層d0との接触が良好である。C
r膜は後述する第3導電膜d3のAlがN+型半導体層
d0に拡散することを防止するいわゆるバリア層を構成
する。第2導電膜d2として、Cr膜の他に高融点金属
(Mo、Ti、Ta、W)膜、高融点金属シリサイド
(MoSi2、TiSi2、TaSi2、WSi2)膜を用
いてもよい。
【0038】第3導電膜d3はAlのスパッタリングで
3000〜5000Åの膜厚(この液晶表示装置では、
4000Å程度の膜厚)に形成される。Al膜はCr膜
に比べてストレスが小さく、厚い膜厚に形成することが
可能で、ソース電極SD1、ドレイン電極SD2および
映像信号線DLの抵抗値を低減するように構成されてい
る。第3導電膜d3として純Al膜の他にシリコンや銅
(Cu)を添加物として含有させたAl膜を用いてもよ
い。
3000〜5000Åの膜厚(この液晶表示装置では、
4000Å程度の膜厚)に形成される。Al膜はCr膜
に比べてストレスが小さく、厚い膜厚に形成することが
可能で、ソース電極SD1、ドレイン電極SD2および
映像信号線DLの抵抗値を低減するように構成されてい
る。第3導電膜d3として純Al膜の他にシリコンや銅
(Cu)を添加物として含有させたAl膜を用いてもよ
い。
【0039】第2導電膜d2、第3導電膜d3を同じマ
スクパターンでパターニングした後、同じマスクを用い
て、あるいは第2導電膜d2、第3導電膜d3をマスク
として、N+型半導体層d0が除去される。つまり、i
型半導体層AS上に残っていたN+型半導体層d0は第
2導電膜d2、第3導電膜d3以外の部分がセルフアラ
インで除去される。このとき、N+型半導体層d0はそ
の厚さ分は全て除去されるようエッチングされるので、
i型半導体層ASも若干その表面部分がエッチングされ
るが、その程度はエッチング時間で制御すればよい。
スクパターンでパターニングした後、同じマスクを用い
て、あるいは第2導電膜d2、第3導電膜d3をマスク
として、N+型半導体層d0が除去される。つまり、i
型半導体層AS上に残っていたN+型半導体層d0は第
2導電膜d2、第3導電膜d3以外の部分がセルフアラ
インで除去される。このとき、N+型半導体層d0はそ
の厚さ分は全て除去されるようエッチングされるので、
i型半導体層ASも若干その表面部分がエッチングされ
るが、その程度はエッチング時間で制御すればよい。
【0040】ソース電極SD1は透明画素電極ITO1
に接続されている。ソース電極SD1は、i型半導体層
AS段差(第2導電膜g2の膜厚、陽極酸化膜AOFの
膜厚、i型半導体層ASの膜厚およびN+型半導体層d
0の膜厚を加算した膜厚に相当する段差)に沿って構成
されている。具体的には、ソース電極SD1は、i型半
導体層ASの段差に沿って形成された第2導電膜d2
と、この第2導電膜d2の上部に形成した第3導電膜d
3とで構成されている。ソース電極SD1の第3導電膜
d3は第2導電膜d2のCr膜がストレスの増大から厚
く形成できず、i型半導体層ASの段差形状を乗り越え
られないので、このi型半導体層ASを乗り越えるため
に構成されている。つまり、第3導電膜d3は厚く形成
することでステップカバレッジを向上している。第3導
電膜d3は厚く形成できるので、ソース電極SD1の抵
抗値(ドレイン電極SD2や映像信号線DLについても
同様)の低減に大きく寄与している。
に接続されている。ソース電極SD1は、i型半導体層
AS段差(第2導電膜g2の膜厚、陽極酸化膜AOFの
膜厚、i型半導体層ASの膜厚およびN+型半導体層d
0の膜厚を加算した膜厚に相当する段差)に沿って構成
されている。具体的には、ソース電極SD1は、i型半
導体層ASの段差に沿って形成された第2導電膜d2
と、この第2導電膜d2の上部に形成した第3導電膜d
3とで構成されている。ソース電極SD1の第3導電膜
d3は第2導電膜d2のCr膜がストレスの増大から厚
く形成できず、i型半導体層ASの段差形状を乗り越え
られないので、このi型半導体層ASを乗り越えるため
に構成されている。つまり、第3導電膜d3は厚く形成
することでステップカバレッジを向上している。第3導
電膜d3は厚く形成できるので、ソース電極SD1の抵
抗値(ドレイン電極SD2や映像信号線DLについても
同様)の低減に大きく寄与している。
【0041】(ゲート電極GT、ソース電極SD1、ド
レイン電極SD2、i型半導体層AS)液晶表示部(液
晶表示パネル)を構成する両基板SUB1、SUB2と
垂直な方向から見た場合に、チャネル形成用半導体層で
あるi型半導体層ASの外周から少なくとも10μm以
内の領域ILに、ソース電極SD1、ドレイン電極SD
2、ゲート電極GTの少なくとも1つが必ず存在してい
る。これにより、i型半導体層ASにバックライト光
(図2のバックライトBL参照)や外光(バックライト
を反対側に配置した場合)が当たるのを防止することが
でき、光導電現象に起因する表示品質の低下の問題を防
止することができる。具体的には、薄膜トランジスタT
FTの抵抗率が変化することにより、黒くなるべきとこ
ろが白くなったり、所定の色が表示されず、変化した
り、あるいは表示むらが生じるのを防止することができ
る。なお、ソース電極SD1の透明画素電極ITO1側
の形状はブラックマトリクスBMの形状に合わせてあ
る。
レイン電極SD2、i型半導体層AS)液晶表示部(液
晶表示パネル)を構成する両基板SUB1、SUB2と
垂直な方向から見た場合に、チャネル形成用半導体層で
あるi型半導体層ASの外周から少なくとも10μm以
内の領域ILに、ソース電極SD1、ドレイン電極SD
2、ゲート電極GTの少なくとも1つが必ず存在してい
る。これにより、i型半導体層ASにバックライト光
(図2のバックライトBL参照)や外光(バックライト
を反対側に配置した場合)が当たるのを防止することが
でき、光導電現象に起因する表示品質の低下の問題を防
止することができる。具体的には、薄膜トランジスタT
FTの抵抗率が変化することにより、黒くなるべきとこ
ろが白くなったり、所定の色が表示されず、変化した
り、あるいは表示むらが生じるのを防止することができ
る。なお、ソース電極SD1の透明画素電極ITO1側
の形状はブラックマトリクスBMの形状に合わせてあ
る。
【0042】図15は、本発明の少なくとも10μm以
内の領域を遮光する必要がある根拠を示す図である。チ
ャネル形成用半導体層であるi型半導体層ASの外周か
らXμm以内の領域ILに、ソース電極SD1、ドレイ
ン電極SD2、ゲート電極GTのいずれか1つが遮光膜
として必ず存在する場合は、透明ガラス基板SUB1と
対向する透明ガラス基板SUB2の対向面の反射面、例
えばブラックマトリクスBMで反射し、i型半導体層A
Sに当たるバックライト光の相対照度Lxを、バックラ
イトの照度を1としてY軸に示したものである。i型半
導体層ASの周辺約10μm以内の領域を遮光すること
で、i型半導体層ASに当たるバックライト光が0とな
る。
内の領域を遮光する必要がある根拠を示す図である。チ
ャネル形成用半導体層であるi型半導体層ASの外周か
らXμm以内の領域ILに、ソース電極SD1、ドレイ
ン電極SD2、ゲート電極GTのいずれか1つが遮光膜
として必ず存在する場合は、透明ガラス基板SUB1と
対向する透明ガラス基板SUB2の対向面の反射面、例
えばブラックマトリクスBMで反射し、i型半導体層A
Sに当たるバックライト光の相対照度Lxを、バックラ
イトの照度を1としてY軸に示したものである。i型半
導体層ASの周辺約10μm以内の領域を遮光すること
で、i型半導体層ASに当たるバックライト光が0とな
る。
【0043】(保護膜PSV1)薄膜トランジスタTF
Tおよび透明画素電極ITO1上には保護膜PSV1が
設けられている。保護膜PSV1は主に薄膜トランジス
タTFTを湿気等から保護するために形成されており、
透明性が高くしかも耐湿性の良いものを使用する。保護
膜PSV1はたとえばプラズマCVD装置で形成した酸
化シリコン膜や窒化シリコン膜で形成されており、1μ
m程度の膜厚で形成する。
Tおよび透明画素電極ITO1上には保護膜PSV1が
設けられている。保護膜PSV1は主に薄膜トランジス
タTFTを湿気等から保護するために形成されており、
透明性が高くしかも耐湿性の良いものを使用する。保護
膜PSV1はたとえばプラズマCVD装置で形成した酸
化シリコン膜や窒化シリコン膜で形成されており、1μ
m程度の膜厚で形成する。
【0044】(ブラックマトリクスBM)上部透明ガラ
ス基板SUB2側には、外部光(図2では上方からの
光)がチャネル形成領域として使用されるi型半導体層
ASに入射されないように、ブラックマトリクスBMが
設けられ、ブラックマトリクスBMはほぼ透明画素電極
ITO1を除くようなパターンとされている。
ス基板SUB2側には、外部光(図2では上方からの
光)がチャネル形成領域として使用されるi型半導体層
ASに入射されないように、ブラックマトリクスBMが
設けられ、ブラックマトリクスBMはほぼ透明画素電極
ITO1を除くようなパターンとされている。
【0045】したがって、薄膜トランジスタTFTのi
型半導体層ASは上下にあるブラックマトリクスBMお
よび大き目のゲート電極GTによってサンドイッチにさ
れ、その部分は外部の自然光やバックライト光が当たら
なくなる。ブラックマトリクスBMは画素の周囲に形成
され、つまり、ブラックマトリクスBMは格子状に形成
され、この格子で1画素の有効表示領域が仕切られてい
る。したがって、各画素の輪郭がブラックマトリクスB
Mによってはっきりとし、コントラストが向上する。つ
まり、ブラックマトリクスBMはブラックマトリクスと
i型半導体層ASに対する遮光との2つの機能をもつ。
型半導体層ASは上下にあるブラックマトリクスBMお
よび大き目のゲート電極GTによってサンドイッチにさ
れ、その部分は外部の自然光やバックライト光が当たら
なくなる。ブラックマトリクスBMは画素の周囲に形成
され、つまり、ブラックマトリクスBMは格子状に形成
され、この格子で1画素の有効表示領域が仕切られてい
る。したがって、各画素の輪郭がブラックマトリクスB
Mによってはっきりとし、コントラストが向上する。つ
まり、ブラックマトリクスBMはブラックマトリクスと
i型半導体層ASに対する遮光との2つの機能をもつ。
【0046】また、透明画素電極ITO1のラビング方
向の根本側のエッジ部に対向する部分(図示せず)がブ
ラックマトリクスBMによって遮光されているから、上
記部分にドメインが発生したとしても、ドメインが見え
ないので、表示特性が劣化することはない。
向の根本側のエッジ部に対向する部分(図示せず)がブ
ラックマトリクスBMによって遮光されているから、上
記部分にドメインが発生したとしても、ドメインが見え
ないので、表示特性が劣化することはない。
【0047】なお、バックライトを上部透明ガラス基板
SUB2側に取り付け、下部透明ガラス基板SUB1を
観察側(外部露出側)とすることもできる。
SUB2側に取り付け、下部透明ガラス基板SUB1を
観察側(外部露出側)とすることもできる。
【0048】(カラーフィルタFIL)カラーフィルタ
FILはアクリル樹脂等の樹脂材料で形成される染色基
材に染料を着色して構成されている。カラーフィルタF
ILは画素に対向する位置・形状に上述のようにトライ
アングル状に配置形成され(図5)、染め分けられてい
る(図5は図4に対応してカラーフィルタFILのみを
描いたもので、B、R、Gの各カラーフィルターFIL
はそれぞれ、平行な縦線、45°、135°のハッチを
施してある)。カラーフィルタFILは透明画素電極I
TO1の全てを覆うように大き目に形成され、ブラック
マトリクスBMはカラーフィルタFILおよび透明画素
電極ITO1のエッジ部分と重なるよう透明画素電極I
TO1の周縁部より内側に形成されている。
FILはアクリル樹脂等の樹脂材料で形成される染色基
材に染料を着色して構成されている。カラーフィルタF
ILは画素に対向する位置・形状に上述のようにトライ
アングル状に配置形成され(図5)、染め分けられてい
る(図5は図4に対応してカラーフィルタFILのみを
描いたもので、B、R、Gの各カラーフィルターFIL
はそれぞれ、平行な縦線、45°、135°のハッチを
施してある)。カラーフィルタFILは透明画素電極I
TO1の全てを覆うように大き目に形成され、ブラック
マトリクスBMはカラーフィルタFILおよび透明画素
電極ITO1のエッジ部分と重なるよう透明画素電極I
TO1の周縁部より内側に形成されている。
【0049】カラーフィルタFILは次のように形成す
ることができる。まず、上部透明ガラス基板SUB2の
表面に染色基材を形成し、フォトリソグラフィ技術で赤
色フィルタ形成領域以外の染色基材を除去する。この
後、染色基材を赤色染料で染め、固着処理を施し、赤色
フィルタRを形成する。つぎに、同様な工程を施すこと
によって、緑色フィルタG、青色フィルタBを順次形成
する。
ることができる。まず、上部透明ガラス基板SUB2の
表面に染色基材を形成し、フォトリソグラフィ技術で赤
色フィルタ形成領域以外の染色基材を除去する。この
後、染色基材を赤色染料で染め、固着処理を施し、赤色
フィルタRを形成する。つぎに、同様な工程を施すこと
によって、緑色フィルタG、青色フィルタBを順次形成
する。
【0050】(保護膜PSV2)保護膜PSV2はカラ
ーフィルタFILを異なる色に染め分けた染料が液晶L
Cに漏れることを防止するために設けられている。保護
膜PSV2は例えばアクリル樹脂、エポキシ樹脂等の透
明樹脂材料で形成されている。
ーフィルタFILを異なる色に染め分けた染料が液晶L
Cに漏れることを防止するために設けられている。保護
膜PSV2は例えばアクリル樹脂、エポキシ樹脂等の透
明樹脂材料で形成されている。
【0051】(共通透明画素電極ITO2)共通透明画
素電極ITO2は、下部透明ガラス基板SUB1側に画
素ごとに設けられた透明画素電極ITO1に対向し、液
晶LCの光学的な状態は各画素電極ITO1と共通透明
画素電極ITO2との間の電位差(電界)に応答して変
化する。この共通透明画素電極ITO2にはコモン電圧
Vcomが印加されるように構成されている。コモン電圧
Vcomは映像信号線DLに印加されるロウレベルの駆動
電圧Vdminとハイレベルの駆動電圧Vdmaxとの中間電
位である。
素電極ITO2は、下部透明ガラス基板SUB1側に画
素ごとに設けられた透明画素電極ITO1に対向し、液
晶LCの光学的な状態は各画素電極ITO1と共通透明
画素電極ITO2との間の電位差(電界)に応答して変
化する。この共通透明画素電極ITO2にはコモン電圧
Vcomが印加されるように構成されている。コモン電圧
Vcomは映像信号線DLに印加されるロウレベルの駆動
電圧Vdminとハイレベルの駆動電圧Vdmaxとの中間電
位である。
【0052】(ゲート端子部)図6は表示マトリクスの
走査信号線GLからその外部接続端子GTMまでの接続
構造を示す図であり、(A)は平面であり(B)は
(A)のB−B切断線における断面を示している。な
お、同図は図4のマトリクスを基準にすれば基板SUB
1の左端付近を示すものである。
走査信号線GLからその外部接続端子GTMまでの接続
構造を示す図であり、(A)は平面であり(B)は
(A)のB−B切断線における断面を示している。な
お、同図は図4のマトリクスを基準にすれば基板SUB
1の左端付近を示すものである。
【0053】AOは写真処理用のマスクパターン、言い
換えれば選択的陽極酸化のホトレジストパターンであ
る。従って、このホトレジストは陽極酸化後除去され、
図に示すパターンAOは完成品としては残らないが、ゲ
ート配線GLには断面図に示すように酸化膜AOFが選
択的に形成されるのでその軌跡が残る。平面図におい
て、ホトレジストの境界線AOを基準にして左側はレジ
ストで覆い陽極酸化をしない領域、右側はレジストから
露出され陽極酸化される領域である。陽極酸化されたA
L層g2は表面にその酸化物Al2O3膜AOFが形成さ
れ下方の導電部は体積が減少する。勿論、陽極酸化はそ
の導電部が残るように適切な時間、電圧などを設定して
行われる。マスクパターンAOは前述したように、走査
線GLに単一の直線では交差せず、クランク状に折れ曲
がって交差させている。
換えれば選択的陽極酸化のホトレジストパターンであ
る。従って、このホトレジストは陽極酸化後除去され、
図に示すパターンAOは完成品としては残らないが、ゲ
ート配線GLには断面図に示すように酸化膜AOFが選
択的に形成されるのでその軌跡が残る。平面図におい
て、ホトレジストの境界線AOを基準にして左側はレジ
ストで覆い陽極酸化をしない領域、右側はレジストから
露出され陽極酸化される領域である。陽極酸化されたA
L層g2は表面にその酸化物Al2O3膜AOFが形成さ
れ下方の導電部は体積が減少する。勿論、陽極酸化はそ
の導電部が残るように適切な時間、電圧などを設定して
行われる。マスクパターンAOは前述したように、走査
線GLに単一の直線では交差せず、クランク状に折れ曲
がって交差させている。
【0054】図中AL層g2は、判り易くするためハッ
チを施してあるが、陽極化成されない領域は櫛状にパタ
ーニングされている。これは、Al層の幅が広いと表面
にホイスカが発生するので、1本1本の幅は狭くし、そ
れらを複数本並列に束ねた構成とすることにより、ホイ
スカの発生を防ぎつつ、断線の確率や導電率の犠牲を最
低限に押さえる狙いである。従って、本例では櫛の根本
に相当する部分もマスクAOに沿ってずらしている。
チを施してあるが、陽極化成されない領域は櫛状にパタ
ーニングされている。これは、Al層の幅が広いと表面
にホイスカが発生するので、1本1本の幅は狭くし、そ
れらを複数本並列に束ねた構成とすることにより、ホイ
スカの発生を防ぎつつ、断線の確率や導電率の犠牲を最
低限に押さえる狙いである。従って、本例では櫛の根本
に相当する部分もマスクAOに沿ってずらしている。
【0055】ゲート端子GTMは酸化珪素SIO層と接
着性の良いCr層g1と、更にその表面を保護し画素電
極ITO1と同レベル(同層、同時形成)の透明導電層
d1とで構成されている。なお、ゲート絶縁膜GI上及
びその側面部に形成された導電層d2及びd3は、導電
層d3やd2のエッチング時ピンホール等が原因で導電
層g2やg1が一緒にエッチングされないようその領域
をホトレジストで覆っていた結果として残っているもの
である。又、ゲート絶縁膜GIを乗り越えて右方向に延
長されたITO層d1は同様な対策を更に万全とさせた
ものである。
着性の良いCr層g1と、更にその表面を保護し画素電
極ITO1と同レベル(同層、同時形成)の透明導電層
d1とで構成されている。なお、ゲート絶縁膜GI上及
びその側面部に形成された導電層d2及びd3は、導電
層d3やd2のエッチング時ピンホール等が原因で導電
層g2やg1が一緒にエッチングされないようその領域
をホトレジストで覆っていた結果として残っているもの
である。又、ゲート絶縁膜GIを乗り越えて右方向に延
長されたITO層d1は同様な対策を更に万全とさせた
ものである。
【0056】平面図において、ゲート絶縁膜GIはその
境界線よりも右側に、保護膜PSV1もその境界線より
も右側に形成されており、左端に位置する端子部GTM
はそれらから露出し外部回路との電気的接触ができるよ
うになっている。図では、ゲート線GLとゲート端子の
一つの対のみが示されているが、実際はこのような対が
図で上下に複数本並べられ、図でゲート端子の左端は、
製造過程では、基板の切断領域を越えて延長され短絡さ
れる。製造過程におけるこのような短絡は陽極化成時の
給電と、配向膜ORI1のラビング時等の静電破壊防止
に役立つ。
境界線よりも右側に、保護膜PSV1もその境界線より
も右側に形成されており、左端に位置する端子部GTM
はそれらから露出し外部回路との電気的接触ができるよ
うになっている。図では、ゲート線GLとゲート端子の
一つの対のみが示されているが、実際はこのような対が
図で上下に複数本並べられ、図でゲート端子の左端は、
製造過程では、基板の切断領域を越えて延長され短絡さ
れる。製造過程におけるこのような短絡は陽極化成時の
給電と、配向膜ORI1のラビング時等の静電破壊防止
に役立つ。
【0057】(ドレイン端子DTM)図7は映像信号線
DLからその外部接続端子DTMまでの接続を示す図で
あり、(A)はその平面を示し、(B)は(A)のB−
B切断線における断面を示す。同図は、図4のマトリク
スを基準にすれば基板SUB1の上端部及び下端部を示
しており、便宜上方向は変えてあるが左端方向が基板S
UB1の上端部又は下端部に該当する。
DLからその外部接続端子DTMまでの接続を示す図で
あり、(A)はその平面を示し、(B)は(A)のB−
B切断線における断面を示す。同図は、図4のマトリク
スを基準にすれば基板SUB1の上端部及び下端部を示
しており、便宜上方向は変えてあるが左端方向が基板S
UB1の上端部又は下端部に該当する。
【0058】TSTdは検査端子でありここには外部回
路は接続されない。検査端子TSTdと外部接続ドレイ
ン端子DTMは上下方向に千鳥状に複数交互に配列さ
れ、検査端子TSTdは図に示すとおり基板SUB1の
端部に到達することなく終端しているが、ドレイン端子
DTMは基板SUB1の切断線を越えて更に延長され、
製造過程中は静電破壊防止のためその全てが互いに短絡
される。図中検査端子TSTdが存在する映像信号線D
Lのマトリクスを挟んで反対側にはドレイン接続端子が
接続され、逆にドレイン接続端子DTMが存在する映像
信号線DLのマトリクスを挟んで反対側には検査端子が
接続されるドレイン接続端子DTMは前述したゲート端
子GTMと同様な理由でCr層g1及びITO層d1の
2層で形成されており、ゲート絶縁膜GIを除去した部
分で映像信号線DLと接続されている。ゲート絶縁膜G
Iの端部上に形成された半導体層ASはゲート絶縁膜G
Iの縁をテーパ状にエッチングするためのものである。
端子DTM上では外部回路との接続を行うため保護膜P
SV1は勿論のこと取り除かれている。AOは前述した
陽極酸化マスクでありその境界線はマトリクス全体をを
大きく囲むように形成され、図ではその境界線から左側
がマスクで覆われるが、この図で覆われない部分には層
g2が存在しないのでこのパターンは直接は関係しな
い。
路は接続されない。検査端子TSTdと外部接続ドレイ
ン端子DTMは上下方向に千鳥状に複数交互に配列さ
れ、検査端子TSTdは図に示すとおり基板SUB1の
端部に到達することなく終端しているが、ドレイン端子
DTMは基板SUB1の切断線を越えて更に延長され、
製造過程中は静電破壊防止のためその全てが互いに短絡
される。図中検査端子TSTdが存在する映像信号線D
Lのマトリクスを挟んで反対側にはドレイン接続端子が
接続され、逆にドレイン接続端子DTMが存在する映像
信号線DLのマトリクスを挟んで反対側には検査端子が
接続されるドレイン接続端子DTMは前述したゲート端
子GTMと同様な理由でCr層g1及びITO層d1の
2層で形成されており、ゲート絶縁膜GIを除去した部
分で映像信号線DLと接続されている。ゲート絶縁膜G
Iの端部上に形成された半導体層ASはゲート絶縁膜G
Iの縁をテーパ状にエッチングするためのものである。
端子DTM上では外部回路との接続を行うため保護膜P
SV1は勿論のこと取り除かれている。AOは前述した
陽極酸化マスクでありその境界線はマトリクス全体をを
大きく囲むように形成され、図ではその境界線から左側
がマスクで覆われるが、この図で覆われない部分には層
g2が存在しないのでこのパターンは直接は関係しな
い。
【0059】(保持容量素子Caddの構造)透明画素電
極ITO1は、薄膜トランジスタTFTと接続される端
部と反対側の端部において、隣りの走査信号線GLと重
なるように形成されている。この重ね合わせは、図3か
らも明らかなように、透明画素電極ITO1を一方の電
極PL2とし、隣りの走査信号線GLを他方の電極PL
1とする保持容量素子(静電容量素子)Caddを構成す
る。この保持容量素子Caddの誘電体膜は、薄膜トラン
ジスタTFTのゲート絶縁膜として使用される絶縁膜G
Iおよび陽極酸化膜AOFで構成されている。
極ITO1は、薄膜トランジスタTFTと接続される端
部と反対側の端部において、隣りの走査信号線GLと重
なるように形成されている。この重ね合わせは、図3か
らも明らかなように、透明画素電極ITO1を一方の電
極PL2とし、隣りの走査信号線GLを他方の電極PL
1とする保持容量素子(静電容量素子)Caddを構成す
る。この保持容量素子Caddの誘電体膜は、薄膜トラン
ジスタTFTのゲート絶縁膜として使用される絶縁膜G
Iおよび陽極酸化膜AOFで構成されている。
【0060】保持容量素子Caddは、図1からも明らか
なように、走査信号線GLの第2導電膜g2の部分に形
成されている。なお、映像信号線DLと交差する部分の
第2導電膜g2は映像信号線DLとの短絡の確率を小さ
くするため細くされている。保持容量素子Caddの電極
PL1の段差部において透明画素電極ITO1が断線し
ても、その段差をまたがるように形成された第2導電膜
d2および第3導電膜d3で構成された島領域によって
その不良は補償される。この島領域は、開口率を低下し
ないように、できる限り小さく構成する。
なように、走査信号線GLの第2導電膜g2の部分に形
成されている。なお、映像信号線DLと交差する部分の
第2導電膜g2は映像信号線DLとの短絡の確率を小さ
くするため細くされている。保持容量素子Caddの電極
PL1の段差部において透明画素電極ITO1が断線し
ても、その段差をまたがるように形成された第2導電膜
d2および第3導電膜d3で構成された島領域によって
その不良は補償される。この島領域は、開口率を低下し
ないように、できる限り小さく構成する。
【0061】(表示装置全体等価回路)表示マトリクス
部の等価回路とその周辺回路の結線図を図8に示す。同
図は回路図ではあるが、実際の幾何学的配置に対応して
描かれている。ARは複数の画素を二次元状に配列した
マトリクス・アレイである。
部の等価回路とその周辺回路の結線図を図8に示す。同
図は回路図ではあるが、実際の幾何学的配置に対応して
描かれている。ARは複数の画素を二次元状に配列した
マトリクス・アレイである。
【0062】図中、X(添字省略)は映像信号線DLを
意味し、添字G、BおよびRがそれぞれ緑、青および赤
画素に対応して付加されている。Yは走査信号線GLを
意味し、添字1,2,3,…,endは走査タイミングの
順序に従って付加されている。
意味し、添字G、BおよびRがそれぞれ緑、青および赤
画素に対応して付加されている。Yは走査信号線GLを
意味し、添字1,2,3,…,endは走査タイミングの
順序に従って付加されている。
【0063】映像信号線X(添字省略)は交互に上側
(または奇数)映像信号駆動回路He、下側(または偶
数)映像信号駆動回路Hoに接続されている。
(または奇数)映像信号駆動回路He、下側(または偶
数)映像信号駆動回路Hoに接続されている。
【0064】走査信号線Y(添字省略)は垂直走査回路
Vに接続されている。
Vに接続されている。
【0065】SUPは1つの電圧源から複数の分圧した
安定化された電圧源を得るための電源回路やホスト(上
位演算処理装置)からのCRT(陰極線管)用の情報を
TFT液晶表示装置用の情報に交換する回路を含む回路
である。
安定化された電圧源を得るための電源回路やホスト(上
位演算処理装置)からのCRT(陰極線管)用の情報を
TFT液晶表示装置用の情報に交換する回路を含む回路
である。
【0066】(保持容量素子Caddの等価回路とその動
作)図1に示される画素の等価回路を図9に示す。図9
において、Cgsは薄膜トランジスタTFTのゲート電極
GTとソース電極SD1との間に形成される寄生容量で
ある。寄生容量Cgsの誘電体膜は絶縁膜GIおよび陽極
酸化膜AOFである。Cpixは透明画素電極ITO1
(PIX)と共通透明画素電極ITO2(COM)との
間に形成される液晶容量である。液晶容量Cpixの誘電
体膜は液晶LC、保護膜PSV1および配向膜ORI
1、ORI2である。Vlcは中点電位である。
作)図1に示される画素の等価回路を図9に示す。図9
において、Cgsは薄膜トランジスタTFTのゲート電極
GTとソース電極SD1との間に形成される寄生容量で
ある。寄生容量Cgsの誘電体膜は絶縁膜GIおよび陽極
酸化膜AOFである。Cpixは透明画素電極ITO1
(PIX)と共通透明画素電極ITO2(COM)との
間に形成される液晶容量である。液晶容量Cpixの誘電
体膜は液晶LC、保護膜PSV1および配向膜ORI
1、ORI2である。Vlcは中点電位である。
【0067】保持容量素子Caddは、薄膜トランジスタ
TFTがスイッチングするとき、中点電位(画素電極電
位)Vlcに対するゲート電位変化ΔVgの影響を低減す
るように働く。この様子を式で表すと、次式のようにな
る。
TFTがスイッチングするとき、中点電位(画素電極電
位)Vlcに対するゲート電位変化ΔVgの影響を低減す
るように働く。この様子を式で表すと、次式のようにな
る。
【0068】 ΔVlc={Cgs/(Cgs+Cadd+Cpix)}×ΔVg ここで、ΔVlcはΔVgによる中点電位の変化分を表
わす。この変化分ΔVlcは液晶LCに加わる直流成分の
原因となるが、保持容量Caddを大きくすればする程、
その値を小さくすることができる。また、保持容量素子
Caddは放電時間を長くする作用もあり、薄膜トランジ
スタTFTがオフした後の映像情報を長く蓄積する。液
晶LCに印加される直流成分の低減は、液晶LCの寿命
を向上し、液晶表示画面の切り替え時に前の画像が残る
いわゆる焼き付きを低減することができる。
わす。この変化分ΔVlcは液晶LCに加わる直流成分の
原因となるが、保持容量Caddを大きくすればする程、
その値を小さくすることができる。また、保持容量素子
Caddは放電時間を長くする作用もあり、薄膜トランジ
スタTFTがオフした後の映像情報を長く蓄積する。液
晶LCに印加される直流成分の低減は、液晶LCの寿命
を向上し、液晶表示画面の切り替え時に前の画像が残る
いわゆる焼き付きを低減することができる。
【0069】前述したように、ゲート電極GTはi型半
導体層ASを完全に覆うよう大きくされている分、ソー
ス電極SD1、ドレイン電極SD2とのオーバラップ面
積が増え、したがって寄生容量Cgsが大きくなり、中点
電位Vlcはゲート(走査)信号Vgの影響を受け易くな
るという逆効果が生じる。しかし、保持容量素子Cadd
を設けることによりこのデメリットも解消することがで
きる。
導体層ASを完全に覆うよう大きくされている分、ソー
ス電極SD1、ドレイン電極SD2とのオーバラップ面
積が増え、したがって寄生容量Cgsが大きくなり、中点
電位Vlcはゲート(走査)信号Vgの影響を受け易くな
るという逆効果が生じる。しかし、保持容量素子Cadd
を設けることによりこのデメリットも解消することがで
きる。
【0070】保持容量素子Caddの保持容量は、画素の
書込特性から、液晶容量Cpixに対して4〜8倍(4・C
pix<Cadd<8・Cpix)、寄生容量Cgsに対して8〜3
2倍(8・Cgs<Cadd<32・Cgs)程度の値に設定す
る。
書込特性から、液晶容量Cpixに対して4〜8倍(4・C
pix<Cadd<8・Cpix)、寄生容量Cgsに対して8〜3
2倍(8・Cgs<Cadd<32・Cgs)程度の値に設定す
る。
【0071】(保持容量素子Cadd電極線の結線方法)
保持容量電極線としてのみ使用される初段の走査信号線
GL(Y0)は、図8に示すように、共通透明画素電極
ITO2(Vcom)に接続する。基板SUB2の共通透
明画素電極ITO2は、前述したように、液晶表示装置
の周縁部において銀ペースト材によって基板SUB1の
外部引出配線に接続されているので、初段の走査信号線
GL(Y0)は基板SUB1側でその外部引出配線に接
続すれば良い。或いは、初段の保持容量電極線Y0は最
終段の走査信号線Yendに接続、Vcom以外の直流電位点
(交流接地点)に接続するかまたは垂直走査回路Vから
1つ余分に走査パルスY0を受けるように接続してもよ
い。
保持容量電極線としてのみ使用される初段の走査信号線
GL(Y0)は、図8に示すように、共通透明画素電極
ITO2(Vcom)に接続する。基板SUB2の共通透
明画素電極ITO2は、前述したように、液晶表示装置
の周縁部において銀ペースト材によって基板SUB1の
外部引出配線に接続されているので、初段の走査信号線
GL(Y0)は基板SUB1側でその外部引出配線に接
続すれば良い。或いは、初段の保持容量電極線Y0は最
終段の走査信号線Yendに接続、Vcom以外の直流電位点
(交流接地点)に接続するかまたは垂直走査回路Vから
1つ余分に走査パルスY0を受けるように接続してもよ
い。
【0072】(製造方法)つぎに、上述した液晶表示装
置の基板SUB1側の製造方法について図10〜図12
を参照して説明する。なお同図において、中央の文字は
工程名の略称であり、左側は図2に示す画素部分、右側
は図6に示すゲート端子付近の断面形状でみた加工の流
れを示す。工程Dを除き工程A〜工程Iは各写真処理に
対応して区分けしたもので、各工程のいずれの断面図も
写真処理後の加工が終わりフォトレジストを除去した段
階を示している。なお、写真処理とは本説明ではフォト
レジストの塗布からマスクを使用した選択露光を経てそ
れを現像するまでの一連の作業を示すものとし、繰返し
の説明は避ける。以下区分けした工程に従って、説明す
る。
置の基板SUB1側の製造方法について図10〜図12
を参照して説明する。なお同図において、中央の文字は
工程名の略称であり、左側は図2に示す画素部分、右側
は図6に示すゲート端子付近の断面形状でみた加工の流
れを示す。工程Dを除き工程A〜工程Iは各写真処理に
対応して区分けしたもので、各工程のいずれの断面図も
写真処理後の加工が終わりフォトレジストを除去した段
階を示している。なお、写真処理とは本説明ではフォト
レジストの塗布からマスクを使用した選択露光を経てそ
れを現像するまでの一連の作業を示すものとし、繰返し
の説明は避ける。以下区分けした工程に従って、説明す
る。
【0073】工程A、図10 7059ガラス(商品名)からなる下部透明ガラス基板
SUB1の両面に酸化シリコン膜SIOをディップ処理
により設けたのち、500℃、60分間のベークを行な
う。下部透明ガラス基板SUB1上に膜厚が1100Å
のクロムからなる第1導電膜g1をスパッタリングによ
り設け、写真処理後、エッチング液として硝酸第2セリ
ウムアンモニウム溶液で第1導電膜g1を選択的にエッ
チングする。それによって、ゲート端子GTM、ドレイ
ン端子DTM、ゲート端子GTMを接続する陽極酸化バ
スライン(図示せず)、ドレイン端子DTMを短絡する
バスライン(図示せず)、陽極酸化バスラインに接続さ
れた陽極酸化パッド(図示せず)を形成する。
SUB1の両面に酸化シリコン膜SIOをディップ処理
により設けたのち、500℃、60分間のベークを行な
う。下部透明ガラス基板SUB1上に膜厚が1100Å
のクロムからなる第1導電膜g1をスパッタリングによ
り設け、写真処理後、エッチング液として硝酸第2セリ
ウムアンモニウム溶液で第1導電膜g1を選択的にエッ
チングする。それによって、ゲート端子GTM、ドレイ
ン端子DTM、ゲート端子GTMを接続する陽極酸化バ
スライン(図示せず)、ドレイン端子DTMを短絡する
バスライン(図示せず)、陽極酸化バスラインに接続さ
れた陽極酸化パッド(図示せず)を形成する。
【0074】工程B、図10 膜厚が2800ÅのAl−Pd、Al−Si、Al−S
i−Ti、Al−Si−Cu等からなる第2導電膜g2
をスパッタリングにより設ける。写真処理後、リン酸と
硝酸と氷酢酸との混酸液で第2導電膜g2を選択的にエ
ッチングする。
i−Ti、Al−Si−Cu等からなる第2導電膜g2
をスパッタリングにより設ける。写真処理後、リン酸と
硝酸と氷酢酸との混酸液で第2導電膜g2を選択的にエ
ッチングする。
【0075】工程C、図10 写真処理後(前述した陽極酸化マスクAO形成後)、3
%酒石酸をアンモニアによりPH6.25±0.05に調
整した溶液をエチレングリコール液で1:9に稀釈した
液からなる陽極酸化液中に基板SUB1を浸漬し、化成
電流密度が0.5mA/cm2になるように調整する(定
電流化成)。次に所定のAl2O3膜厚が得られるのに必
要な化成電圧125Vに達するまで陽極酸化を行う。そ
の後この状態で数10分保持することが望ましい(定電
圧化成)。これは均一なAl2O3膜を得る上で大事なこ
とである。それによって、導電膜g2を陽極酸化され、
走査信号線GL、ゲート電極GTおよび電極PL1上に
膜厚が1800Åの陽極酸化膜AOFが形成される 工程D、図11 プラズマCVD装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が2000Åの窒化Si膜を設
け、プラズマCVD装置にシランガス、水素ガスを導入
して、膜厚が2000Åのi型非晶質Si膜を設けたの
ち、プラズマCVD装置に水素ガス、ホスフィンガスを
導入して、膜厚が300ÅのN+型非晶質Si膜を設け
る。
%酒石酸をアンモニアによりPH6.25±0.05に調
整した溶液をエチレングリコール液で1:9に稀釈した
液からなる陽極酸化液中に基板SUB1を浸漬し、化成
電流密度が0.5mA/cm2になるように調整する(定
電流化成)。次に所定のAl2O3膜厚が得られるのに必
要な化成電圧125Vに達するまで陽極酸化を行う。そ
の後この状態で数10分保持することが望ましい(定電
圧化成)。これは均一なAl2O3膜を得る上で大事なこ
とである。それによって、導電膜g2を陽極酸化され、
走査信号線GL、ゲート電極GTおよび電極PL1上に
膜厚が1800Åの陽極酸化膜AOFが形成される 工程D、図11 プラズマCVD装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が2000Åの窒化Si膜を設
け、プラズマCVD装置にシランガス、水素ガスを導入
して、膜厚が2000Åのi型非晶質Si膜を設けたの
ち、プラズマCVD装置に水素ガス、ホスフィンガスを
導入して、膜厚が300ÅのN+型非晶質Si膜を設け
る。
【0076】工程E、図11 写真処理後、ドライエッチングガスとしてSF6、CC
l4を使用してN+型非晶質Si膜、i型非晶質Si膜を
選択的にエッチングすることにより、i型半導体層AS
の島を形成する。
l4を使用してN+型非晶質Si膜、i型非晶質Si膜を
選択的にエッチングすることにより、i型半導体層AS
の島を形成する。
【0077】工程F、図11 写真処理後、ドライエッチングガスとしてSF6を使用
して、窒化Si膜を選択的にエッチングする。
して、窒化Si膜を選択的にエッチングする。
【0078】工程G、図12 膜厚が1400ÅのITO膜からなる第1導電膜d1を
スパッタリングにより設ける。写真処理後、エッチング
液として塩酸と硝酸との混酸液で第1導電膜d1を選択
的にエッチングすることにより、ゲート端子GTM、ド
レイン端子DTMの最上層および透明画素電極ITO1
を形成する。
スパッタリングにより設ける。写真処理後、エッチング
液として塩酸と硝酸との混酸液で第1導電膜d1を選択
的にエッチングすることにより、ゲート端子GTM、ド
レイン端子DTMの最上層および透明画素電極ITO1
を形成する。
【0079】工程H、図12 膜厚が600ÅのCrからなる第2導電膜d2をスパッ
タリングにより設け、さらに膜厚が4000ÅのAl−
Pd、Al−Si、Al−Si−Ti、Al−Si−C
u等からなる第3導電膜d3をスパッタリングにより設
ける。写真処理後、第3導電膜d3を工程Bと同様な液
でエッチングし、第2導電膜d2を工程Aと同様な液で
エッチングし、映像信号線DL、ソース電極SD1、ド
レイン電極SD2を形成する。つぎに、ドライエッチン
グ装置にCCl4、SF6を導入して、N+型非晶質Si
膜をエッチングすることにより、ソースとドレイン間の
N+型半導体層d0を選択的に除去する。
タリングにより設け、さらに膜厚が4000ÅのAl−
Pd、Al−Si、Al−Si−Ti、Al−Si−C
u等からなる第3導電膜d3をスパッタリングにより設
ける。写真処理後、第3導電膜d3を工程Bと同様な液
でエッチングし、第2導電膜d2を工程Aと同様な液で
エッチングし、映像信号線DL、ソース電極SD1、ド
レイン電極SD2を形成する。つぎに、ドライエッチン
グ装置にCCl4、SF6を導入して、N+型非晶質Si
膜をエッチングすることにより、ソースとドレイン間の
N+型半導体層d0を選択的に除去する。
【0080】工程I、図12 プラズマCVD装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が1μmの窒化Si膜を設け
る。写真処理後、ドライエッチングガスとしてSF6を
使用した写真蝕刻技術で窒化Si膜を選択的にエッチン
グすることによって、保護膜PSV1を形成する。
素ガスを導入して、膜厚が1μmの窒化Si膜を設け
る。写真処理後、ドライエッチングガスとしてSF6を
使用した写真蝕刻技術で窒化Si膜を選択的にエッチン
グすることによって、保護膜PSV1を形成する。
【0081】実施例2 図13は本発明の実施例2のアクティブ・マトリクス方
式カラー液晶表示装置の一画素とその周辺を示す平面図
である。
式カラー液晶表示装置の一画素とその周辺を示す平面図
である。
【0082】本実施例においても、図13に示すよう
に、液晶表示部(液晶表示パネル)を構成する両基板S
UB1、SUB2と垂直な方向から見た場合に、チャネ
ル形成用半導体層であるi型半導体層ASの外周から少
なくとも10μm以内の領域ILに、ソース電極SD
1、ドレイン電極SD2、ゲート電極GTの少なくとも
1つが必ず存在している。これにより、i型半導体層A
Sに外光やバックライト光が当たるのを防止することが
でき、光導電現象に起因する表示品質の低下の問題を防
止することができる。
に、液晶表示部(液晶表示パネル)を構成する両基板S
UB1、SUB2と垂直な方向から見た場合に、チャネ
ル形成用半導体層であるi型半導体層ASの外周から少
なくとも10μm以内の領域ILに、ソース電極SD
1、ドレイン電極SD2、ゲート電極GTの少なくとも
1つが必ず存在している。これにより、i型半導体層A
Sに外光やバックライト光が当たるのを防止することが
でき、光導電現象に起因する表示品質の低下の問題を防
止することができる。
【0083】図13において、TFTは薄膜トランジス
タ、ITO1は透明画素電極、GLは走査信号線、GB
Pは走査信号線GLのバイパス(副行路)、DLは映像
信号線、SH1、SH2、SH3は短絡(または断線)
が発生して線欠陥が発生しやすい部分(短絡発生部と称
す)で、SH1は走査信号線GLと映像信号線DLとが
交差する第1の交差部、SH2は走査信号線GLのバイ
パスGBPと映像信号線DLとが交差する第2の交差
部、SH3は走査信号線GLと映像信号線DLとが重ね
合わせられた部分、すなわち、薄膜トランジスタTFT
において、走査信号線GLと一体であるゲート電極GT
と、映像信号線DLと一体であるドレイン電極SD2と
が重ね合わせられた部分である。RTL1、RTL2、
RTL3はレーザを用いて切断するレーザトリミング部
である。なお、図13では、理解しやすいように、走査
信号線GLには右上がりの斜線を付し、映像信号線DL
には右下がりの斜線を付した。
タ、ITO1は透明画素電極、GLは走査信号線、GB
Pは走査信号線GLのバイパス(副行路)、DLは映像
信号線、SH1、SH2、SH3は短絡(または断線)
が発生して線欠陥が発生しやすい部分(短絡発生部と称
す)で、SH1は走査信号線GLと映像信号線DLとが
交差する第1の交差部、SH2は走査信号線GLのバイ
パスGBPと映像信号線DLとが交差する第2の交差
部、SH3は走査信号線GLと映像信号線DLとが重ね
合わせられた部分、すなわち、薄膜トランジスタTFT
において、走査信号線GLと一体であるゲート電極GT
と、映像信号線DLと一体であるドレイン電極SD2と
が重ね合わせられた部分である。RTL1、RTL2、
RTL3はレーザを用いて切断するレーザトリミング部
である。なお、図13では、理解しやすいように、走査
信号線GLには右上がりの斜線を付し、映像信号線DL
には右下がりの斜線を付した。
【0084】本実施例では、図13に示すように、各画
素毎に、走査信号線GLにバイパスGBPを設け、この
バイパスGBPは走査信号線GLと映像信号線DLとの
第1の交差部SH1の上流側で走査信号線GLから分岐
し、バイパスGBPと映像信号線DLとの第2の交差部
SH2および薄膜トランジスタTFTの下流側で走査信
号線GLに合流している。
素毎に、走査信号線GLにバイパスGBPを設け、この
バイパスGBPは走査信号線GLと映像信号線DLとの
第1の交差部SH1の上流側で走査信号線GLから分岐
し、バイパスGBPと映像信号線DLとの第2の交差部
SH2および薄膜トランジスタTFTの下流側で走査信
号線GLに合流している。
【0085】すなわち、本実施例では、図13に示すよ
うに、走査信号線GLと薄膜トランジスタTFTのゲ
ート電極GTとを兼用したので、開口率を向上できる。
うに、走査信号線GLと薄膜トランジスタTFTのゲ
ート電極GTとを兼用したので、開口率を向上できる。
【0086】走査信号線GLにバイパスGBPを各画
素毎に設け、走査信号線GLとバイパスGBPとにより
外部回路と接続された閉ループを各画素毎に形成したの
で、閉ループに短絡が生じた場合、レーザ等を用いて閉
ループのどこを切断しても外部回路に接続され、線欠陥
を修正できる。なお、閉ループを構成する走査信号線G
Lに断線が発生しても、走査信号はバイパスGBPを通
り、線欠陥は発生しない。また、閉ループを構成するバ
イパスGBPに断線が発生しても、走査信号は走査信号
線GLの主行路を通り、線欠陥は発生しない。
素毎に設け、走査信号線GLとバイパスGBPとにより
外部回路と接続された閉ループを各画素毎に形成したの
で、閉ループに短絡が生じた場合、レーザ等を用いて閉
ループのどこを切断しても外部回路に接続され、線欠陥
を修正できる。なお、閉ループを構成する走査信号線G
Lに断線が発生しても、走査信号はバイパスGBPを通
り、線欠陥は発生しない。また、閉ループを構成するバ
イパスGBPに断線が発生しても、走査信号は走査信号
線GLの主行路を通り、線欠陥は発生しない。
【0087】映像信号線DLを閉ループと2箇所で交
差させたので、走査信号線GLと映像信号線DLとの該
2箇所の交差部や重ね合わされた部分(すなわち、薄膜
トランジスタTFT部において、走査信号線GLと一体
であるゲート電極GTと、映像信号線DLと一体である
ドレイン電極SD2とが重ね合わせられた部分)のどの
箇所において短絡が発生しても短絡部の両側の閉ループ
を切断することにより線欠陥を完全に修正できる。
差させたので、走査信号線GLと映像信号線DLとの該
2箇所の交差部や重ね合わされた部分(すなわち、薄膜
トランジスタTFT部において、走査信号線GLと一体
であるゲート電極GTと、映像信号線DLと一体である
ドレイン電極SD2とが重ね合わせられた部分)のどの
箇所において短絡が発生しても短絡部の両側の閉ループ
を切断することにより線欠陥を完全に修正できる。
【0088】すなわち、第1に、第1の交差部SH1で
走査信号線GLと映像信号線DLとの短絡が発生した場
合には、第1の交差部SH1の両側(第1の交差部SH
1の上流側および下流側)の走査信号線GLをレーザを
用いてレーザトリミング部RTL1、RTL2で示すよ
うに切断することにより、短絡部は電気的に切り離さ
れ、かつ、走査信号はバイパスGBPを通り、線欠陥を
修正することができる。また、第1の交差部SH1で断
線が発生しても、走査信号はバイパスGBPを通り、線
欠陥は発生しない。
走査信号線GLと映像信号線DLとの短絡が発生した場
合には、第1の交差部SH1の両側(第1の交差部SH
1の上流側および下流側)の走査信号線GLをレーザを
用いてレーザトリミング部RTL1、RTL2で示すよ
うに切断することにより、短絡部は電気的に切り離さ
れ、かつ、走査信号はバイパスGBPを通り、線欠陥を
修正することができる。また、第1の交差部SH1で断
線が発生しても、走査信号はバイパスGBPを通り、線
欠陥は発生しない。
【0089】第2に、第2の交差部SH2で走査信号線
GLと映像信号線DLとの短絡が発生した場合には、第
2の交差部SH2の両側(第2の交差部SH2の上流側
および下流側)のバイパスGBPをレーザを用いてレー
ザトリミング部RTL3、RTL4で示すように切断す
ることにより、短絡部は電気的に切り離され、かつ、走
査信号は走査信号線GLの主行路を通り、線欠陥を修正
することができる。また、第2の交差部SH2で断線が
発生しても、走査信号は走査信号線GLの主行路を通
り、線欠陥は発生しない。
GLと映像信号線DLとの短絡が発生した場合には、第
2の交差部SH2の両側(第2の交差部SH2の上流側
および下流側)のバイパスGBPをレーザを用いてレー
ザトリミング部RTL3、RTL4で示すように切断す
ることにより、短絡部は電気的に切り離され、かつ、走
査信号は走査信号線GLの主行路を通り、線欠陥を修正
することができる。また、第2の交差部SH2で断線が
発生しても、走査信号は走査信号線GLの主行路を通
り、線欠陥は発生しない。
【0090】第3に、薄膜トランジスタTFTにおい
て、走査信号線GLと一体であるゲート電極GTと、映
像信号線DLと一体であるドレイン電極SD2との短絡
が発生した場合には、第1の交差部SH1および薄膜ト
ランジスタTFTの両側(第1の交差部SH1の上流側
および薄膜トランジスタTFTの下流側)の走査信号線
GLをレーザを用いて例えばレーザトリミング部RTL
1、RTL5で示すように切断することにより、短絡部
(薄膜トランジスタTFT)は電気的に切り離され、か
つ、走査信号はバイパスGBPを通り、この短絡した薄
膜トランジスタTFTを有する画素の点欠陥で済み、線
欠陥を点欠陥に修正することができる。
て、走査信号線GLと一体であるゲート電極GTと、映
像信号線DLと一体であるドレイン電極SD2との短絡
が発生した場合には、第1の交差部SH1および薄膜ト
ランジスタTFTの両側(第1の交差部SH1の上流側
および薄膜トランジスタTFTの下流側)の走査信号線
GLをレーザを用いて例えばレーザトリミング部RTL
1、RTL5で示すように切断することにより、短絡部
(薄膜トランジスタTFT)は電気的に切り離され、か
つ、走査信号はバイパスGBPを通り、この短絡した薄
膜トランジスタTFTを有する画素の点欠陥で済み、線
欠陥を点欠陥に修正することができる。
【0091】なお、走査信号線GLと一体であるゲート
電極GTと、映像信号線DLと一体でないソース電極S
D1とが重ね合わせられた部分において短絡が発生した
場合には、この短絡した薄膜トランジスタTFTを有す
る画素の点欠陥で済む。
電極GTと、映像信号線DLと一体でないソース電極S
D1とが重ね合わせられた部分において短絡が発生した
場合には、この短絡した薄膜トランジスタTFTを有す
る画素の点欠陥で済む。
【0092】このように、走査信号線GLと映像信号線
DLが交差したり、ゲート電極GTとドレイン電極SD
2が重なる部分SH1、SH2、SH3で短絡または断
線が発生して線欠陥が発生する場合でも、線欠陥を修正
することができ、線欠陥のない表示画面が得られ、液晶
表示装置の歩留りを向上させ、製造コストを下げること
ができる。なお、走査信号線GLと映像信号線DLある
いはバイパスGBPとの2つの第1の交差部SH1、第
2の交差部SH2の両方に、短絡、断線が発生する確率
は低い。
DLが交差したり、ゲート電極GTとドレイン電極SD
2が重なる部分SH1、SH2、SH3で短絡または断
線が発生して線欠陥が発生する場合でも、線欠陥を修正
することができ、線欠陥のない表示画面が得られ、液晶
表示装置の歩留りを向上させ、製造コストを下げること
ができる。なお、走査信号線GLと映像信号線DLある
いはバイパスGBPとの2つの第1の交差部SH1、第
2の交差部SH2の両方に、短絡、断線が発生する確率
は低い。
【0093】画素電極ITO1を一方の電極とし、隣
の画素のバイパスGBPを他方の電極とする保持容量素
子Caddを形成したので、保持容量素子Cadd部に短絡が
発生した場合、該短絡部の両側のバイパスGBPを切断
することにより、短絡部は電気的に切り離され、保持容
量素子Cadd部の短絡による点欠陥を修正できる。ま
た、保持容量素子Caddを設けたので、液晶の寿命の低
下と、液晶表示画面の切り替え時に前の画像が残るいわ
ゆる焼き付きの原因となる、薄膜トランジスタTFTの
スイッチング時に液晶に加わる直流成分を低減できる。
また、保持容量素子Caddは放電時間を長くする作用も
あり、薄膜トランジスタTFTがオフした後の映像情報
を長く蓄積する。
の画素のバイパスGBPを他方の電極とする保持容量素
子Caddを形成したので、保持容量素子Cadd部に短絡が
発生した場合、該短絡部の両側のバイパスGBPを切断
することにより、短絡部は電気的に切り離され、保持容
量素子Cadd部の短絡による点欠陥を修正できる。ま
た、保持容量素子Caddを設けたので、液晶の寿命の低
下と、液晶表示画面の切り替え時に前の画像が残るいわ
ゆる焼き付きの原因となる、薄膜トランジスタTFTの
スイッチング時に液晶に加わる直流成分を低減できる。
また、保持容量素子Caddは放電時間を長くする作用も
あり、薄膜トランジスタTFTがオフした後の映像情報
を長く蓄積する。
【0094】バイパスGBPと保持容量素子Caddと
を兼用したので、開口率を向上できる。
を兼用したので、開口率を向上できる。
【0095】すべての画素の薄膜トランジスタTFT
の向きを同一にしたので、換言すると、すべての画素の
薄膜トランジスタTFTにおいて、映像信号線DLと一
体となったドレイン電極SD2に対してソース電極SD
1を同じ向きに配置したので、水平方向または垂直方向
への薄膜トランジスタTFTの形成用マスクの合わせず
れが生じても、薄膜トランジスタTFTのソースまたは
ドレイン電極SD1、SD2の重なり具合の変化がすべ
ての画素について同様になるので、薄膜トランジスタT
FTの特性のばらつきを防止できる。例えば、薄膜トラ
ンジスタの映像信号線と一体となったドレイン電極に対
するソース電極の向きを走査信号線毎に互い違いになる
ように薄膜トランジスタを配置すると(すなわち、ある
走査信号線の画素の薄膜トランジスタのドレイン電極を
兼ねる映像信号線がその画素に対して左側にあり、その
次段の走査信号線の画素の薄膜トランジスタのドレイン
電極を兼ねる映像信号線が右側にある場合)、薄膜トラ
ンジスタ形成用マスクが水平方向にずれると、走査信号
線毎に薄膜トランジスタのソースまたはドレイン電極の
重なり具合の変化が逆になり、薄膜トランジスタの特性
のばらつきが生じるが、本実施例では、すべての薄膜ト
ランジスタTFTの向きを同一としたので、これを防止
できる。
の向きを同一にしたので、換言すると、すべての画素の
薄膜トランジスタTFTにおいて、映像信号線DLと一
体となったドレイン電極SD2に対してソース電極SD
1を同じ向きに配置したので、水平方向または垂直方向
への薄膜トランジスタTFTの形成用マスクの合わせず
れが生じても、薄膜トランジスタTFTのソースまたは
ドレイン電極SD1、SD2の重なり具合の変化がすべ
ての画素について同様になるので、薄膜トランジスタT
FTの特性のばらつきを防止できる。例えば、薄膜トラ
ンジスタの映像信号線と一体となったドレイン電極に対
するソース電極の向きを走査信号線毎に互い違いになる
ように薄膜トランジスタを配置すると(すなわち、ある
走査信号線の画素の薄膜トランジスタのドレイン電極を
兼ねる映像信号線がその画素に対して左側にあり、その
次段の走査信号線の画素の薄膜トランジスタのドレイン
電極を兼ねる映像信号線が右側にある場合)、薄膜トラ
ンジスタ形成用マスクが水平方向にずれると、走査信号
線毎に薄膜トランジスタのソースまたはドレイン電極の
重なり具合の変化が逆になり、薄膜トランジスタの特性
のばらつきが生じるが、本実施例では、すべての薄膜ト
ランジスタTFTの向きを同一としたので、これを防止
できる。
【0096】また、画素電極ITO1を一方の電極と
し、隣の画素のバイパスGBPを他方の電極とする保持
容量素子Caddを形成したので、保持容量素子Cadd部に
短絡が発生した場合、該短絡部の両側のバイパスGBP
を切断することにより、短絡部は電気的に切り離され、
保持容量素子Cadd部の短絡による点欠陥を修正でき
る。さらに、バイパスGBPと保持容量素子Caddとを
兼用したので、開口率を向上できる。
し、隣の画素のバイパスGBPを他方の電極とする保持
容量素子Caddを形成したので、保持容量素子Cadd部に
短絡が発生した場合、該短絡部の両側のバイパスGBP
を切断することにより、短絡部は電気的に切り離され、
保持容量素子Cadd部の短絡による点欠陥を修正でき
る。さらに、バイパスGBPと保持容量素子Caddとを
兼用したので、開口率を向上できる。
【0097】ところで、図1の実施例1では、走査信号
線GLのバイパスを設けないので、ゲート−ドレイン間
容量を減少することができる利点がある。また、トラン
ジスタTFT部における短絡が発生した場合の修正が容
易である利点がある。
線GLのバイパスを設けないので、ゲート−ドレイン間
容量を減少することができる利点がある。また、トラン
ジスタTFT部における短絡が発生した場合の修正が容
易である利点がある。
【0098】実施例3 図14は本発明の実施例3のアクティブ・マトリクス方
式カラー液晶表示装置の一画素とその周辺を示す平面図
である。
式カラー液晶表示装置の一画素とその周辺を示す平面図
である。
【0099】本実施例においても、図14に示すよう
に、液晶表示部(液晶表示パネル)を構成する両基板S
UB1、SUB2と垂直な方向から見た場合に、チャネ
ル形成用半導体層であるi型半導体層ASの外周から少
なくとも10μm以内の領域ILに、ソース電極SD
1、ドレイン電極SD2、ゲート電極GTの少なくとも
1つが必ず存在している。これにより、i型半導体層A
Sに外光やバックライト光が当たるのを防止することが
でき、光導電現象に起因する表示品質の低下の問題を防
止することができる。
に、液晶表示部(液晶表示パネル)を構成する両基板S
UB1、SUB2と垂直な方向から見た場合に、チャネ
ル形成用半導体層であるi型半導体層ASの外周から少
なくとも10μm以内の領域ILに、ソース電極SD
1、ドレイン電極SD2、ゲート電極GTの少なくとも
1つが必ず存在している。これにより、i型半導体層A
Sに外光やバックライト光が当たるのを防止することが
でき、光導電現象に起因する表示品質の低下の問題を防
止することができる。
【0100】図14において、TFTは薄膜トランジス
タ、ITO1は透明画素電極、GLは走査信号線、GB
Pは走査信号線GLのバイパス(副行路)、DLは映像
信号線、SH1、SH2、SH3は短絡(または断線)
が発生して線欠陥が発生しやすい部分(短絡発生部と称
す)で、SH1は走査信号線GLと映像信号線DLとが
交差する第1の交差部、SH2は走査信号線GLのバイ
パスGBPと映像信号線DLとが交差する第2の交差
部、SH3は走査信号線GLと映像信号線DLとが重ね
合わせられた部分、すなわち、薄膜トランジスタTFT
において、走査信号線GLと一体であるゲート電極GT
と、映像信号線DLと一体であるドレイン電極SD2と
が重ね合わせられた部分である。RTL1、RTL2、
RTL3はレーザを用いて切断するレーザトリミング部
である。なお、図14では、理解しやすいように、走査
信号線GLには右上がりの斜線を付し、映像信号線DL
には右下がりの斜線を付した。
タ、ITO1は透明画素電極、GLは走査信号線、GB
Pは走査信号線GLのバイパス(副行路)、DLは映像
信号線、SH1、SH2、SH3は短絡(または断線)
が発生して線欠陥が発生しやすい部分(短絡発生部と称
す)で、SH1は走査信号線GLと映像信号線DLとが
交差する第1の交差部、SH2は走査信号線GLのバイ
パスGBPと映像信号線DLとが交差する第2の交差
部、SH3は走査信号線GLと映像信号線DLとが重ね
合わせられた部分、すなわち、薄膜トランジスタTFT
において、走査信号線GLと一体であるゲート電極GT
と、映像信号線DLと一体であるドレイン電極SD2と
が重ね合わせられた部分である。RTL1、RTL2、
RTL3はレーザを用いて切断するレーザトリミング部
である。なお、図14では、理解しやすいように、走査
信号線GLには右上がりの斜線を付し、映像信号線DL
には右下がりの斜線を付した。
【0101】本実施例では、図14に示すように、各画
素毎に、走査信号線GLにバイパスGBPを設け、この
バイパスGBPは走査信号線GLと映像信号線DLとの
第1の交差部SH1の上流側で走査信号線GLから分岐
し、バイパスGBPと映像信号線DLとの第2の交差部
SH2および薄膜トランジスタTFTの下流側で走査信
号線GLに合流している。
素毎に、走査信号線GLにバイパスGBPを設け、この
バイパスGBPは走査信号線GLと映像信号線DLとの
第1の交差部SH1の上流側で走査信号線GLから分岐
し、バイパスGBPと映像信号線DLとの第2の交差部
SH2および薄膜トランジスタTFTの下流側で走査信
号線GLに合流している。
【0102】すなわち、本実施例では、図14に示すよ
うに、走査信号線GLと薄膜トランジスタTFTのゲ
ート電極GTとを兼用したので、開口率を向上できる。
うに、走査信号線GLと薄膜トランジスタTFTのゲ
ート電極GTとを兼用したので、開口率を向上できる。
【0103】走査信号線GLにバイパスGBPを各画
素毎に設け、走査信号線GLとバイパスGBPとにより
外部回路と接続された閉ループを各画素毎に形成したの
で、閉ループに短絡が生じた場合、レーザ等を用いて閉
ループのどこを切断しても外部回路に接続され、線欠陥
を修正できる。なお、閉ループを構成する走査信号線G
Lに断線が発生しても、走査信号はバイパスGBPを通
り、線欠陥は発生しない。また、閉ループを構成するバ
イパスGBPに断線が発生しても、走査信号は走査信号
線GLの主行路を通り、線欠陥は発生しない。
素毎に設け、走査信号線GLとバイパスGBPとにより
外部回路と接続された閉ループを各画素毎に形成したの
で、閉ループに短絡が生じた場合、レーザ等を用いて閉
ループのどこを切断しても外部回路に接続され、線欠陥
を修正できる。なお、閉ループを構成する走査信号線G
Lに断線が発生しても、走査信号はバイパスGBPを通
り、線欠陥は発生しない。また、閉ループを構成するバ
イパスGBPに断線が発生しても、走査信号は走査信号
線GLの主行路を通り、線欠陥は発生しない。
【0104】映像信号線DLを閉ループと2箇所で交
差させたので、走査信号線GLと映像信号線DLとの該
2箇所の交差部や重ね合わされた部分(すなわち、薄膜
トランジスタTFT部において、走査信号線GLと一体
であるゲート電極GTと、映像信号線DLと一体である
ドレイン電極SD2とが重ね合わせられた部分)のどの
箇所において短絡が発生しても短絡部の両側の閉ループ
を切断することにより線欠陥を完全に修正できる。
差させたので、走査信号線GLと映像信号線DLとの該
2箇所の交差部や重ね合わされた部分(すなわち、薄膜
トランジスタTFT部において、走査信号線GLと一体
であるゲート電極GTと、映像信号線DLと一体である
ドレイン電極SD2とが重ね合わせられた部分)のどの
箇所において短絡が発生しても短絡部の両側の閉ループ
を切断することにより線欠陥を完全に修正できる。
【0105】すなわち、第1に、第1の交差部SH1で
走査信号線GLと映像信号線DLとの短絡が発生した場
合には、第1の交差部SH1の両側(第1の交差部SH
1の上流側および下流側)の走査信号線GLをレーザを
用いてレーザトリミング部RTL1、RTL2で示すよ
うに切断することにより、短絡部は電気的に切り離さ
れ、かつ、走査信号はバイパスGBPを通り、線欠陥を
修正することができる。また、第1の交差部SH1で断
線が発生しても、走査信号はバイパスGBPを通り、線
欠陥は発生しない。
走査信号線GLと映像信号線DLとの短絡が発生した場
合には、第1の交差部SH1の両側(第1の交差部SH
1の上流側および下流側)の走査信号線GLをレーザを
用いてレーザトリミング部RTL1、RTL2で示すよ
うに切断することにより、短絡部は電気的に切り離さ
れ、かつ、走査信号はバイパスGBPを通り、線欠陥を
修正することができる。また、第1の交差部SH1で断
線が発生しても、走査信号はバイパスGBPを通り、線
欠陥は発生しない。
【0106】第2に、第2の交差部SH2で走査信号線
GLと映像信号線DLとの短絡が発生した場合には、第
2の交差部SH2の両側(第2の交差部SH2の上流側
および下流側)のバイパスGBPをレーザを用いてレー
ザトリミング部RTL3、RTL4で示すように切断す
ることにより、短絡部は電気的に切り離され、かつ、走
査信号は走査信号線GLの主行路を通り、線欠陥を修正
することができる。また、第2の交差部SH2で断線が
発生しても、走査信号は走査信号線GLの主行路を通
り、線欠陥は発生しない。
GLと映像信号線DLとの短絡が発生した場合には、第
2の交差部SH2の両側(第2の交差部SH2の上流側
および下流側)のバイパスGBPをレーザを用いてレー
ザトリミング部RTL3、RTL4で示すように切断す
ることにより、短絡部は電気的に切り離され、かつ、走
査信号は走査信号線GLの主行路を通り、線欠陥を修正
することができる。また、第2の交差部SH2で断線が
発生しても、走査信号は走査信号線GLの主行路を通
り、線欠陥は発生しない。
【0107】第3に、薄膜トランジスタTFTにおい
て、走査信号線GLと一体であるゲート電極GTと、映
像信号線DLと一体であるドレイン電極SD2との短絡
が発生した場合には、第1の交差部SH1および薄膜ト
ランジスタTFTの両側(第1の交差部SH1の上流側
および薄膜トランジスタTFTの下流側)の走査信号線
GLをレーザを用いて例えばレーザトリミング部RTL
1、RTL5で示すように切断することにより、短絡部
(薄膜トランジスタTFT)は電気的に切り離され、か
つ、走査信号はバイパスGBPを通り、この短絡した薄
膜トランジスタTFTを有する画素の点欠陥で済み、線
欠陥を点欠陥に修正することができる。
て、走査信号線GLと一体であるゲート電極GTと、映
像信号線DLと一体であるドレイン電極SD2との短絡
が発生した場合には、第1の交差部SH1および薄膜ト
ランジスタTFTの両側(第1の交差部SH1の上流側
および薄膜トランジスタTFTの下流側)の走査信号線
GLをレーザを用いて例えばレーザトリミング部RTL
1、RTL5で示すように切断することにより、短絡部
(薄膜トランジスタTFT)は電気的に切り離され、か
つ、走査信号はバイパスGBPを通り、この短絡した薄
膜トランジスタTFTを有する画素の点欠陥で済み、線
欠陥を点欠陥に修正することができる。
【0108】なお、走査信号線GLと一体であるゲート
電極GTと、映像信号線DLと一体でないソース電極S
D1とが重ね合わせられた部分において短絡が発生した
場合には、この短絡した薄膜トランジスタTFTを有す
る画素の点欠陥で済む。
電極GTと、映像信号線DLと一体でないソース電極S
D1とが重ね合わせられた部分において短絡が発生した
場合には、この短絡した薄膜トランジスタTFTを有す
る画素の点欠陥で済む。
【0109】このように、走査信号線GLと映像信号線
DLが交差したり、ゲート電極GTとドレイン電極SD
2が重なる部分SH1、SH2、SH3で短絡または断
線が発生して線欠陥が発生する場合でも、線欠陥を修正
することができ、線欠陥のない表示画面が得られ、液晶
表示装置の歩留りを向上させ、製造コストを下げること
ができる。なお、走査信号線GLと映像信号線DLある
いはバイパスGBPとの2つの第1の交差部SH1、第
2の交差部SH2の両方に、短絡、断線が発生する確率
は低い。
DLが交差したり、ゲート電極GTとドレイン電極SD
2が重なる部分SH1、SH2、SH3で短絡または断
線が発生して線欠陥が発生する場合でも、線欠陥を修正
することができ、線欠陥のない表示画面が得られ、液晶
表示装置の歩留りを向上させ、製造コストを下げること
ができる。なお、走査信号線GLと映像信号線DLある
いはバイパスGBPとの2つの第1の交差部SH1、第
2の交差部SH2の両方に、短絡、断線が発生する確率
は低い。
【0110】さらに、第2の交差部SH2で走査信号線
GLと映像信号線DLとの短絡が発生し、かつ、薄膜ト
ランジスタTFTにおいて、ゲート電極GTと映像信号
線DLと一体であるドレイン電極SD2が重なる部分S
H3で、ゲート電極GTとドレイン電極SD2との短絡
が発生した場合には、第2の交差部SH2の両側のバイ
パスGBPと、ゲート電極GTとドレイン電極SD2が
重なる部分SH3の左側の映像信号線DLを、レーザを
用いてレーザトリミング部RTL3、RTL4、および
RTL6で示すように切断することにより、2箇所の短
絡部は電気的に切り離され、かつ、走査信号は走査信号
線GLの主行路を通り、線欠陥を点欠陥に修正すること
ができる。
GLと映像信号線DLとの短絡が発生し、かつ、薄膜ト
ランジスタTFTにおいて、ゲート電極GTと映像信号
線DLと一体であるドレイン電極SD2が重なる部分S
H3で、ゲート電極GTとドレイン電極SD2との短絡
が発生した場合には、第2の交差部SH2の両側のバイ
パスGBPと、ゲート電極GTとドレイン電極SD2が
重なる部分SH3の左側の映像信号線DLを、レーザを
用いてレーザトリミング部RTL3、RTL4、および
RTL6で示すように切断することにより、2箇所の短
絡部は電気的に切り離され、かつ、走査信号は走査信号
線GLの主行路を通り、線欠陥を点欠陥に修正すること
ができる。
【0111】画素電極ITO1を一方の電極とし、隣
の画素のバイパスGBPを他方の電極とする保持容量素
子Caddを形成したので、保持容量素子Cadd部に短絡が
発生した場合、該短絡部の両側のバイパスGBPを切断
することにより、短絡部は電気的に切り離され、保持容
量素子Cadd部の短絡による点欠陥を修正できる。ま
た、保持容量素子Caddを設けたので、液晶の寿命の低
下と、液晶表示画面の切り替え時に前の画像が残るいわ
ゆる焼き付きの原因となる、薄膜トランジスタTFTの
スイッチング時に液晶に加わる直流成分を低減できる。
また、保持容量素子Caddは放電時間を長くする作用も
あり、薄膜トランジスタTFTがオフした後の映像情報
を長く蓄積する。
の画素のバイパスGBPを他方の電極とする保持容量素
子Caddを形成したので、保持容量素子Cadd部に短絡が
発生した場合、該短絡部の両側のバイパスGBPを切断
することにより、短絡部は電気的に切り離され、保持容
量素子Cadd部の短絡による点欠陥を修正できる。ま
た、保持容量素子Caddを設けたので、液晶の寿命の低
下と、液晶表示画面の切り替え時に前の画像が残るいわ
ゆる焼き付きの原因となる、薄膜トランジスタTFTの
スイッチング時に液晶に加わる直流成分を低減できる。
また、保持容量素子Caddは放電時間を長くする作用も
あり、薄膜トランジスタTFTがオフした後の映像情報
を長く蓄積する。
【0112】バイパスGBPと保持容量素子Caddと
を兼用したので、開口率を向上できる。
を兼用したので、開口率を向上できる。
【0113】すべての画素の薄膜トランジスタTFT
の向きを同一にしたので、換言すると、すべての画素の
薄膜トランジスタTFTにおいて、映像信号線DLと一
体となったドレイン電極SD2に対してソース電極SD
1を同じ向きに配置したので、水平方向または垂直方向
への薄膜トランジスタTFTの形成用マスクの合わせず
れが生じても、薄膜トランジスタTFTのソースまたは
ドレイン電極SD1、SD2の重なり具合の変化がすべ
ての画素について同様になるので、薄膜トランジスタT
FTの特性のばらつきを防止できる。例えば、薄膜トラ
ンジスタの映像信号線と一体となったドレイン電極に対
するソース電極の向きを走査信号線毎に互い違いになる
ように薄膜トランジスタを配置すると(すなわち、ある
走査信号線の画素の薄膜トランジスタのドレイン電極を
兼ねる映像信号線がその画素に対して左側にあり、その
次段の走査信号線の画素の薄膜トランジスタのドレイン
電極を兼ねる映像信号線が右側にある場合)、薄膜トラ
ンジスタ形成用マスクが水平方向にずれると、走査信号
線毎に薄膜トランジスタのソースまたはドレイン電極の
重なり具合の変化が逆になり、薄膜トランジスタの特性
のばらつきが生じるが、本実施例では、すべての薄膜ト
ランジスタTFTの向きを同一としたので、これを防止
できる。
の向きを同一にしたので、換言すると、すべての画素の
薄膜トランジスタTFTにおいて、映像信号線DLと一
体となったドレイン電極SD2に対してソース電極SD
1を同じ向きに配置したので、水平方向または垂直方向
への薄膜トランジスタTFTの形成用マスクの合わせず
れが生じても、薄膜トランジスタTFTのソースまたは
ドレイン電極SD1、SD2の重なり具合の変化がすべ
ての画素について同様になるので、薄膜トランジスタT
FTの特性のばらつきを防止できる。例えば、薄膜トラ
ンジスタの映像信号線と一体となったドレイン電極に対
するソース電極の向きを走査信号線毎に互い違いになる
ように薄膜トランジスタを配置すると(すなわち、ある
走査信号線の画素の薄膜トランジスタのドレイン電極を
兼ねる映像信号線がその画素に対して左側にあり、その
次段の走査信号線の画素の薄膜トランジスタのドレイン
電極を兼ねる映像信号線が右側にある場合)、薄膜トラ
ンジスタ形成用マスクが水平方向にずれると、走査信号
線毎に薄膜トランジスタのソースまたはドレイン電極の
重なり具合の変化が逆になり、薄膜トランジスタの特性
のばらつきが生じるが、本実施例では、すべての薄膜ト
ランジスタTFTの向きを同一としたので、これを防止
できる。
【0114】なお、液晶表示部の各画素は、図14に示
すように、水平方向にも垂直方向にも直線状に並んだ
(ずれていない)ストライプ配置構造となっている。
すように、水平方向にも垂直方向にも直線状に並んだ
(ずれていない)ストライプ配置構造となっている。
【0115】すべての画素の薄膜トランジスタTFTの
向きは、同一になっている。すなわち、すべての画素の
薄膜トランジスタTFTにおいて、映像信号線DLと一
体となったドレイン電極SD2に対してソース電極SD
1が同じ向きに配置されている。したがって、水平方向
または垂直方向への薄膜トランジスタTFTの形成用マ
スクの合わせずれが生じても、薄膜トランジスタTFT
のソースまたはドレイン電極SD1、SD2の重なり具
合の変化がすべての画素について同様になるので、薄膜
トランジスタTFTの特性のばらつきを防止できる。
向きは、同一になっている。すなわち、すべての画素の
薄膜トランジスタTFTにおいて、映像信号線DLと一
体となったドレイン電極SD2に対してソース電極SD
1が同じ向きに配置されている。したがって、水平方向
または垂直方向への薄膜トランジスタTFTの形成用マ
スクの合わせずれが生じても、薄膜トランジスタTFT
のソースまたはドレイン電極SD1、SD2の重なり具
合の変化がすべての画素について同様になるので、薄膜
トランジスタTFTの特性のばらつきを防止できる。
【0116】なお、本実施例では、図14に示すように
各画素につき、1個の薄膜トランジスタTFTをそれぞ
れ設けたが、各画素において、それぞれ実質的に同一寸
法(チャネル長、チャネル幅が同じ)の薄膜トランジス
タを2個(TFT1、TFT2とする)並べて配置して
もよい(3個以上配置してもよい)。この場合、透明画
素電極ITO1は、薄膜トランジスタTFT1のソース
電極SD1および薄膜トランジスタTFT2のソース電
極SD1の両方に接続する。これにより、薄膜トランジ
スタTFT1、TFT2のうちの1個に欠陥が生じて
も、その欠陥が表示画面上における線欠陥の発生等の副
作用をもたらす場合は、レーザ光等によって適切な箇所
を切断し、そうでない場合は他方の薄膜トランジスタが
正常に動作しているので放置すればよい。なお、2個の
薄膜トランジスタTFT1、TFT2に同時に欠陥が発
生することは稀であり、このような冗長方式により点欠
陥や線欠陥の確率を極めて小さくすることができる。
各画素につき、1個の薄膜トランジスタTFTをそれぞ
れ設けたが、各画素において、それぞれ実質的に同一寸
法(チャネル長、チャネル幅が同じ)の薄膜トランジス
タを2個(TFT1、TFT2とする)並べて配置して
もよい(3個以上配置してもよい)。この場合、透明画
素電極ITO1は、薄膜トランジスタTFT1のソース
電極SD1および薄膜トランジスタTFT2のソース電
極SD1の両方に接続する。これにより、薄膜トランジ
スタTFT1、TFT2のうちの1個に欠陥が生じて
も、その欠陥が表示画面上における線欠陥の発生等の副
作用をもたらす場合は、レーザ光等によって適切な箇所
を切断し、そうでない場合は他方の薄膜トランジスタが
正常に動作しているので放置すればよい。なお、2個の
薄膜トランジスタTFT1、TFT2に同時に欠陥が発
生することは稀であり、このような冗長方式により点欠
陥や線欠陥の確率を極めて小さくすることができる。
【0117】また、画素電極ITO1を一方の電極と
し、隣の画素のバイパスGBPを他方の電極とする保持
容量素子Caddを形成したので、保持容量素子Cadd部に
短絡が発生した場合、該短絡部の両側のバイパスGBP
を切断することにより、短絡部は電気的に切り離され、
保持容量素子Cadd部の短絡による点欠陥を修正でき
る。さらに、バイパスGBPと保持容量素子Caddとを
兼用したので、開口率を向上できる。
し、隣の画素のバイパスGBPを他方の電極とする保持
容量素子Caddを形成したので、保持容量素子Cadd部に
短絡が発生した場合、該短絡部の両側のバイパスGBP
を切断することにより、短絡部は電気的に切り離され、
保持容量素子Cadd部の短絡による点欠陥を修正でき
る。さらに、バイパスGBPと保持容量素子Caddとを
兼用したので、開口率を向上できる。
【0118】なお、図13、図14の実施例2、3で
は、走査信号線GLのバイパスGBPは各画素当り1本
だけ設けたが、2本以上設けてもよい。
は、走査信号線GLのバイパスGBPは各画素当り1本
だけ設けたが、2本以上設けてもよい。
【0119】(変形例)前述の実施例では、Alゲ−ト
配線上のホトレジパタンを、クランク形状で構成した
が、この形状にとらわれるものではない。要はホトレジ
パタンに剥離が発生し進行する時に、これを止める形状
なら矩形、三角形、円形、台形等の単独または組合せで
構成してもよい。
配線上のホトレジパタンを、クランク形状で構成した
が、この形状にとらわれるものではない。要はホトレジ
パタンに剥離が発生し進行する時に、これを止める形状
なら矩形、三角形、円形、台形等の単独または組合せで
構成してもよい。
【0120】(応用範囲)以上、本発明者によってなさ
れた発明を、実施例に基づき具体的に説明したが、この
発明は、前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
れた発明を、実施例に基づき具体的に説明したが、この
発明は、前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
【0121】例えば、走査信号線GL、映像信号線D
L、薄膜トランジスタTFT等のパターン形状、位置あ
るいは数、あるいはそのバイパスGBP等は、図1、図
13、図14に示したものに限定されないことは言うま
でもない。
L、薄膜トランジスタTFT等のパターン形状、位置あ
るいは数、あるいはそのバイパスGBP等は、図1、図
13、図14に示したものに限定されないことは言うま
でもない。
【0122】さらに、例えば、前述の実施例では最も大
きい量産効果が期待できる液晶表示装置で説明したが、
本発明はそれに限らず、薄膜トランジスタを使用した密
着式フォトセンサー、エレクトロルミネセント表示装置
等の薄膜デバイスにも適用できる。
きい量産効果が期待できる液晶表示装置で説明したが、
本発明はそれに限らず、薄膜トランジスタを使用した密
着式フォトセンサー、エレクトロルミネセント表示装置
等の薄膜デバイスにも適用できる。
【0123】
【発明の効果】以上説明したように、本発明の液晶表示
装置では、液晶表示パネルの両基板と垂直な方向から見
た場合に、チャネル形成用半導体層の外周から少なくと
も10μm以内の領域に、ソースまたはドレイン電極、
ゲート電極の少なくとも1つを必ず存在させたので、チ
ャネル形成用半導体層に外光やバックライト光が当たる
のを防止することができ、光導電現象に起因する表示品
質の低下の問題を防止することができる。
装置では、液晶表示パネルの両基板と垂直な方向から見
た場合に、チャネル形成用半導体層の外周から少なくと
も10μm以内の領域に、ソースまたはドレイン電極、
ゲート電極の少なくとも1つを必ず存在させたので、チ
ャネル形成用半導体層に外光やバックライト光が当たる
のを防止することができ、光導電現象に起因する表示品
質の低下の問題を防止することができる。
【図1】本発明の実施例1のアクティブ・マトリクス方
式カラー液晶表示装置の液晶表示部の一画素とその周辺
を示す要部平面図である。
式カラー液晶表示装置の液晶表示部の一画素とその周辺
を示す要部平面図である。
【図2】図1の2−2切断線下における1画素とその周
辺を示す断面図である。
辺を示す断面図である。
【図3】図1の3−3切断線における付加容量Caddの
断面図である。
断面図である。
【図4】図1に示す画素を複数配置した液晶表示部の要
部平面図である。
部平面図である。
【図5】図1に示す画素配列のカラーフィルタ層のみを
描いた要部平面図である。
描いた要部平面図である。
【図6】本発明が適用されたゲート端子GTMとゲート
配線GLの接続部近辺を示す平面と断面の図である。
配線GLの接続部近辺を示す平面と断面の図である。
【図7】ドレイン端子DTMと映像信号線DLとの接続
部付近を示す平面と断面の図である。
部付近を示す平面と断面の図である。
【図8】アクティブ・マトリックス方式のカラー液晶表
示装置の液晶表示部を示す等価回路図である。
示装置の液晶表示部を示す等価回路図である。
【図9】図1に示す画素の等価回路図である。
【図10】基板SUB1側の工程A〜Cの製造工程を示
す画素部とゲート端子部の断面図のフローチャートであ
る。
す画素部とゲート端子部の断面図のフローチャートであ
る。
【図11】基板SUB1側の工程D〜Fの製造工程を示
す画素部とゲート端子部の断面図のフローチャートであ
る。
す画素部とゲート端子部の断面図のフローチャートであ
る。
【図12】基板SUB1側の工程G〜Iの製造工程を示
す画素部とゲート端子部の断面図のフローチャートであ
る。
す画素部とゲート端子部の断面図のフローチャートであ
る。
【図13】本発明の実施例2のアクティブ・マトリクス
方式カラー液晶表示装置の液晶表示部の一画素とその周
辺を示す要部平面図である。
方式カラー液晶表示装置の液晶表示部の一画素とその周
辺を示す要部平面図である。
【図14】本発明の実施例3のアクティブ・マトリクス
方式カラー液晶表示装置の液晶表示部の一画素とその周
辺を示す要部平面図である。
方式カラー液晶表示装置の液晶表示部の一画素とその周
辺を示す要部平面図である。
【図15】本発明の10μmの根拠を示す図である。
TFT…薄膜トランジスタ、AS…i型半導体層、GT
…ゲート電極、SD1…ソース電極、SD2…ドレイン
電極、GL…走査信号線、DL…映像信号線、ITO1
…透明画素電極、Cadd…保持容量素子、BM…ブラッ
クマトリクス。
…ゲート電極、SD1…ソース電極、SD2…ドレイン
電極、GL…走査信号線、DL…映像信号線、ITO1
…透明画素電極、Cadd…保持容量素子、BM…ブラッ
クマトリクス。
Claims (3)
- 【請求項1】チャネル形成用半導体層と、ゲート電極
と、ソースまたはドレイン電極とを含んで成る薄膜トラ
ンジスタ、透明画素電極、第1の配向膜を設けた第1の
絶縁基板と、共通透明画素電極、第2の配向膜を設けた
第2の絶縁基板とを前記第1、第2の配向膜が向き合う
ように重ね合わせ、前記両基板の縁周囲に設けたシール
材によって前記両基板を接着すると共に両基板の間に液
晶を封止して成る液晶表示パネルを有する液晶表示装置
において、前記両基板と垂直な方向から見た場合に、前
記チャネル形成用半導体層の外周から少なくとも10μ
m以内の領域に、前記ソースまたはドレイン電極、前記
ゲート電極の少なくとも1つが必ず存在することを特徴
とする液晶表示装置。 - 【請求項2】第1の絶縁基板上に、走査信号線と一体に
形成されたゲート電極と、ゲート絶縁膜と、チャネル形
成用半導体層と、一方が映像信号線と一体に形成された
1対のソースまたはドレイン電極とを順次設けて成る薄
膜トランジスタ、第1の透明画素電極、および第1の配
向膜を設けた前記第1の絶縁基板と、ブラックマトリク
ス、共通透明画素電極、および第2の配向膜を設けた第
2の絶縁基板とを、前記第1、第2の配向膜が向き合う
ように重ね合わせ、前記両基板の縁周囲に設けたシール
材によって前記両基板を接着すると共に両基板の間に液
晶を封止して成る液晶表示パネルと、その下に配置した
バックライトとを有するアクティブ・マトリクス方式の
液晶表示装置において、前記両基板と垂直な方向から見
た場合に、前記チャネル形成用半導体層の外周から少な
くとも10μm以内の領域に、前記ソースまたはドレイ
ン電極、前記ゲート電極の少なくとも1つが必ず存在す
ることを特徴とする液晶表示装置。 - 【請求項3】第1の絶縁基板上に水平方向に延在し、か
つ垂直方向に複数本配置された走査信号線と、前記第1
の絶縁基板上に垂直方向に延在し、かつ水平方向に複数
本配置された映像信号線と、隣接する2本の前記走査信
号線と隣接する2本の前記映像信号線との交差領域内に
薄膜トランジスタと画素電極とがそれぞれ配置され、前
記薄膜トランジスタと前記画素電極とを一画素の構成要
素とし、前記薄膜トランジスタは前記走査信号線と一体
に形成されたゲート電極と、ゲート絶縁膜と、チャネル
形成用半導体層と、一方が前記映像信号線と一体に形成
された1対のソースまたはドレイン電極とを順次設けて
成り、前記薄膜トランジスタ、第1の透明画素電極、お
よび第1の配向膜を設けた前記第1の絶縁基板と、ブラ
ックマトリクス、共通透明画素電極、および第2の配向
膜を設けた第2の絶縁基板とを、前記第1、第2の配向
膜が向き合うように重ね合わせ、前記両基板の縁周囲に
設けたシール材によって前記両基板を接着すると共に両
基板の間に液晶を封止して成る液晶表示パネルと、その
下に配置したバックライトとを有するアクティブ・マト
リクス方式の液晶表示装置において、前記両基板と垂直
な方向から見た場合に、前記チャネル形成用半導体層の
外周から少なくとも10μm以内の領域に、前記ソース
またはドレイン電極、前記ゲート電極の少なくとも1つ
が必ず存在することを特徴とする液晶表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4815494A JPH07261197A (ja) | 1994-03-18 | 1994-03-18 | 液晶表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4815494A JPH07261197A (ja) | 1994-03-18 | 1994-03-18 | 液晶表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07261197A true JPH07261197A (ja) | 1995-10-13 |
Family
ID=12795460
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4815494A Pending JPH07261197A (ja) | 1994-03-18 | 1994-03-18 | 液晶表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07261197A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007094433A (ja) * | 2000-11-30 | 2007-04-12 | Nec Lcd Technologies Ltd | アクティブマトリクス型液晶表示装置およびスイッチング素子 |
-
1994
- 1994-03-18 JP JP4815494A patent/JPH07261197A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007094433A (ja) * | 2000-11-30 | 2007-04-12 | Nec Lcd Technologies Ltd | アクティブマトリクス型液晶表示装置およびスイッチング素子 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5589962A (en) | Active matrix display device using aluminum alloy in scanning signal line or video signal line | |
JPH0572540A (ja) | 液晶表示装置 | |
JPH06208130A (ja) | 液晶表示装置 | |
JP3125411B2 (ja) | 液晶表示装置 | |
JPH0561072A (ja) | 液晶表示装置 | |
JP2741886B2 (ja) | 液晶表示装置 | |
JPH06208131A (ja) | 液晶表示装置 | |
JPH05224196A (ja) | 液晶表示装置とその製造方法 | |
JP2852073B2 (ja) | 液晶表示装置 | |
JPH0720463A (ja) | 液晶表示装置 | |
JP2803677B2 (ja) | 液晶表示装置 | |
JPH06175121A (ja) | 液晶表示装置 | |
JPH05333378A (ja) | 薄膜デバイスおよびその製造方法 | |
JP3076119B2 (ja) | 液晶表示装置の製造方法 | |
JPH0682797A (ja) | 液晶表示装置 | |
JPH07261197A (ja) | 液晶表示装置 | |
JPH063659A (ja) | 液晶表示装置 | |
JP2938521B2 (ja) | 液晶表示装置 | |
JP2968252B2 (ja) | 液晶表示装置 | |
JPH06160848A (ja) | 液晶表示装置 | |
JP2968269B2 (ja) | 液晶表示装置の製造方法 | |
JPH05341322A (ja) | 薄膜トランジスタ基板、液晶表示パネルおよび液晶表示装置 | |
JPH05196961A (ja) | 薄膜デバイスの製造方法 | |
JPH04369622A (ja) | 液晶表示基板、液晶表示パネルおよび液晶表示装置 | |
JPH06160821A (ja) | 液晶表示装置 |