JPH07261197A

JPH07261197A - 液晶表示装置

Info

Publication number: JPH07261197A
Application number: JP4815494A
Authority: JP
Inventors: Tatsuo Kamei; 達生亀井; Katsuhiko Shoda; 克彦鎗田; Kuniyuki Matsunaga; 邦之松永
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-03-18
Filing date: 1994-03-18
Publication date: 1995-10-13

Abstract

(57)【要約】【構成】液晶表示パネルを構成する両基板と垂直な方向
から見た場合に、チャネル形成用半導体層であるｉ型半
導体層（ＡＳ）の外周から少なくとも１０μｍ以内の領
域（ＩＬ）に、ソース電極（ＳＤ１）、ドレイン電極
（ＳＤ２）、ゲート電極（ＧＴ）の少なくとも１つが必
ず存在する構成。【効果】チャネル形成用半導体層に外光やバックライト
光が当たるのを防止することができ、光導電現象に起因
する表示品質の低下の問題を防止することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画素電極とスイッチン
グ素子である薄膜トランジスタとを一画素の構成要素と
するアクティブ・マトリクス方式の液晶表示装置に関す
る。

【０００２】

【従来の技術】アクティブ・マトリクス方式の液晶表示
装置は、マトリクス状に配列された複数の画素電極のそ
れぞれに対応して非線形素子（スイッチング素子）を設
けたものである。各画素における液晶は理論的には常時
駆動（デューティ比 1.0）されているので、時分割駆動
方式を採用している、いわゆる単純マトリクス方式と比
べてアクティブ方式はコントラストが良く、特にカラー
液晶表示装置では欠かせない技術となりつつある。スイ
ッチング素子として代表的なものとしては薄膜トランジ
スタ（ＴＦＴ）がある。

【０００３】なお、薄膜トランジスタを使用したアクテ
ィブ・マトリクス方式の液晶表示装置は、例えば「冗長
構成を採用した12.5型アクティブ・マトリクス方式カラ
ー液晶ディスプレイ」、日経エレクトロニクス、頁193
〜210、1986年12月15日、日経マグロウヒル社発行、や
特開昭６１−１５１５１６号公報で知られている。

【０００４】液晶表示部（液晶表示パネル）は、液晶層
を基準として下部透明ガラス基板上に薄膜トランジス
タ、透明画素電極、薄膜トランジスタの保護膜、液晶分
子の向きを設定するための下部配向膜を順次設けた下部
透明基板と、上部透明ガラス基板上にブラックマトリク
ス、カラーフィルタ、カラーフィルタの保護膜、共通透
明画素電極、上部配向膜を順次設けた上部透明基板とを
互いの配向膜が向き合うように重ね合わせ、基板の縁周
囲に配置したシール材によって両基板を接着すると共に
両基板の間に液晶を封止し、さらに両基板の外側に偏光
板を設置または貼り付けて構成されている。なお、一方
の基板側にはバックライトが配置される。

【０００５】また、液晶表示部は、水平方向に延在し、
かつ垂直方向に複数本配置された走査信号線と、垂直方
向に延在し、かつ水平方向に複数本配置された映像信号
線と、隣接する２本の上記走査信号線と隣接する２本の
上記映像信号線との交差領域内にそれぞれ配置された薄
膜トランジスタと画素電極とを有し、上記薄膜トランジ
スタと上記画素電極とを一画素の構成要素としている。

【０００６】

【発明が解決しようとする課題】従来の液晶表示装置で
は、薄膜トランジスタを設けた下部透明ガラス基板側に
バックライトを配置した場合、下部透明ガラス基板側か
ら照射されるバックライトの光が、上部透明ガラス基板
の内面に広い面積をもって存在し、かつ、Ｃｒ（クロ
ム）等の反射性の金属材料からなるブラックマトリクス
で内側に反射し、薄膜トランジスタのチャネル形成領域
となる半導体層に光が当ることにより、光照射による導
電現象が生じ、表示品質が低下する問題があった。具体
的には、薄膜トランジスタの抵抗率が変化することによ
り、黒くなるべきところが白くなったり、所定の色が表
示されず、変化したり、あるいは表示むらが生じる。

【０００７】本発明の目的は、チャネル形成用半導体層
へのバックライト光や外光の照射を抑制し、光導電現象
による表示品質の低下を抑制することができる液晶表示
装置を提供することにある。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に、本発明は、チャネル形成用半導体層と、ゲート電極
と、ソースまたはドレイン電極とを含んで成る薄膜トラ
ンジスタ、透明画素電極、第１の配向膜を設けた第１の
絶縁基板と、共通透明画素電極、第２の配向膜を設けた
第２の絶縁基板とを前記第１、第２の配向膜が向き合う
ように重ね合わせ、前記両基板の縁周囲に設けたシール
材によって前記両基板を接着すると共に両基板の間に液
晶を封止して成る液晶表示パネルを有する液晶表示装置
において、前記両基板と垂直な方向から見た場合に、前
記チャネル形成用半導体層の外周から少なくとも１０μ
ｍ以内の領域に、前記ソースまたはドレイン電極、前記
ゲート電極の少なくとも１つが必ず存在することを特徴
とする。

【０００９】また、第１の絶縁基板上に、走査信号線と
一体に形成されたゲート電極と、ゲート絶縁膜と、チャ
ネル形成用半導体層と、一方が映像信号線と一体に形成
された１対のソースまたはドレイン電極とを順次設けて
成る薄膜トランジスタ、第１の透明画素電極、および第
１の配向膜を設けた前記第１の絶縁基板と、ブラックマ
トリクス、共通透明画素電極、および第２の配向膜を設
けた第２の絶縁基板とを、前記第１、第２の配向膜が向
き合うように重ね合わせ、前記両基板の縁周囲に設けた
シール材によって前記両基板を接着すると共に両基板の
間に液晶を封止して成る液晶表示パネルと、その下に配
置したバックライトとを有するアクティブ・マトリクス
方式の液晶表示装置において、前記両基板と垂直な方向
から見た場合に、前記チャネル形成用半導体層の外周か
ら少なくとも１０μｍ以内の領域に、前記ソースまたは
ドレイン電極、前記ゲート電極の少なくとも１つが必ず
存在することを特徴とする。

【００１０】さらに、第１の絶縁基板上に水平方向に延
在し、かつ垂直方向に複数本配置された走査信号線と、
前記第１の絶縁基板上に垂直方向に延在し、かつ水平方
向に複数本配置された映像信号線と、隣接する２本の前
記走査信号線と隣接する２本の前記映像信号線との交差
領域内に薄膜トランジスタと画素電極とがそれぞれ配置
され、前記薄膜トランジスタと前記画素電極とを一画素
の構成要素とし、前記薄膜トランジスタは前記走査信号
線と一体に形成されたゲート電極と、ゲート絶縁膜と、
チャネル形成用半導体層と、一方が前記映像信号線と一
体に形成された１対のソースまたはドレイン電極とを順
次設けて成り、前記薄膜トランジスタ、第１の透明画素
電極、および第１の配向膜を設けた前記第１の絶縁基板
と、ブラックマトリクス、共通透明画素電極、および第
２の配向膜を設けた第２の絶縁基板とを、前記第１、第
２の配向膜が向き合うように重ね合わせ、前記両基板の
縁周囲に設けたシール材によって前記両基板を接着する
と共に両基板の間に液晶を封止して成る液晶表示パネル
と、その下に配置したバックライトとを有するアクティ
ブ・マトリクス方式の液晶表示装置において、前記両基
板と垂直な方向から見た場合に、前記チャネル形成用半
導体層の外周から少なくとも１０μｍ以内の領域に、前
記ソースまたはドレイン電極、前記ゲート電極の少なく
とも１つが必ず存在することを特徴とする。

【００１１】

【作用】本発明では、液晶表示パネルの両基板と垂直な
方向から見た場合に、チャネル形成用半導体層の外周か
ら少なくとも１０μｍ以内の領域に、ソースまたはドレ
イン電極、ゲート電極の少なくとも１つを必ず存在させ
たので、チャネル形成用半導体層に外光やバックライト
光が当たるのを防止することができ、光導電現象に起因
する表示品質の低下の問題を防止することができる。

【００１２】

【実施例】

実施例１（アクティブ・マトリクス液晶表示装置）以下、アクテ
ィブ・マトリクス方式のカラー液晶表示装置にこの発明
を適用した実施例を説明する。なお、以下説明する図面
で、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００１３】図１は本発明の実施例１のアクティブ・マ
トリクス方式カラー液晶表示装置の一画素とその周辺を
示す平面図、図２は図１の２−２切断線における断面を
示す図、図３は図１の３−３切断線における断面図であ
る。また、図４には図１に示す画素を複数配置したとき
の平面図を示す。

【００１４】（画素配置）図１に示すように、各画素は
隣接する２本の走査信号線（ゲート信号線または水平信
号線）ＧＬと、隣接する２本の映像信号線（ドレイン信
号線または垂直信号線）ＤＬとの交差領域内（４本の信
号線で囲まれた領域内）に配置されている。各画素は薄
膜トランジスタＴＦＴ、透明画素電極ＩＴＯ１および保
持容量素子Ｃadd（あとで詳細に説明する）を含む。走
査信号線ＧＬは列方向に延在し、行方向に複数本配置さ
れている。映像信号線ＤＬは行方向に延在し、列方向に
複数本配置されている。

【００１５】また、図４は、図１に示す画素を複数配置
した液晶表示部（液晶表示パネル）の部分平面図であ
る。液晶表示部の各画素は、図４に示すように、走査信
号線ＧＬが延在する方向と同一の水平方向に複数配置さ
れ、画素列Ｙ_i、Ｙ_i+1、Ｙ_i+2、Ｙ_i+3、…のそれぞれを
構成している。各画素列Ｙ_i、Ｙ_i+1、Ｙ_i+2、Ｙ_i+3、…
のそれぞれの画素は、薄膜トランジスタＴＦＴおよび透
明画素電極ＩＴＯ１の配置位置を同一に構成している。
つまり、画素列Ｙ_i、Ｙ_i+2、…のそれぞれの画素は、薄
膜トランジスタＴＦＴを右側、透明画素電極ＩＴＯ１を
左側に配置している。また、次段の画素列Ｙ_i+1、
Ｙ_i+3、…のそれぞれの画素は、画素列Ｙ_i、Ｙ_i+2、…
のそれぞれの画素を映像信号線ＤＬに対して線対称で配
置した画素で構成されている。すなわち、画素列
Ｙ_i+1、Ｙ_i+3、…のそれぞれの画素は、薄膜トランジス
タＴＦＴを左側、透明画素電極ＩＴＯ１を右側に配置し
ている（なお、すべての画素の薄膜トランジスタＴＦＴ
において、映像信号線ＤＬと一体となったドレイン電極
ＳＤ２に対してソース電極ＳＤ１は同じ向きに配置され
ている）。そして、画素列Ｙ_i+1、Ｙ_i+3、…のそれぞれ
の画素は、画素列Ｙ_i、Ｙ_i+2、…のそれぞれの画素に対
し、水平方向に半画素間隔ずらして配置されている。つ
まり、画素列の各画素間隔を１．０とすると（１．０ピ
ッチ）、次段の画素列は、各画素間隔を１．０とし、前
段の画素列に対して水平方向に０．５画素間隔（０．５
ピッチ）ずれている。各画素間を垂直方向に延在する映
像信号線ＤＬは、各画素列間において、半画素間隔分
（０．５ピッチ分）水平方向に延在するように構成され
ている。

【００１６】このように液晶表示部において、画素列を
配置することにより、図５（カラーフィルタ層のみを描
いた部分平面図）に示すように、前段の画素列の所定の
色フィルタが形成された画素（例えば、画素列Ｙ_i+2の
赤色フィルタＲが形成された画素）と次段の画素列の同
一色フィルタが形成された画素（例えば、画素列Ｙ_i+3
の赤色フィルタＲが形成された画素）とを１．５画素間
隔（１．５ピッチ）離隔できる。つまり、前段の画素列
の画素は、最も近傍の次段の画素列の同一色フィルタが
形成された画素と常時１．５画素間隔分離隔するように
構成されており、カラーフィルタＦＩＬはＲＧＢの三角
形（トライアングル）配置構造を構成している。この構
造は、各色の混色を良くすることができるので、カラー
画像の解像度を向上できる。また、映像信号線ＤＬは、
各画素列間において、半画素間隔分しか水平方向に延在
しないので、隣接する映像信号線ＤＬと交差しなくな
る。したがって、映像信号線ＤＬの引き回しをなくし、
その占有面積を低減でき、また、映像信号線ＤＬの迂回
をなくし、多層配線構造を廃止できる。

【００１７】（表示部断面全体構造）図２に示すよう
に、液晶ＬＣを基準に下部透明ガラス基板ＳＵＢ１側に
は薄膜トランジスタＴＦＴおよび透明画素電極ＩＴＯ１
が形成され、上部透明ガラス基板ＳＵＢ２側にはカラー
フィルタＦＩＬ、遮光用ブラックマトリクスパターンＢ
Ｍが形成されている。下部透明ガラス基板ＳＵＢ１はた
とえば１.１mm程度の厚さで構成されている。また、透
明ガラス基板ＳＵＢ１、ＳＵＢ２の両面にはディップ処
理等によって形成された酸化シリコン膜ＳＩＯが設けら
れている。このため、透明ガラス基板ＳＵＢ１、ＳＵＢ
２の表面に鋭い傷があったとしても、鋭い傷を酸化シリ
コン膜ＳＩＯで覆うことができるので、その上にデポジ
ットされる走査信号線ＧＬ、ブラックマトリクスＢＭ等
の膜質を均質に保つことができる。

【００１８】図示していないが、液晶封入口を除く透明
ガラス基板ＳＵＢ１、ＳＵＢ２の縁周囲全体に沿って液
晶ＬＣを封止するようにシール材が形成され。シール材
は例えばエポキシ樹脂から成る。上部透明ガラス基板Ｓ
ＵＢ２側の共通透明画素電極ＩＴＯ２は、少なくとも一
個所において、銀ペースト材によって下部透明ガラス基
板ＳＵＢ１側に形成された外部引出配線に接続されてい
る。この外部引出配線は後述するゲート端子ＧＴＭ、ド
レイン端子ＤＴＭと同一製造工程で形成される。

【００１９】配向膜ＯＲＩ１、ＯＲＩ２、透明画素電極
ＩＴＯ１、共通透明画素電極ＩＴＯ２、それぞれの層
は、シール材の内側に形成される。偏光板ＰＯＬ１、Ｐ
ＯＬ２はそれぞれ下部透明ガラス基板ＳＵＢ１、上部透
明ガラス基板ＳＵＢ２の外側の表面に形成されている。
液晶ＬＣは液晶分子の向きを設定する下部配向膜ＯＲＩ
１と上部配向膜ＯＲＩ２との間に封入され、シール材に
よってシールされている。下部配向膜ＯＲＩ１は下部透
明ガラス基板ＳＵＢ１側の保護膜ＰＳＶ１の上部に形成
される。

【００２０】上部透明ガラス基板ＳＵＢ２の内側（液晶
ＬＣ側）の表面には、ブラックマトリクスＢＭ、カラー
フィルタＦＩＬ、保護膜ＰＳＶ２、共通透明画素電極Ｉ
ＴＯ２（ＣＯＭ）および上部配向膜ＯＲＩ２が順次積層
して設けられている。

【００２１】この液晶表示装置は、下部透明ガラス基板
ＳＵＢ１側、上部透明ガラス基板ＳＵＢ２側で別個に種
々の層を積み重ね、その後下部透明ガラス基板ＳＵＢ１
と上部透明ガラス基板ＳＵＢ２とを重ね合わせ、下部透
明ガラス基板ＳＵＢ１と上部透明ガラス基板ＳＵＢ２と
の間に液晶ＬＣを封入することによって組み立てられ
る。

【００２２】（薄膜トランジスタＴＦＴ）薄膜トランジ
スタＴＦＴは、ゲート電極ＧＴに正のバイアスを印加す
ると、ソース−ドレイン間のチャネル抵抗が小さくな
り、バイアスを零にすると、チャネル抵抗は大きくなる
ように動作する。

【００２３】各画素の薄膜トランジスタＴＦＴは、ゲー
ト電極ＧＴ、ゲート絶縁膜ＧＩ、ｉ型（真性、intrinsi
c、導電型決定不純物がドープされていない）非晶質シ
リコン（Ｓｉ）からなるｉ型半導体層ＡＳ、一対のソー
ス電極、ドレイン電極ＳＤ１、ＳＤ２を有す。なお、ソ
ース、ドレインは本来その間のバイアス極性によって決
まるもので、この液晶表示装置の回路ではその極性は動
作中反転するので、ソース、ドレインは動作中入れ替わ
ると理解されたい。しかし、以下の説明では、便宜上一
方をソース、他方をドレインと固定して表現する。

【００２４】すべての画素の薄膜トランジスタＴＦＴの
向きは、図４に示すように、同一になっている。すなわ
ち、すべての画素の薄膜トランジスタＴＦＴにおいて、
映像信号線ＤＬと一体となったドレイン電極ＳＤ２に対
してソース電極ＳＤ１が同じ向きに配置されている。し
たがって、水平方向または垂直方向への薄膜トランジス
タＴＦＴの形成用マスクの合わせずれが生じても、薄膜
トランジスタＴＦＴのソースまたはドレイン電極ＳＤ
１、ＳＤ２の重なり具合の変化がすべての画素について
同様になるので、薄膜トランジスタＴＦＴの特性のばら
つきを防止できる。

【００２５】なお、本実施例では、図１に示すように各
画素につき、１個の薄膜トランジスタＴＦＴをそれぞれ
設けたが、各画素において、それぞれ実質的に同一寸法
（チャネル長、チャネル幅が同じ）の薄膜トランジスタ
を２個（ＴＦＴ１、ＴＦＴ２とする）並べて配置しても
よい（３個以上配置してもよい）。この場合、透明画素
電極ＩＴＯ１は、薄膜トランジスタＴＦＴ１のソース電
極ＳＤ１および薄膜トランジスタＴＦＴ２のソース電極
ＳＤ１の両方に接続する。これにより、薄膜トランジス
タＴＦＴ１、ＴＦＴ２のうちの１個に欠陥が生じても、
その欠陥が表示画面上における線欠陥の発生等の副作用
をもたらす場合は、レーザ光等によって適切な箇所を切
断し、そうでない場合は他方の薄膜トランジスタが正常
に動作しているので放置すればよい。なお、２個の薄膜
トランジスタＴＦＴ１、ＴＦＴ２に同時に欠陥が発生す
ることは稀であり、このような冗長方式により点欠陥や
線欠陥の確率を極めて小さくすることができる。

【００２６】（ゲート電極ＧＴ）ゲート電極ＧＴは薄膜
トランジスタＴＦＴの能動領域を越えてるよう突出して
いる。薄膜トランジスタＴＦＴのゲート電極ＧＴは、一
体に（共通ゲート電極として）構成されており、走査信
号線ＧＬに連続して形成されている。本例では、ゲート
電極ＧＴは、単層の第２導電膜ｇ２で形成されている。
第２導電膜ｇ２はたとえばスパッタで形成されたアルミ
ニウム（Ａｌ）膜を用い、１０００〜５５００Å程度の
膜厚で形成する。また、ゲート電極ＧＴ上にはＡｌの陽
極酸化膜ＡＯＦが設けられている。

【００２７】このゲート電極ＧＴは図２に示されている
ように、下方から見てｉ型半導体層ＡＳを完全に覆うよ
うそれより大き目に形成される。したがって、下部透明
ガラス基板ＳＵＢ１の下方に蛍光灯等のバックライトＢ
Ｌを取り付けた場合、この不透明なＡｌからなるゲート
電極ＧＴが影となって、ｉ型半導体層ＡＳにはバックラ
イト光が当たらず、光照射による導電現象すなわち薄膜
トランジスタＴＦＴのオフ特性劣化は起きにくくなる。
なお、ゲート電極ＧＴの本来の大きさは、ソース電極Ｓ
Ｄ１とドレイン電極ＳＤ２との間をまたがるに最低限必
要な（ゲート電極ＧＴとソース電極ＳＤ１、ドレイン電
極ＳＤ２との位置合わせ余裕分も含めて）幅を持ち、チ
ャネル幅Ｗを決めるその奥行き長さはソース電極ＳＤ１
とドレイン電極ＳＤ２との間の距離（チャネル長）Ｌと
の比、すなわち相互コンダクタンスgmを決定するファク
タＷ／Ｌをいくつにするかによって決められる。この液
晶表示装置におけるゲート電極ＧＴの大きさはもちろ
ん、上述した本来の大きさよりも大きくされる。

【００２８】（走査信号線ＧＬ）走査信号線ＧＬは第２
導電膜ｇ２で構成されている。この走査信号線ＧＬの第
２導電膜ｇ２はゲート電極ＧＴの第２導電膜ｇ２と同一
製造工程で形成され、かつ一体に構成されている。ま
た、走査信号線ＧＬ上にもＡｌの陽極酸化膜ＡＯＦが設
けられている。

【００２９】（絶縁膜ＧＩ）絶縁膜ＧＩは薄膜トランジ
スタＴＦＴのゲート絶縁膜として使用される。絶縁膜Ｇ
Ｉはゲート電極ＧＴおよび走査信号線ＧＬの上層に形成
されている。絶縁膜ＧＩはたとえばプラズマＣＶＤで形
成された窒化シリコン膜を用い、１２００〜２７００Å
の膜厚（この液晶表示装置では、２０００Å程度の膜
厚）で形成する。

【００３０】（ｉ型半導体層ＡＳ）ｉ型半導体層ＡＳ
は、薄膜トランジスタＴＦＴのチャネル形成領域として
使用される。ｉ型半導体層ＡＳは非晶質シリコン膜また
は多結晶シリコン膜で形成し、２００〜２２００Åの膜
厚（この液晶表示装置では、２０００Å程度の膜厚）で
形成する。

【００３１】このｉ型半導体層ＡＳは、供給ガスの成分
を変えてＳｉ₃Ｎ₄からなるゲート絶縁膜として使用され
る絶縁膜ＧＩの形成に連続して、同じプラズマＣＶＤ装
置で、しかもそのプラズマＣＶＤ装置から外部に露出す
ることなく形成される。また、オーミックコンタクト用
のリン（Ｐ）を２.５％ドープしたＮ⁺型半導体層ｄ０
（図２）も同様に連続して２００〜５００Åの膜厚（こ
の液晶表示装置では、３００Å程度の膜厚）で形成され
る。しかる後、下部透明ガラス基板ＳＵＢ１はＣＶＤ装
置から外に取り出され、写真処理技術によりＮ⁺型半導
体層ｄ０およびｉ型半導体層ＡＳは図２に示すように独
立した島状にパターニングされる。

【００３２】ｉ型半導体層ＡＳは、走査信号線ＧＬと映
像信号線ＤＬとの交差部（クロスオーバ部）の両者間に
も設けられている。この交差部のｉ型半導体層ＡＳは交
差部における走査信号線ＧＬと映像信号線ＤＬとの短絡
を低減する。

【００３３】（透明画素電極ＩＴＯ１）透明画素電極Ｉ
ＴＯ１は液晶表示部の画素電極の一方を構成する。

【００３４】透明画素電極ＩＴＯ１は第１導電膜ｄ１に
よって構成されており、この第１導電膜ｄ１はスパッタ
リングで形成された透明導電膜（Indium-Tin-Oxide Ｉ
ＴＯ：ネサ膜）からなり、１０００〜２０００Åの膜厚
（この液晶表示装置では、１４００Å程度の膜厚）で形
成される。

【００３５】（ソース電極ＳＤ１、ドレイン電極ＳＤ
２）薄膜トランジスタＴＦＴのソース電極ＳＤ１とドレ
イン電極ＳＤ２とは、図２に示すように、ｉ型半導体層
ＡＳ上にそれぞれ離隔して設けられている。

【００３６】ソース電極ＳＤ１、ドレイン電極ＳＤ２の
それぞれは、Ｎ⁺型半導体層ｄ０に接触する下層側か
ら、第２導電膜ｄ２、第３導電膜ｄ３を順次重ね合わせ
て構成されている。ソース電極ＳＤ１の第２導電膜ｄ２
および第３導電膜ｄ３は、ドレイン電極ＳＤ２の第２導
電膜ｄ２および第３導電膜ｄ３と同一製造工程で形成さ
れる。

【００３７】第２導電膜ｄ２はスパッタで形成したクロ
ム（Ｃｒ）膜を用い、５００〜１０００Åの膜厚（この
液晶表示装置では、６００Å程度の膜厚）で形成する。
Ｃｒ膜は膜厚を厚く形成するとストレスが大きくなるの
で、２０００Å程度の膜厚を越えない範囲で形成する。
Ｃｒ膜はＮ⁺型半導体層ｄ０との接触が良好である。Ｃ
ｒ膜は後述する第３導電膜ｄ３のＡｌがＮ⁺型半導体層
ｄ０に拡散することを防止するいわゆるバリア層を構成
する。第２導電膜ｄ２として、Ｃｒ膜の他に高融点金属
（Ｍｏ、Ｔｉ、Ｔａ、Ｗ）膜、高融点金属シリサイド
（ＭｏＳｉ₂、ＴｉＳｉ₂、ＴａＳｉ₂、ＷＳｉ₂）膜を用
いてもよい。

【００３８】第３導電膜ｄ３はＡｌのスパッタリングで
３０００〜５０００Åの膜厚（この液晶表示装置では、
４０００Å程度の膜厚）に形成される。Ａｌ膜はＣｒ膜
に比べてストレスが小さく、厚い膜厚に形成することが
可能で、ソース電極ＳＤ１、ドレイン電極ＳＤ２および
映像信号線ＤＬの抵抗値を低減するように構成されてい
る。第３導電膜ｄ３として純Ａｌ膜の他にシリコンや銅
（Ｃｕ）を添加物として含有させたＡｌ膜を用いてもよ
い。

【００３９】第２導電膜ｄ２、第３導電膜ｄ３を同じマ
スクパターンでパターニングした後、同じマスクを用い
て、あるいは第２導電膜ｄ２、第３導電膜ｄ３をマスク
として、Ｎ⁺型半導体層ｄ０が除去される。つまり、ｉ
型半導体層ＡＳ上に残っていたＮ⁺型半導体層ｄ０は第
２導電膜ｄ２、第３導電膜ｄ３以外の部分がセルフアラ
インで除去される。このとき、Ｎ⁺型半導体層ｄ０はそ
の厚さ分は全て除去されるようエッチングされるので、
ｉ型半導体層ＡＳも若干その表面部分がエッチングされ
るが、その程度はエッチング時間で制御すればよい。

【００４０】ソース電極ＳＤ１は透明画素電極ＩＴＯ１
に接続されている。ソース電極ＳＤ１は、ｉ型半導体層
ＡＳ段差（第２導電膜ｇ２の膜厚、陽極酸化膜ＡＯＦの
膜厚、ｉ型半導体層ＡＳの膜厚およびＮ⁺型半導体層ｄ
０の膜厚を加算した膜厚に相当する段差）に沿って構成
されている。具体的には、ソース電極ＳＤ１は、ｉ型半
導体層ＡＳの段差に沿って形成された第２導電膜ｄ２
と、この第２導電膜ｄ２の上部に形成した第３導電膜ｄ
３とで構成されている。ソース電極ＳＤ１の第３導電膜
ｄ３は第２導電膜ｄ２のＣｒ膜がストレスの増大から厚
く形成できず、ｉ型半導体層ＡＳの段差形状を乗り越え
られないので、このｉ型半導体層ＡＳを乗り越えるため
に構成されている。つまり、第３導電膜ｄ３は厚く形成
することでステップカバレッジを向上している。第３導
電膜ｄ３は厚く形成できるので、ソース電極ＳＤ１の抵
抗値（ドレイン電極ＳＤ２や映像信号線ＤＬについても
同様）の低減に大きく寄与している。

【００４１】（ゲート電極ＧＴ、ソース電極ＳＤ１、ド
レイン電極ＳＤ２、ｉ型半導体層ＡＳ）液晶表示部（液
晶表示パネル）を構成する両基板ＳＵＢ１、ＳＵＢ２と
垂直な方向から見た場合に、チャネル形成用半導体層で
あるｉ型半導体層ＡＳの外周から少なくとも１０μｍ以
内の領域ＩＬに、ソース電極ＳＤ１、ドレイン電極ＳＤ
２、ゲート電極ＧＴの少なくとも１つが必ず存在してい
る。これにより、ｉ型半導体層ＡＳにバックライト光
（図２のバックライトＢＬ参照）や外光（バックライト
を反対側に配置した場合）が当たるのを防止することが
でき、光導電現象に起因する表示品質の低下の問題を防
止することができる。具体的には、薄膜トランジスタＴ
ＦＴの抵抗率が変化することにより、黒くなるべきとこ
ろが白くなったり、所定の色が表示されず、変化した
り、あるいは表示むらが生じるのを防止することができ
る。なお、ソース電極ＳＤ１の透明画素電極ＩＴＯ１側
の形状はブラックマトリクスＢＭの形状に合わせてあ
る。

【００４２】図１５は、本発明の少なくとも１０μｍ以
内の領域を遮光する必要がある根拠を示す図である。チ
ャネル形成用半導体層であるｉ型半導体層ＡＳの外周か
らＸμｍ以内の領域ＩＬに、ソース電極ＳＤ１、ドレイ
ン電極ＳＤ２、ゲート電極ＧＴのいずれか１つが遮光膜
として必ず存在する場合は、透明ガラス基板ＳＵＢ１と
対向する透明ガラス基板ＳＵＢ２の対向面の反射面、例
えばブラックマトリクスＢＭで反射し、ｉ型半導体層Ａ
Ｓに当たるバックライト光の相対照度Ｌｘを、バックラ
イトの照度を１としてＹ軸に示したものである。ｉ型半
導体層ＡＳの周辺約１０μｍ以内の領域を遮光すること
で、ｉ型半導体層ＡＳに当たるバックライト光が０とな
る。

【００４３】（保護膜ＰＳＶ１）薄膜トランジスタＴＦ
Ｔおよび透明画素電極ＩＴＯ１上には保護膜ＰＳＶ１が
設けられている。保護膜ＰＳＶ１は主に薄膜トランジス
タＴＦＴを湿気等から保護するために形成されており、
透明性が高くしかも耐湿性の良いものを使用する。保護
膜ＰＳＶ１はたとえばプラズマＣＶＤ装置で形成した酸
化シリコン膜や窒化シリコン膜で形成されており、１μ
ｍ程度の膜厚で形成する。

【００４４】（ブラックマトリクスＢＭ）上部透明ガラ
ス基板ＳＵＢ２側には、外部光（図２では上方からの
光）がチャネル形成領域として使用されるｉ型半導体層
ＡＳに入射されないように、ブラックマトリクスＢＭが
設けられ、ブラックマトリクスＢＭはほぼ透明画素電極
ＩＴＯ１を除くようなパターンとされている。

【００４５】したがって、薄膜トランジスタＴＦＴのｉ
型半導体層ＡＳは上下にあるブラックマトリクスＢＭお
よび大き目のゲート電極ＧＴによってサンドイッチにさ
れ、その部分は外部の自然光やバックライト光が当たら
なくなる。ブラックマトリクスＢＭは画素の周囲に形成
され、つまり、ブラックマトリクスＢＭは格子状に形成
され、この格子で１画素の有効表示領域が仕切られてい
る。したがって、各画素の輪郭がブラックマトリクスＢ
Ｍによってはっきりとし、コントラストが向上する。つ
まり、ブラックマトリクスＢＭはブラックマトリクスと
ｉ型半導体層ＡＳに対する遮光との２つの機能をもつ。

【００４６】また、透明画素電極ＩＴＯ１のラビング方
向の根本側のエッジ部に対向する部分（図示せず）がブ
ラックマトリクスＢＭによって遮光されているから、上
記部分にドメインが発生したとしても、ドメインが見え
ないので、表示特性が劣化することはない。

【００４７】なお、バックライトを上部透明ガラス基板
ＳＵＢ２側に取り付け、下部透明ガラス基板ＳＵＢ１を
観察側（外部露出側）とすることもできる。

【００４８】（カラーフィルタＦＩＬ）カラーフィルタ
ＦＩＬはアクリル樹脂等の樹脂材料で形成される染色基
材に染料を着色して構成されている。カラーフィルタＦ
ＩＬは画素に対向する位置・形状に上述のようにトライ
アングル状に配置形成され（図５）、染め分けられてい
る（図５は図４に対応してカラーフィルタＦＩＬのみを
描いたもので、Ｂ、Ｒ、Ｇの各カラーフィルターＦＩＬ
はそれぞれ、平行な縦線、４５°、１３５°のハッチを
施してある）。カラーフィルタＦＩＬは透明画素電極Ｉ
ＴＯ１の全てを覆うように大き目に形成され、ブラック
マトリクスＢＭはカラーフィルタＦＩＬおよび透明画素
電極ＩＴＯ１のエッジ部分と重なるよう透明画素電極Ｉ
ＴＯ１の周縁部より内側に形成されている。

【００４９】カラーフィルタＦＩＬは次のように形成す
ることができる。まず、上部透明ガラス基板ＳＵＢ２の
表面に染色基材を形成し、フォトリソグラフィ技術で赤
色フィルタ形成領域以外の染色基材を除去する。この
後、染色基材を赤色染料で染め、固着処理を施し、赤色
フィルタＲを形成する。つぎに、同様な工程を施すこと
によって、緑色フィルタＧ、青色フィルタＢを順次形成
する。

【００５０】（保護膜ＰＳＶ２）保護膜ＰＳＶ２はカラ
ーフィルタＦＩＬを異なる色に染め分けた染料が液晶Ｌ
Ｃに漏れることを防止するために設けられている。保護
膜ＰＳＶ２は例えばアクリル樹脂、エポキシ樹脂等の透
明樹脂材料で形成されている。

【００５１】（共通透明画素電極ＩＴＯ２）共通透明画
素電極ＩＴＯ２は、下部透明ガラス基板ＳＵＢ１側に画
素ごとに設けられた透明画素電極ＩＴＯ１に対向し、液
晶ＬＣの光学的な状態は各画素電極ＩＴＯ１と共通透明
画素電極ＩＴＯ２との間の電位差（電界）に応答して変
化する。この共通透明画素電極ＩＴＯ２にはコモン電圧
Ｖcomが印加されるように構成されている。コモン電圧
Ｖcomは映像信号線ＤＬに印加されるロウレベルの駆動
電圧Ｖｄminとハイレベルの駆動電圧Ｖｄmaxとの中間電
位である。

【００５２】（ゲート端子部）図６は表示マトリクスの
走査信号線ＧＬからその外部接続端子ＧＴＭまでの接続
構造を示す図であり、（Ａ）は平面であり（Ｂ）は
（Ａ）のＢ−Ｂ切断線における断面を示している。な
お、同図は図４のマトリクスを基準にすれば基板ＳＵＢ
１の左端付近を示すものである。

【００５３】ＡＯは写真処理用のマスクパターン、言い
換えれば選択的陽極酸化のホトレジストパターンであ
る。従って、このホトレジストは陽極酸化後除去され、
図に示すパターンＡＯは完成品としては残らないが、ゲ
ート配線ＧＬには断面図に示すように酸化膜ＡＯＦが選
択的に形成されるのでその軌跡が残る。平面図におい
て、ホトレジストの境界線ＡＯを基準にして左側はレジ
ストで覆い陽極酸化をしない領域、右側はレジストから
露出され陽極酸化される領域である。陽極酸化されたＡ
Ｌ層ｇ２は表面にその酸化物Ａｌ₂Ｏ₃膜ＡＯＦが形成さ
れ下方の導電部は体積が減少する。勿論、陽極酸化はそ
の導電部が残るように適切な時間、電圧などを設定して
行われる。マスクパターンＡＯは前述したように、走査
線ＧＬに単一の直線では交差せず、クランク状に折れ曲
がって交差させている。

【００５４】図中ＡＬ層ｇ２は、判り易くするためハッ
チを施してあるが、陽極化成されない領域は櫛状にパタ
ーニングされている。これは、Ａｌ層の幅が広いと表面
にホイスカが発生するので、１本１本の幅は狭くし、そ
れらを複数本並列に束ねた構成とすることにより、ホイ
スカの発生を防ぎつつ、断線の確率や導電率の犠牲を最
低限に押さえる狙いである。従って、本例では櫛の根本
に相当する部分もマスクＡＯに沿ってずらしている。

【００５５】ゲート端子ＧＴＭは酸化珪素ＳＩＯ層と接
着性の良いＣｒ層ｇ１と、更にその表面を保護し画素電
極ＩＴＯ１と同レベル（同層、同時形成）の透明導電層
ｄ１とで構成されている。なお、ゲート絶縁膜ＧＩ上及
びその側面部に形成された導電層ｄ２及びｄ３は、導電
層ｄ３やｄ２のエッチング時ピンホール等が原因で導電
層ｇ２やｇ１が一緒にエッチングされないようその領域
をホトレジストで覆っていた結果として残っているもの
である。又、ゲート絶縁膜ＧＩを乗り越えて右方向に延
長されたＩＴＯ層ｄ１は同様な対策を更に万全とさせた
ものである。

【００５６】平面図において、ゲート絶縁膜ＧＩはその
境界線よりも右側に、保護膜ＰＳＶ１もその境界線より
も右側に形成されており、左端に位置する端子部ＧＴＭ
はそれらから露出し外部回路との電気的接触ができるよ
うになっている。図では、ゲート線ＧＬとゲート端子の
一つの対のみが示されているが、実際はこのような対が
図で上下に複数本並べられ、図でゲート端子の左端は、
製造過程では、基板の切断領域を越えて延長され短絡さ
れる。製造過程におけるこのような短絡は陽極化成時の
給電と、配向膜ＯＲＩ１のラビング時等の静電破壊防止
に役立つ。

【００５７】（ドレイン端子ＤＴＭ）図７は映像信号線
ＤＬからその外部接続端子ＤＴＭまでの接続を示す図で
あり、（Ａ）はその平面を示し、（Ｂ）は（Ａ）のＢ−
Ｂ切断線における断面を示す。同図は、図４のマトリク
スを基準にすれば基板ＳＵＢ１の上端部及び下端部を示
しており、便宜上方向は変えてあるが左端方向が基板Ｓ
ＵＢ１の上端部又は下端部に該当する。

【００５８】ＴＳＴｄは検査端子でありここには外部回
路は接続されない。検査端子ＴＳＴｄと外部接続ドレイ
ン端子ＤＴＭは上下方向に千鳥状に複数交互に配列さ
れ、検査端子ＴＳＴｄは図に示すとおり基板ＳＵＢ１の
端部に到達することなく終端しているが、ドレイン端子
ＤＴＭは基板ＳＵＢ１の切断線を越えて更に延長され、
製造過程中は静電破壊防止のためその全てが互いに短絡
される。図中検査端子ＴＳＴｄが存在する映像信号線Ｄ
Ｌのマトリクスを挟んで反対側にはドレイン接続端子が
接続され、逆にドレイン接続端子ＤＴＭが存在する映像
信号線ＤＬのマトリクスを挟んで反対側には検査端子が
接続されるドレイン接続端子ＤＴＭは前述したゲート端
子ＧＴＭと同様な理由でＣｒ層ｇ１及びＩＴＯ層ｄ１の
２層で形成されており、ゲート絶縁膜ＧＩを除去した部
分で映像信号線ＤＬと接続されている。ゲート絶縁膜Ｇ
Ｉの端部上に形成された半導体層ＡＳはゲート絶縁膜Ｇ
Ｉの縁をテーパ状にエッチングするためのものである。
端子ＤＴＭ上では外部回路との接続を行うため保護膜Ｐ
ＳＶ１は勿論のこと取り除かれている。ＡＯは前述した
陽極酸化マスクでありその境界線はマトリクス全体をを
大きく囲むように形成され、図ではその境界線から左側
がマスクで覆われるが、この図で覆われない部分には層
ｇ２が存在しないのでこのパターンは直接は関係しな
い。

【００５９】（保持容量素子Ｃaddの構造）透明画素電
極ＩＴＯ１は、薄膜トランジスタＴＦＴと接続される端
部と反対側の端部において、隣りの走査信号線ＧＬと重
なるように形成されている。この重ね合わせは、図３か
らも明らかなように、透明画素電極ＩＴＯ１を一方の電
極ＰＬ２とし、隣りの走査信号線ＧＬを他方の電極ＰＬ
１とする保持容量素子（静電容量素子）Ｃaddを構成す
る。この保持容量素子Ｃaddの誘電体膜は、薄膜トラン
ジスタＴＦＴのゲート絶縁膜として使用される絶縁膜Ｇ
Ｉおよび陽極酸化膜ＡＯＦで構成されている。

【００６０】保持容量素子Ｃaddは、図１からも明らか
なように、走査信号線ＧＬの第２導電膜ｇ２の部分に形
成されている。なお、映像信号線ＤＬと交差する部分の
第２導電膜ｇ２は映像信号線ＤＬとの短絡の確率を小さ
くするため細くされている。保持容量素子Ｃaddの電極
ＰＬ１の段差部において透明画素電極ＩＴＯ１が断線し
ても、その段差をまたがるように形成された第２導電膜
ｄ２および第３導電膜ｄ３で構成された島領域によって
その不良は補償される。この島領域は、開口率を低下し
ないように、できる限り小さく構成する。

【００６１】（表示装置全体等価回路）表示マトリクス
部の等価回路とその周辺回路の結線図を図８に示す。同
図は回路図ではあるが、実際の幾何学的配置に対応して
描かれている。ＡＲは複数の画素を二次元状に配列した
マトリクス・アレイである。

【００６２】図中、Ｘ（添字省略）は映像信号線ＤＬを
意味し、添字Ｇ、ＢおよびＲがそれぞれ緑、青および赤
画素に対応して付加されている。Ｙは走査信号線ＧＬを
意味し、添字１，２，３，…，endは走査タイミングの
順序に従って付加されている。

【００６３】映像信号線Ｘ（添字省略）は交互に上側
（または奇数）映像信号駆動回路Ｈｅ、下側（または偶
数）映像信号駆動回路Ｈｏに接続されている。

【００６４】走査信号線Ｙ（添字省略）は垂直走査回路
Ｖに接続されている。

【００６５】ＳＵＰは１つの電圧源から複数の分圧した
安定化された電圧源を得るための電源回路やホスト（上
位演算処理装置）からのＣＲＴ（陰極線管）用の情報を
ＴＦＴ液晶表示装置用の情報に交換する回路を含む回路
である。

【００６６】（保持容量素子Ｃaddの等価回路とその動
作）図１に示される画素の等価回路を図９に示す。図９
において、Ｃgsは薄膜トランジスタＴＦＴのゲート電極
ＧＴとソース電極ＳＤ１との間に形成される寄生容量で
ある。寄生容量Ｃgsの誘電体膜は絶縁膜ＧＩおよび陽極
酸化膜ＡＯＦである。Ｃpixは透明画素電極ＩＴＯ１
（ＰＩＸ）と共通透明画素電極ＩＴＯ２（ＣＯＭ）との
間に形成される液晶容量である。液晶容量Ｃpixの誘電
体膜は液晶ＬＣ、保護膜ＰＳＶ１および配向膜ＯＲＩ
１、ＯＲＩ２である。Ｖlcは中点電位である。

【００６７】保持容量素子Ｃaddは、薄膜トランジスタ
ＴＦＴがスイッチングするとき、中点電位（画素電極電
位）Ｖlcに対するゲート電位変化ΔＶgの影響を低減す
るように働く。この様子を式で表すと、次式のようにな
る。

【００６８】 ΔＶlc＝{Ｃgs/(Ｃgs+Ｃadd+Ｃpix)}×ΔＶｇここで、ΔＶｌｃはΔＶgによる中点電位の変化分を表
わす。この変化分ΔＶlcは液晶ＬＣに加わる直流成分の
原因となるが、保持容量Ｃaddを大きくすればする程、
その値を小さくすることができる。また、保持容量素子
Ｃaddは放電時間を長くする作用もあり、薄膜トランジ
スタＴＦＴがオフした後の映像情報を長く蓄積する。液
晶ＬＣに印加される直流成分の低減は、液晶ＬＣの寿命
を向上し、液晶表示画面の切り替え時に前の画像が残る
いわゆる焼き付きを低減することができる。

【００６９】前述したように、ゲート電極ＧＴはｉ型半
導体層ＡＳを完全に覆うよう大きくされている分、ソー
ス電極ＳＤ１、ドレイン電極ＳＤ２とのオーバラップ面
積が増え、したがって寄生容量Ｃgsが大きくなり、中点
電位Ｖlcはゲート（走査）信号Ｖgの影響を受け易くな
るという逆効果が生じる。しかし、保持容量素子Ｃadd
を設けることによりこのデメリットも解消することがで
きる。

【００７０】保持容量素子Ｃaddの保持容量は、画素の
書込特性から、液晶容量Ｃpixに対して４〜８倍（４・Ｃ
pix＜Ｃadd＜８・Ｃpix）、寄生容量Ｃgsに対して８〜３
２倍（８・Ｃgs＜Ｃadd＜３２・Ｃgs）程度の値に設定す
る。

【００７１】（保持容量素子Ｃadd電極線の結線方法）
保持容量電極線としてのみ使用される初段の走査信号線
ＧＬ（Ｙ₀）は、図８に示すように、共通透明画素電極
ＩＴＯ２（Ｖcom）に接続する。基板ＳＵＢ２の共通透
明画素電極ＩＴＯ２は、前述したように、液晶表示装置
の周縁部において銀ペースト材によって基板ＳＵＢ１の
外部引出配線に接続されているので、初段の走査信号線
ＧＬ（Ｙ₀）は基板ＳＵＢ１側でその外部引出配線に接
続すれば良い。或いは、初段の保持容量電極線Ｙ₀は最
終段の走査信号線Ｙendに接続、Ｖcom以外の直流電位点
（交流接地点）に接続するかまたは垂直走査回路Ｖから
１つ余分に走査パルスＹ₀を受けるように接続してもよ
い。

【００７２】（製造方法）つぎに、上述した液晶表示装
置の基板ＳＵＢ１側の製造方法について図１０〜図１２
を参照して説明する。なお同図において、中央の文字は
工程名の略称であり、左側は図２に示す画素部分、右側
は図６に示すゲート端子付近の断面形状でみた加工の流
れを示す。工程Ｄを除き工程Ａ〜工程Ｉは各写真処理に
対応して区分けしたもので、各工程のいずれの断面図も
写真処理後の加工が終わりフォトレジストを除去した段
階を示している。なお、写真処理とは本説明ではフォト
レジストの塗布からマスクを使用した選択露光を経てそ
れを現像するまでの一連の作業を示すものとし、繰返し
の説明は避ける。以下区分けした工程に従って、説明す
る。

【００７３】工程Ａ、図１０７０５９ガラス（商品名）からなる下部透明ガラス基板
ＳＵＢ１の両面に酸化シリコン膜ＳＩＯをディップ処理
により設けたのち、５００℃、６０分間のベークを行な
う。下部透明ガラス基板ＳＵＢ１上に膜厚が１１００Å
のクロムからなる第１導電膜ｇ１をスパッタリングによ
り設け、写真処理後、エッチング液として硝酸第２セリ
ウムアンモニウム溶液で第１導電膜ｇ１を選択的にエッ
チングする。それによって、ゲート端子ＧＴＭ、ドレイ
ン端子ＤＴＭ、ゲート端子ＧＴＭを接続する陽極酸化バ
スライン（図示せず）、ドレイン端子ＤＴＭを短絡する
バスライン（図示せず）、陽極酸化バスラインに接続さ
れた陽極酸化パッド（図示せず）を形成する。

【００７４】工程Ｂ、図１０膜厚が２８００ÅのＡｌ−Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｓ
ｉ−Ｔｉ、Ａｌ−Ｓｉ−Ｃｕ等からなる第２導電膜ｇ２
をスパッタリングにより設ける。写真処理後、リン酸と
硝酸と氷酢酸との混酸液で第２導電膜ｇ２を選択的にエ
ッチングする。

【００７５】工程Ｃ、図１０写真処理後（前述した陽極酸化マスクＡＯ形成後）、３
％酒石酸をアンモニアによりＰＨ６.２５±０.０５に調
整した溶液をエチレングリコール液で１：９に稀釈した
液からなる陽極酸化液中に基板ＳＵＢ１を浸漬し、化成
電流密度が０.５ｍＡ／ｃｍ²になるように調整する（定
電流化成）。次に所定のＡｌ₂Ｏ₃膜厚が得られるのに必
要な化成電圧１２５Ｖに達するまで陽極酸化を行う。そ
の後この状態で数１０分保持することが望ましい（定電
圧化成）。これは均一なＡｌ₂Ｏ₃膜を得る上で大事なこ
とである。それによって、導電膜ｇ２を陽極酸化され、
走査信号線ＧＬ、ゲート電極ＧＴおよび電極ＰＬ１上に
膜厚が１８００Åの陽極酸化膜ＡＯＦが形成される工程Ｄ、図１１プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が２０００Åの窒化Ｓｉ膜を設
け、プラズマＣＶＤ装置にシランガス、水素ガスを導入
して、膜厚が２０００Åのｉ型非晶質Ｓｉ膜を設けたの
ち、プラズマＣＶＤ装置に水素ガス、ホスフィンガスを
導入して、膜厚が３００ÅのＮ⁺型非晶質Ｓｉ膜を設け
る。

【００７６】工程Ｅ、図１１写真処理後、ドライエッチングガスとしてＳＦ₆、ＣＣ
ｌ₄を使用してＮ⁺型非晶質Ｓｉ膜、ｉ型非晶質Ｓｉ膜を
選択的にエッチングすることにより、ｉ型半導体層ＡＳ
の島を形成する。

【００７７】工程Ｆ、図１１写真処理後、ドライエッチングガスとしてＳＦ₆を使用
して、窒化Ｓｉ膜を選択的にエッチングする。

【００７８】工程Ｇ、図１２膜厚が１４００ÅのＩＴＯ膜からなる第１導電膜ｄ１を
スパッタリングにより設ける。写真処理後、エッチング
液として塩酸と硝酸との混酸液で第１導電膜ｄ１を選択
的にエッチングすることにより、ゲート端子ＧＴＭ、ド
レイン端子ＤＴＭの最上層および透明画素電極ＩＴＯ１
を形成する。

【００７９】工程Ｈ、図１２膜厚が６００ÅのＣｒからなる第２導電膜ｄ２をスパッ
タリングにより設け、さらに膜厚が４０００ÅのＡｌ−
Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｔｉ、Ａｌ−Ｓｉ−Ｃ
ｕ等からなる第３導電膜ｄ３をスパッタリングにより設
ける。写真処理後、第３導電膜ｄ３を工程Ｂと同様な液
でエッチングし、第２導電膜ｄ２を工程Ａと同様な液で
エッチングし、映像信号線ＤＬ、ソース電極ＳＤ１、ド
レイン電極ＳＤ２を形成する。つぎに、ドライエッチン
グ装置にＣＣｌ₄、ＳＦ₆を導入して、Ｎ⁺型非晶質Ｓｉ
膜をエッチングすることにより、ソースとドレイン間の
Ｎ⁺型半導体層ｄ０を選択的に除去する。

【００８０】工程Ｉ、図１２プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が１μｍの窒化Ｓｉ膜を設け
る。写真処理後、ドライエッチングガスとしてＳＦ₆を
使用した写真蝕刻技術で窒化Ｓｉ膜を選択的にエッチン
グすることによって、保護膜ＰＳＶ１を形成する。

【００８１】実施例２図１３は本発明の実施例２のアクティブ・マトリクス方
式カラー液晶表示装置の一画素とその周辺を示す平面図
である。

【００８２】本実施例においても、図１３に示すよう
に、液晶表示部（液晶表示パネル）を構成する両基板Ｓ
ＵＢ１、ＳＵＢ２と垂直な方向から見た場合に、チャネ
ル形成用半導体層であるｉ型半導体層ＡＳの外周から少
なくとも１０μｍ以内の領域ＩＬに、ソース電極ＳＤ
１、ドレイン電極ＳＤ２、ゲート電極ＧＴの少なくとも
１つが必ず存在している。これにより、ｉ型半導体層Ａ
Ｓに外光やバックライト光が当たるのを防止することが
でき、光導電現象に起因する表示品質の低下の問題を防
止することができる。

【００８３】図１３において、ＴＦＴは薄膜トランジス
タ、ＩＴＯ１は透明画素電極、ＧＬは走査信号線、ＧＢ
Ｐは走査信号線ＧＬのバイパス（副行路）、ＤＬは映像
信号線、ＳＨ１、ＳＨ２、ＳＨ３は短絡（または断線）
が発生して線欠陥が発生しやすい部分（短絡発生部と称
す）で、ＳＨ１は走査信号線ＧＬと映像信号線ＤＬとが
交差する第１の交差部、ＳＨ２は走査信号線ＧＬのバイ
パスＧＢＰと映像信号線ＤＬとが交差する第２の交差
部、ＳＨ３は走査信号線ＧＬと映像信号線ＤＬとが重ね
合わせられた部分、すなわち、薄膜トランジスタＴＦＴ
において、走査信号線ＧＬと一体であるゲート電極ＧＴ
と、映像信号線ＤＬと一体であるドレイン電極ＳＤ２と
が重ね合わせられた部分である。ＲＴＬ１、ＲＴＬ２、
ＲＴＬ３はレーザを用いて切断するレーザトリミング部
である。なお、図１３では、理解しやすいように、走査
信号線ＧＬには右上がりの斜線を付し、映像信号線ＤＬ
には右下がりの斜線を付した。

【００８４】本実施例では、図１３に示すように、各画
素毎に、走査信号線ＧＬにバイパスＧＢＰを設け、この
バイパスＧＢＰは走査信号線ＧＬと映像信号線ＤＬとの
第１の交差部ＳＨ１の上流側で走査信号線ＧＬから分岐
し、バイパスＧＢＰと映像信号線ＤＬとの第２の交差部
ＳＨ２および薄膜トランジスタＴＦＴの下流側で走査信
号線ＧＬに合流している。

【００８５】すなわち、本実施例では、図１３に示すよ
うに、走査信号線ＧＬと薄膜トランジスタＴＦＴのゲ
ート電極ＧＴとを兼用したので、開口率を向上できる。

【００８６】走査信号線ＧＬにバイパスＧＢＰを各画
素毎に設け、走査信号線ＧＬとバイパスＧＢＰとにより
外部回路と接続された閉ループを各画素毎に形成したの
で、閉ループに短絡が生じた場合、レーザ等を用いて閉
ループのどこを切断しても外部回路に接続され、線欠陥
を修正できる。なお、閉ループを構成する走査信号線Ｇ
Ｌに断線が発生しても、走査信号はバイパスＧＢＰを通
り、線欠陥は発生しない。また、閉ループを構成するバ
イパスＧＢＰに断線が発生しても、走査信号は走査信号
線ＧＬの主行路を通り、線欠陥は発生しない。

【００８７】映像信号線ＤＬを閉ループと２箇所で交
差させたので、走査信号線ＧＬと映像信号線ＤＬとの該
２箇所の交差部や重ね合わされた部分（すなわち、薄膜
トランジスタＴＦＴ部において、走査信号線ＧＬと一体
であるゲート電極ＧＴと、映像信号線ＤＬと一体である
ドレイン電極ＳＤ２とが重ね合わせられた部分）のどの
箇所において短絡が発生しても短絡部の両側の閉ループ
を切断することにより線欠陥を完全に修正できる。

【００８８】すなわち、第１に、第１の交差部ＳＨ１で
走査信号線ＧＬと映像信号線ＤＬとの短絡が発生した場
合には、第１の交差部ＳＨ１の両側（第１の交差部ＳＨ
１の上流側および下流側）の走査信号線ＧＬをレーザを
用いてレーザトリミング部ＲＴＬ１、ＲＴＬ２で示すよ
うに切断することにより、短絡部は電気的に切り離さ
れ、かつ、走査信号はバイパスＧＢＰを通り、線欠陥を
修正することができる。また、第１の交差部ＳＨ１で断
線が発生しても、走査信号はバイパスＧＢＰを通り、線
欠陥は発生しない。

【００８９】第２に、第２の交差部ＳＨ２で走査信号線
ＧＬと映像信号線ＤＬとの短絡が発生した場合には、第
２の交差部ＳＨ２の両側（第２の交差部ＳＨ２の上流側
および下流側）のバイパスＧＢＰをレーザを用いてレー
ザトリミング部ＲＴＬ３、ＲＴＬ４で示すように切断す
ることにより、短絡部は電気的に切り離され、かつ、走
査信号は走査信号線ＧＬの主行路を通り、線欠陥を修正
することができる。また、第２の交差部ＳＨ２で断線が
発生しても、走査信号は走査信号線ＧＬの主行路を通
り、線欠陥は発生しない。

【００９０】第３に、薄膜トランジスタＴＦＴにおい
て、走査信号線ＧＬと一体であるゲート電極ＧＴと、映
像信号線ＤＬと一体であるドレイン電極ＳＤ２との短絡
が発生した場合には、第１の交差部ＳＨ１および薄膜ト
ランジスタＴＦＴの両側（第１の交差部ＳＨ１の上流側
および薄膜トランジスタＴＦＴの下流側）の走査信号線
ＧＬをレーザを用いて例えばレーザトリミング部ＲＴＬ
１、ＲＴＬ５で示すように切断することにより、短絡部
（薄膜トランジスタＴＦＴ）は電気的に切り離され、か
つ、走査信号はバイパスＧＢＰを通り、この短絡した薄
膜トランジスタＴＦＴを有する画素の点欠陥で済み、線
欠陥を点欠陥に修正することができる。

【００９１】なお、走査信号線ＧＬと一体であるゲート
電極ＧＴと、映像信号線ＤＬと一体でないソース電極Ｓ
Ｄ１とが重ね合わせられた部分において短絡が発生した
場合には、この短絡した薄膜トランジスタＴＦＴを有す
る画素の点欠陥で済む。

【００９２】このように、走査信号線ＧＬと映像信号線
ＤＬが交差したり、ゲート電極ＧＴとドレイン電極ＳＤ
２が重なる部分ＳＨ１、ＳＨ２、ＳＨ３で短絡または断
線が発生して線欠陥が発生する場合でも、線欠陥を修正
することができ、線欠陥のない表示画面が得られ、液晶
表示装置の歩留りを向上させ、製造コストを下げること
ができる。なお、走査信号線ＧＬと映像信号線ＤＬある
いはバイパスＧＢＰとの２つの第１の交差部ＳＨ１、第
２の交差部ＳＨ２の両方に、短絡、断線が発生する確率
は低い。

【００９３】画素電極ＩＴＯ１を一方の電極とし、隣
の画素のバイパスＧＢＰを他方の電極とする保持容量素
子Ｃaddを形成したので、保持容量素子Ｃadd部に短絡が
発生した場合、該短絡部の両側のバイパスＧＢＰを切断
することにより、短絡部は電気的に切り離され、保持容
量素子Ｃadd部の短絡による点欠陥を修正できる。ま
た、保持容量素子Ｃaddを設けたので、液晶の寿命の低
下と、液晶表示画面の切り替え時に前の画像が残るいわ
ゆる焼き付きの原因となる、薄膜トランジスタＴＦＴの
スイッチング時に液晶に加わる直流成分を低減できる。
また、保持容量素子Ｃaddは放電時間を長くする作用も
あり、薄膜トランジスタＴＦＴがオフした後の映像情報
を長く蓄積する。

【００９４】バイパスＧＢＰと保持容量素子Ｃaddと
を兼用したので、開口率を向上できる。

【００９５】すべての画素の薄膜トランジスタＴＦＴ
の向きを同一にしたので、換言すると、すべての画素の
薄膜トランジスタＴＦＴにおいて、映像信号線ＤＬと一
体となったドレイン電極ＳＤ２に対してソース電極ＳＤ
１を同じ向きに配置したので、水平方向または垂直方向
への薄膜トランジスタＴＦＴの形成用マスクの合わせず
れが生じても、薄膜トランジスタＴＦＴのソースまたは
ドレイン電極ＳＤ１、ＳＤ２の重なり具合の変化がすべ
ての画素について同様になるので、薄膜トランジスタＴ
ＦＴの特性のばらつきを防止できる。例えば、薄膜トラ
ンジスタの映像信号線と一体となったドレイン電極に対
するソース電極の向きを走査信号線毎に互い違いになる
ように薄膜トランジスタを配置すると（すなわち、ある
走査信号線の画素の薄膜トランジスタのドレイン電極を
兼ねる映像信号線がその画素に対して左側にあり、その
次段の走査信号線の画素の薄膜トランジスタのドレイン
電極を兼ねる映像信号線が右側にある場合）、薄膜トラ
ンジスタ形成用マスクが水平方向にずれると、走査信号
線毎に薄膜トランジスタのソースまたはドレイン電極の
重なり具合の変化が逆になり、薄膜トランジスタの特性
のばらつきが生じるが、本実施例では、すべての薄膜ト
ランジスタＴＦＴの向きを同一としたので、これを防止
できる。

【００９６】また、画素電極ＩＴＯ１を一方の電極と
し、隣の画素のバイパスＧＢＰを他方の電極とする保持
容量素子Ｃaddを形成したので、保持容量素子Ｃadd部に
短絡が発生した場合、該短絡部の両側のバイパスＧＢＰ
を切断することにより、短絡部は電気的に切り離され、
保持容量素子Ｃadd部の短絡による点欠陥を修正でき
る。さらに、バイパスＧＢＰと保持容量素子Ｃaddとを
兼用したので、開口率を向上できる。

【００９７】ところで、図１の実施例１では、走査信号
線ＧＬのバイパスを設けないので、ゲート−ドレイン間
容量を減少することができる利点がある。また、トラン
ジスタＴＦＴ部における短絡が発生した場合の修正が容
易である利点がある。

【００９８】実施例３図１４は本発明の実施例３のアクティブ・マトリクス方
式カラー液晶表示装置の一画素とその周辺を示す平面図
である。

【００９９】本実施例においても、図１４に示すよう
に、液晶表示部（液晶表示パネル）を構成する両基板Ｓ
ＵＢ１、ＳＵＢ２と垂直な方向から見た場合に、チャネ
ル形成用半導体層であるｉ型半導体層ＡＳの外周から少
なくとも１０μｍ以内の領域ＩＬに、ソース電極ＳＤ
１、ドレイン電極ＳＤ２、ゲート電極ＧＴの少なくとも
１つが必ず存在している。これにより、ｉ型半導体層Ａ
Ｓに外光やバックライト光が当たるのを防止することが
でき、光導電現象に起因する表示品質の低下の問題を防
止することができる。

【０１００】図１４において、ＴＦＴは薄膜トランジス
タ、ＩＴＯ１は透明画素電極、ＧＬは走査信号線、ＧＢ
Ｐは走査信号線ＧＬのバイパス（副行路）、ＤＬは映像
信号線、ＳＨ１、ＳＨ２、ＳＨ３は短絡（または断線）
が発生して線欠陥が発生しやすい部分（短絡発生部と称
す）で、ＳＨ１は走査信号線ＧＬと映像信号線ＤＬとが
交差する第１の交差部、ＳＨ２は走査信号線ＧＬのバイ
パスＧＢＰと映像信号線ＤＬとが交差する第２の交差
部、ＳＨ３は走査信号線ＧＬと映像信号線ＤＬとが重ね
合わせられた部分、すなわち、薄膜トランジスタＴＦＴ
において、走査信号線ＧＬと一体であるゲート電極ＧＴ
と、映像信号線ＤＬと一体であるドレイン電極ＳＤ２と
が重ね合わせられた部分である。ＲＴＬ１、ＲＴＬ２、
ＲＴＬ３はレーザを用いて切断するレーザトリミング部
である。なお、図１４では、理解しやすいように、走査
信号線ＧＬには右上がりの斜線を付し、映像信号線ＤＬ
には右下がりの斜線を付した。

【０１０１】本実施例では、図１４に示すように、各画
素毎に、走査信号線ＧＬにバイパスＧＢＰを設け、この
バイパスＧＢＰは走査信号線ＧＬと映像信号線ＤＬとの
第１の交差部ＳＨ１の上流側で走査信号線ＧＬから分岐
し、バイパスＧＢＰと映像信号線ＤＬとの第２の交差部
ＳＨ２および薄膜トランジスタＴＦＴの下流側で走査信
号線ＧＬに合流している。

【０１０２】すなわち、本実施例では、図１４に示すよ
うに、走査信号線ＧＬと薄膜トランジスタＴＦＴのゲ
ート電極ＧＴとを兼用したので、開口率を向上できる。

【０１０３】走査信号線ＧＬにバイパスＧＢＰを各画
素毎に設け、走査信号線ＧＬとバイパスＧＢＰとにより
外部回路と接続された閉ループを各画素毎に形成したの
で、閉ループに短絡が生じた場合、レーザ等を用いて閉
ループのどこを切断しても外部回路に接続され、線欠陥
を修正できる。なお、閉ループを構成する走査信号線Ｇ
Ｌに断線が発生しても、走査信号はバイパスＧＢＰを通
り、線欠陥は発生しない。また、閉ループを構成するバ
イパスＧＢＰに断線が発生しても、走査信号は走査信号
線ＧＬの主行路を通り、線欠陥は発生しない。

【０１０４】映像信号線ＤＬを閉ループと２箇所で交
差させたので、走査信号線ＧＬと映像信号線ＤＬとの該
２箇所の交差部や重ね合わされた部分（すなわち、薄膜
トランジスタＴＦＴ部において、走査信号線ＧＬと一体
であるゲート電極ＧＴと、映像信号線ＤＬと一体である
ドレイン電極ＳＤ２とが重ね合わせられた部分）のどの
箇所において短絡が発生しても短絡部の両側の閉ループ
を切断することにより線欠陥を完全に修正できる。

【０１０５】すなわち、第１に、第１の交差部ＳＨ１で
走査信号線ＧＬと映像信号線ＤＬとの短絡が発生した場
合には、第１の交差部ＳＨ１の両側（第１の交差部ＳＨ
１の上流側および下流側）の走査信号線ＧＬをレーザを
用いてレーザトリミング部ＲＴＬ１、ＲＴＬ２で示すよ
うに切断することにより、短絡部は電気的に切り離さ
れ、かつ、走査信号はバイパスＧＢＰを通り、線欠陥を
修正することができる。また、第１の交差部ＳＨ１で断
線が発生しても、走査信号はバイパスＧＢＰを通り、線
欠陥は発生しない。

【０１０６】第２に、第２の交差部ＳＨ２で走査信号線
ＧＬと映像信号線ＤＬとの短絡が発生した場合には、第
２の交差部ＳＨ２の両側（第２の交差部ＳＨ２の上流側
および下流側）のバイパスＧＢＰをレーザを用いてレー
ザトリミング部ＲＴＬ３、ＲＴＬ４で示すように切断す
ることにより、短絡部は電気的に切り離され、かつ、走
査信号は走査信号線ＧＬの主行路を通り、線欠陥を修正
することができる。また、第２の交差部ＳＨ２で断線が
発生しても、走査信号は走査信号線ＧＬの主行路を通
り、線欠陥は発生しない。

【０１０７】第３に、薄膜トランジスタＴＦＴにおい
て、走査信号線ＧＬと一体であるゲート電極ＧＴと、映
像信号線ＤＬと一体であるドレイン電極ＳＤ２との短絡
が発生した場合には、第１の交差部ＳＨ１および薄膜ト
ランジスタＴＦＴの両側（第１の交差部ＳＨ１の上流側
および薄膜トランジスタＴＦＴの下流側）の走査信号線
ＧＬをレーザを用いて例えばレーザトリミング部ＲＴＬ
１、ＲＴＬ５で示すように切断することにより、短絡部
（薄膜トランジスタＴＦＴ）は電気的に切り離され、か
つ、走査信号はバイパスＧＢＰを通り、この短絡した薄
膜トランジスタＴＦＴを有する画素の点欠陥で済み、線
欠陥を点欠陥に修正することができる。

【０１０８】なお、走査信号線ＧＬと一体であるゲート
電極ＧＴと、映像信号線ＤＬと一体でないソース電極Ｓ
Ｄ１とが重ね合わせられた部分において短絡が発生した
場合には、この短絡した薄膜トランジスタＴＦＴを有す
る画素の点欠陥で済む。

【０１０９】このように、走査信号線ＧＬと映像信号線
ＤＬが交差したり、ゲート電極ＧＴとドレイン電極ＳＤ
２が重なる部分ＳＨ１、ＳＨ２、ＳＨ３で短絡または断
線が発生して線欠陥が発生する場合でも、線欠陥を修正
することができ、線欠陥のない表示画面が得られ、液晶
表示装置の歩留りを向上させ、製造コストを下げること
ができる。なお、走査信号線ＧＬと映像信号線ＤＬある
いはバイパスＧＢＰとの２つの第１の交差部ＳＨ１、第
２の交差部ＳＨ２の両方に、短絡、断線が発生する確率
は低い。

【０１１０】さらに、第２の交差部ＳＨ２で走査信号線
ＧＬと映像信号線ＤＬとの短絡が発生し、かつ、薄膜ト
ランジスタＴＦＴにおいて、ゲート電極ＧＴと映像信号
線ＤＬと一体であるドレイン電極ＳＤ２が重なる部分Ｓ
Ｈ３で、ゲート電極ＧＴとドレイン電極ＳＤ２との短絡
が発生した場合には、第２の交差部ＳＨ２の両側のバイ
パスＧＢＰと、ゲート電極ＧＴとドレイン電極ＳＤ２が
重なる部分ＳＨ３の左側の映像信号線ＤＬを、レーザを
用いてレーザトリミング部ＲＴＬ３、ＲＴＬ４、および
ＲＴＬ６で示すように切断することにより、２箇所の短
絡部は電気的に切り離され、かつ、走査信号は走査信号
線ＧＬの主行路を通り、線欠陥を点欠陥に修正すること
ができる。

【０１１１】画素電極ＩＴＯ１を一方の電極とし、隣
の画素のバイパスＧＢＰを他方の電極とする保持容量素
子Ｃaddを形成したので、保持容量素子Ｃadd部に短絡が
発生した場合、該短絡部の両側のバイパスＧＢＰを切断
することにより、短絡部は電気的に切り離され、保持容
量素子Ｃadd部の短絡による点欠陥を修正できる。ま
た、保持容量素子Ｃaddを設けたので、液晶の寿命の低
下と、液晶表示画面の切り替え時に前の画像が残るいわ
ゆる焼き付きの原因となる、薄膜トランジスタＴＦＴの
スイッチング時に液晶に加わる直流成分を低減できる。
また、保持容量素子Ｃaddは放電時間を長くする作用も
あり、薄膜トランジスタＴＦＴがオフした後の映像情報
を長く蓄積する。

【０１１２】バイパスＧＢＰと保持容量素子Ｃaddと
を兼用したので、開口率を向上できる。

【０１１３】すべての画素の薄膜トランジスタＴＦＴ
の向きを同一にしたので、換言すると、すべての画素の
薄膜トランジスタＴＦＴにおいて、映像信号線ＤＬと一
体となったドレイン電極ＳＤ２に対してソース電極ＳＤ
１を同じ向きに配置したので、水平方向または垂直方向
への薄膜トランジスタＴＦＴの形成用マスクの合わせず
れが生じても、薄膜トランジスタＴＦＴのソースまたは
ドレイン電極ＳＤ１、ＳＤ２の重なり具合の変化がすべ
ての画素について同様になるので、薄膜トランジスタＴ
ＦＴの特性のばらつきを防止できる。例えば、薄膜トラ
ンジスタの映像信号線と一体となったドレイン電極に対
するソース電極の向きを走査信号線毎に互い違いになる
ように薄膜トランジスタを配置すると（すなわち、ある
走査信号線の画素の薄膜トランジスタのドレイン電極を
兼ねる映像信号線がその画素に対して左側にあり、その
次段の走査信号線の画素の薄膜トランジスタのドレイン
電極を兼ねる映像信号線が右側にある場合）、薄膜トラ
ンジスタ形成用マスクが水平方向にずれると、走査信号
線毎に薄膜トランジスタのソースまたはドレイン電極の
重なり具合の変化が逆になり、薄膜トランジスタの特性
のばらつきが生じるが、本実施例では、すべての薄膜ト
ランジスタＴＦＴの向きを同一としたので、これを防止
できる。

【０１１４】なお、液晶表示部の各画素は、図１４に示
すように、水平方向にも垂直方向にも直線状に並んだ
（ずれていない）ストライプ配置構造となっている。

【０１１５】すべての画素の薄膜トランジスタＴＦＴの
向きは、同一になっている。すなわち、すべての画素の
薄膜トランジスタＴＦＴにおいて、映像信号線ＤＬと一
体となったドレイン電極ＳＤ２に対してソース電極ＳＤ
１が同じ向きに配置されている。したがって、水平方向
または垂直方向への薄膜トランジスタＴＦＴの形成用マ
スクの合わせずれが生じても、薄膜トランジスタＴＦＴ
のソースまたはドレイン電極ＳＤ１、ＳＤ２の重なり具
合の変化がすべての画素について同様になるので、薄膜
トランジスタＴＦＴの特性のばらつきを防止できる。

【０１１６】なお、本実施例では、図１４に示すように
各画素につき、１個の薄膜トランジスタＴＦＴをそれぞ
れ設けたが、各画素において、それぞれ実質的に同一寸
法（チャネル長、チャネル幅が同じ）の薄膜トランジス
タを２個（ＴＦＴ１、ＴＦＴ２とする）並べて配置して
もよい（３個以上配置してもよい）。この場合、透明画
素電極ＩＴＯ１は、薄膜トランジスタＴＦＴ１のソース
電極ＳＤ１および薄膜トランジスタＴＦＴ２のソース電
極ＳＤ１の両方に接続する。これにより、薄膜トランジ
スタＴＦＴ１、ＴＦＴ２のうちの１個に欠陥が生じて
も、その欠陥が表示画面上における線欠陥の発生等の副
作用をもたらす場合は、レーザ光等によって適切な箇所
を切断し、そうでない場合は他方の薄膜トランジスタが
正常に動作しているので放置すればよい。なお、２個の
薄膜トランジスタＴＦＴ１、ＴＦＴ２に同時に欠陥が発
生することは稀であり、このような冗長方式により点欠
陥や線欠陥の確率を極めて小さくすることができる。

【０１１７】また、画素電極ＩＴＯ１を一方の電極と
し、隣の画素のバイパスＧＢＰを他方の電極とする保持
容量素子Ｃaddを形成したので、保持容量素子Ｃadd部に
短絡が発生した場合、該短絡部の両側のバイパスＧＢＰ
を切断することにより、短絡部は電気的に切り離され、
保持容量素子Ｃadd部の短絡による点欠陥を修正でき
る。さらに、バイパスＧＢＰと保持容量素子Ｃaddとを
兼用したので、開口率を向上できる。

【０１１８】なお、図１３、図１４の実施例２、３で
は、走査信号線ＧＬのバイパスＧＢＰは各画素当り１本
だけ設けたが、２本以上設けてもよい。

【０１１９】（変形例）前述の実施例では、Ａｌゲ−ト
配線上のホトレジパタンを、クランク形状で構成した
が、この形状にとらわれるものではない。要はホトレジ
パタンに剥離が発生し進行する時に、これを止める形状
なら矩形、三角形、円形、台形等の単独または組合せで
構成してもよい。

【０１２０】（応用範囲）以上、本発明者によってなさ
れた発明を、実施例に基づき具体的に説明したが、この
発明は、前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。

【０１２１】例えば、走査信号線ＧＬ、映像信号線Ｄ
Ｌ、薄膜トランジスタＴＦＴ等のパターン形状、位置あ
るいは数、あるいはそのバイパスＧＢＰ等は、図１、図
１３、図１４に示したものに限定されないことは言うま
でもない。

【０１２２】さらに、例えば、前述の実施例では最も大
きい量産効果が期待できる液晶表示装置で説明したが、
本発明はそれに限らず、薄膜トランジスタを使用した密
着式フォトセンサー、エレクトロルミネセント表示装置
等の薄膜デバイスにも適用できる。

【０１２３】

【発明の効果】以上説明したように、本発明の液晶表示
装置では、液晶表示パネルの両基板と垂直な方向から見
た場合に、チャネル形成用半導体層の外周から少なくと
も１０μｍ以内の領域に、ソースまたはドレイン電極、
ゲート電極の少なくとも１つを必ず存在させたので、チ
ャネル形成用半導体層に外光やバックライト光が当たる
のを防止することができ、光導電現象に起因する表示品
質の低下の問題を防止することができる。

【図面の簡単な説明】

【図１】本発明の実施例１のアクティブ・マトリクス方
式カラー液晶表示装置の液晶表示部の一画素とその周辺
を示す要部平面図である。

【図２】図１の２−２切断線下における１画素とその周
辺を示す断面図である。

【図３】図１の３−３切断線における付加容量Ｃaddの
断面図である。

【図４】図１に示す画素を複数配置した液晶表示部の要
部平面図である。

【図５】図１に示す画素配列のカラーフィルタ層のみを
描いた要部平面図である。

【図６】本発明が適用されたゲート端子ＧＴＭとゲート
配線ＧＬの接続部近辺を示す平面と断面の図である。

【図７】ドレイン端子ＤＴＭと映像信号線ＤＬとの接続
部付近を示す平面と断面の図である。

【図８】アクティブ・マトリックス方式のカラー液晶表
示装置の液晶表示部を示す等価回路図である。

【図９】図１に示す画素の等価回路図である。

【図１０】基板ＳＵＢ１側の工程Ａ〜Ｃの製造工程を示
す画素部とゲート端子部の断面図のフローチャートであ
る。

【図１１】基板ＳＵＢ１側の工程Ｄ〜Ｆの製造工程を示
す画素部とゲート端子部の断面図のフローチャートであ
る。

【図１２】基板ＳＵＢ１側の工程Ｇ〜Ｉの製造工程を示
す画素部とゲート端子部の断面図のフローチャートであ
る。

【図１３】本発明の実施例２のアクティブ・マトリクス
方式カラー液晶表示装置の液晶表示部の一画素とその周
辺を示す要部平面図である。

【図１４】本発明の実施例３のアクティブ・マトリクス
方式カラー液晶表示装置の液晶表示部の一画素とその周
辺を示す要部平面図である。

【図１５】本発明の１０μｍの根拠を示す図である。

【符号の説明】

ＴＦＴ…薄膜トランジスタ、ＡＳ…ｉ型半導体層、ＧＴ
…ゲート電極、ＳＤ１…ソース電極、ＳＤ２…ドレイン
電極、ＧＬ…走査信号線、ＤＬ…映像信号線、ＩＴＯ１
…透明画素電極、Ｃadd…保持容量素子、ＢＭ…ブラッ
クマトリクス。

Claims

【特許請求の範囲】

【請求項１】チャネル形成用半導体層と、ゲート電極
と、ソースまたはドレイン電極とを含んで成る薄膜トラ
ンジスタ、透明画素電極、第１の配向膜を設けた第１の
絶縁基板と、共通透明画素電極、第２の配向膜を設けた
第２の絶縁基板とを前記第１、第２の配向膜が向き合う
ように重ね合わせ、前記両基板の縁周囲に設けたシール
材によって前記両基板を接着すると共に両基板の間に液
晶を封止して成る液晶表示パネルを有する液晶表示装置
において、前記両基板と垂直な方向から見た場合に、前
記チャネル形成用半導体層の外周から少なくとも１０μ
ｍ以内の領域に、前記ソースまたはドレイン電極、前記
ゲート電極の少なくとも１つが必ず存在することを特徴
とする液晶表示装置。
【請求項２】第１の絶縁基板上に、走査信号線と一体に
形成されたゲート電極と、ゲート絶縁膜と、チャネル形
成用半導体層と、一方が映像信号線と一体に形成された
１対のソースまたはドレイン電極とを順次設けて成る薄
膜トランジスタ、第１の透明画素電極、および第１の配
向膜を設けた前記第１の絶縁基板と、ブラックマトリク
ス、共通透明画素電極、および第２の配向膜を設けた第
２の絶縁基板とを、前記第１、第２の配向膜が向き合う
ように重ね合わせ、前記両基板の縁周囲に設けたシール
材によって前記両基板を接着すると共に両基板の間に液
晶を封止して成る液晶表示パネルと、その下に配置した
バックライトとを有するアクティブ・マトリクス方式の
液晶表示装置において、前記両基板と垂直な方向から見
た場合に、前記チャネル形成用半導体層の外周から少な
くとも１０μｍ以内の領域に、前記ソースまたはドレイ
ン電極、前記ゲート電極の少なくとも１つが必ず存在す
ることを特徴とする液晶表示装置。
【請求項３】第１の絶縁基板上に水平方向に延在し、か
つ垂直方向に複数本配置された走査信号線と、前記第１
の絶縁基板上に垂直方向に延在し、かつ水平方向に複数
本配置された映像信号線と、隣接する２本の前記走査信
号線と隣接する２本の前記映像信号線との交差領域内に
薄膜トランジスタと画素電極とがそれぞれ配置され、前
記薄膜トランジスタと前記画素電極とを一画素の構成要
素とし、前記薄膜トランジスタは前記走査信号線と一体
に形成されたゲート電極と、ゲート絶縁膜と、チャネル
形成用半導体層と、一方が前記映像信号線と一体に形成
された１対のソースまたはドレイン電極とを順次設けて
成り、前記薄膜トランジスタ、第１の透明画素電極、お
よび第１の配向膜を設けた前記第１の絶縁基板と、ブラ
ックマトリクス、共通透明画素電極、および第２の配向
膜を設けた第２の絶縁基板とを、前記第１、第２の配向
膜が向き合うように重ね合わせ、前記両基板の縁周囲に
設けたシール材によって前記両基板を接着すると共に両
基板の間に液晶を封止して成る液晶表示パネルと、その
下に配置したバックライトとを有するアクティブ・マト
リクス方式の液晶表示装置において、前記両基板と垂直
な方向から見た場合に、前記チャネル形成用半導体層の
外周から少なくとも１０μｍ以内の領域に、前記ソース
またはドレイン電極、前記ゲート電極の少なくとも１つ
が必ず存在することを特徴とする液晶表示装置。