JPH05333378A - 薄膜デバイスおよびその製造方法 - Google Patents
薄膜デバイスおよびその製造方法Info
- Publication number
- JPH05333378A JPH05333378A JP14413592A JP14413592A JPH05333378A JP H05333378 A JPH05333378 A JP H05333378A JP 14413592 A JP14413592 A JP 14413592A JP 14413592 A JP14413592 A JP 14413592A JP H05333378 A JPH05333378 A JP H05333378A
- Authority
- JP
- Japan
- Prior art keywords
- film
- conductive film
- liquid crystal
- insulating film
- pixel electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】
【目的】 製造コストを安価にする。
【構成】 窒化シリコン膜上にレジストを形成し、絶縁
膜GIの透明画素電極ITO1を形成すべき位置に穴部
HOPを設け、レジスト上に透明導電膜を設けたのち、
レジストを除去することにより、穴部HOPに透明画素
電極ITO1を形成する。
膜GIの透明画素電極ITO1を形成すべき位置に穴部
HOPを設け、レジスト上に透明導電膜を設けたのち、
レジストを除去することにより、穴部HOPに透明画素
電極ITO1を形成する。
Description
【0001】
【産業上の利用分野】この発明は薄膜トランジスタ等を
使用したアクティブ・マトリクス方式の液晶表示装置等
の薄膜デバイスおよびその製造方法に関する。
使用したアクティブ・マトリクス方式の液晶表示装置等
の薄膜デバイスおよびその製造方法に関する。
【0002】
【従来の技術】アクティブ・マトリクス方式の液晶表示
装置は、マトリクス状に配列された複数の画素電極のそ
れぞれに対応して非線形素子(スイッチング素子)を設
けたものである。各画素における液晶は理論的には常時
駆動(デューティ比1.0)されているので、時分割駆
動方式を採用している、いわゆる単純マトリクス方式と
比べてアクティブ方式はコントラストが良く、特にカラ
ー液晶表示装置では欠かせない技術となりつつある。ス
イッチング素子として代表的なものとしては薄膜トラン
ジスタ(TFT)がある。
装置は、マトリクス状に配列された複数の画素電極のそ
れぞれに対応して非線形素子(スイッチング素子)を設
けたものである。各画素における液晶は理論的には常時
駆動(デューティ比1.0)されているので、時分割駆
動方式を採用している、いわゆる単純マトリクス方式と
比べてアクティブ方式はコントラストが良く、特にカラ
ー液晶表示装置では欠かせない技術となりつつある。ス
イッチング素子として代表的なものとしては薄膜トラン
ジスタ(TFT)がある。
【0003】従来のアクティブ・マトリクス方式の液晶
表示装置においては、ゲート絶縁膜として使用される絶
縁膜上に透明画素電極が設けられている。
表示装置においては、ゲート絶縁膜として使用される絶
縁膜上に透明画素電極が設けられている。
【0004】なお、薄膜トランジスタを使用したアクテ
ィブ・マトリクス方式の液晶表示装置は、たとえば「冗
長構成を採用した12.5型アクティブ・マトリクス方
式カラー液晶ディスプレイ」、日経エレクトロニクス、
頁193〜210、1986年12月15日、日経マグ
ロウヒル社発行、で知られている。
ィブ・マトリクス方式の液晶表示装置は、たとえば「冗
長構成を採用した12.5型アクティブ・マトリクス方
式カラー液晶ディスプレイ」、日経エレクトロニクス、
頁193〜210、1986年12月15日、日経マグ
ロウヒル社発行、で知られている。
【0005】
【発明が解決しようとする課題】このような液晶表示装
置においては、透明画素電極を形成するのに、透明導電
膜のホトエッチング工程を行なわなければならないか
ら、製造コストが高価となる。
置においては、透明画素電極を形成するのに、透明導電
膜のホトエッチング工程を行なわなければならないか
ら、製造コストが高価となる。
【0006】この発明は上述の課題を解決するためにな
されたもので、製造コストが安価な薄膜デバイス、その
製造方法を提供することを目的とする。
されたもので、製造コストが安価な薄膜デバイス、その
製造方法を提供することを目的とする。
【0007】
【課題を解決するための手段】この目的を達成するた
め、この発明においては、薄膜トランジスタと画素電極
とを画素の一構成要素とする薄膜デバイスにおいて、ゲ
ート絶縁膜として使用される絶縁膜に穴部を設け、上記
穴部に上記画素電極を形成する。
め、この発明においては、薄膜トランジスタと画素電極
とを画素の一構成要素とする薄膜デバイスにおいて、ゲ
ート絶縁膜として使用される絶縁膜に穴部を設け、上記
穴部に上記画素電極を形成する。
【0008】また、薄膜トランジスタと画素電極とを画
素の一構成要素とする薄膜デバイスを製造する方法にお
いて、ゲート絶縁膜として使用される絶縁膜上にレジス
トを形成し、上記絶縁膜の上記画素電極を形成すべき位
置に穴部を設け、上記レジスト上に導電膜を設けたの
ち、上記レジストを除去する。
素の一構成要素とする薄膜デバイスを製造する方法にお
いて、ゲート絶縁膜として使用される絶縁膜上にレジス
トを形成し、上記絶縁膜の上記画素電極を形成すべき位
置に穴部を設け、上記レジスト上に導電膜を設けたの
ち、上記レジストを除去する。
【0009】
【作用】この薄膜デバイス、その製造方法においては、
画素電極を形成するのに、導電膜のホトエッチング工程
を行なう必要がない。
画素電極を形成するのに、導電膜のホトエッチング工程
を行なう必要がない。
【0010】
(アクティブ・マトリクス液晶表示装置)以下、アクテ
ィブ・マトリクス方式のカラー液晶表示装置にこの発明
を適用した実施例を説明する。なお、以下説明する図面
で、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
ィブ・マトリクス方式のカラー液晶表示装置にこの発明
を適用した実施例を説明する。なお、以下説明する図面
で、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【0011】図2はこの発明が適用されるアクティブ・
マトリクス方式カラー液晶表示装置の一画素とその周辺
を示す平面図、図1は図2の1−1切断線における断面
を示す図、図4は図2の4−4切断線における断面図で
ある。また、図5には図2に示す画素を複数配置したと
きの平面図を示す。
マトリクス方式カラー液晶表示装置の一画素とその周辺
を示す平面図、図1は図2の1−1切断線における断面
を示す図、図4は図2の4−4切断線における断面図で
ある。また、図5には図2に示す画素を複数配置したと
きの平面図を示す。
【0012】(画素配置)図2に示すように、各画素は
隣接する2本の走査信号線(ゲート信号線または水平信
号線)GLと、隣接する2本の映像信号線(ドレイン信
号線または垂直信号線)DLとの交差領域内(4本の信
号線で囲まれた領域内)に配置されている。各画素は薄
膜トランジスタTFT、透明画素電極ITO1および保
持容量素子Caddを含む。走査信号線GLは列方向に延
在し、行方向に複数本配置されている。映像信号線DL
は行方向に延在し、列方向に複数本配置されている。
隣接する2本の走査信号線(ゲート信号線または水平信
号線)GLと、隣接する2本の映像信号線(ドレイン信
号線または垂直信号線)DLとの交差領域内(4本の信
号線で囲まれた領域内)に配置されている。各画素は薄
膜トランジスタTFT、透明画素電極ITO1および保
持容量素子Caddを含む。走査信号線GLは列方向に延
在し、行方向に複数本配置されている。映像信号線DL
は行方向に延在し、列方向に複数本配置されている。
【0013】(表示部断面全体構造)図1に示すよう
に、液晶LCを基準に下部透明ガラス基板SUB1側に
は薄膜トランジスタTFTおよび透明画素電極ITO1
が形成され、上部透明ガラス基板SUB2側にはカラー
フィルタFIL、遮光用ブラックマトリクスパターンB
Mが形成されている。下部透明ガラス基板SUB1はた
とえば1.1mm程度の厚さで構成されている。また、透
明ガラス基板SUB1、SUB2の両面にはディップ処
理等によって形成された酸化シリコン膜SIOが設けら
れている。このため、透明ガラス基板SUB1、SUB
2の表面に鋭い傷があったとしても、鋭い傷を酸化シリ
コン膜SIOで覆うことができるので、その上にデポジ
ットされる走査信号線GL、遮光膜BM等の膜質を均質
に保つことができる。
に、液晶LCを基準に下部透明ガラス基板SUB1側に
は薄膜トランジスタTFTおよび透明画素電極ITO1
が形成され、上部透明ガラス基板SUB2側にはカラー
フィルタFIL、遮光用ブラックマトリクスパターンB
Mが形成されている。下部透明ガラス基板SUB1はた
とえば1.1mm程度の厚さで構成されている。また、透
明ガラス基板SUB1、SUB2の両面にはディップ処
理等によって形成された酸化シリコン膜SIOが設けら
れている。このため、透明ガラス基板SUB1、SUB
2の表面に鋭い傷があったとしても、鋭い傷を酸化シリ
コン膜SIOで覆うことができるので、その上にデポジ
ットされる走査信号線GL、遮光膜BM等の膜質を均質
に保つことができる。
【0014】図示していないが、液晶封入口を除く透明
ガラス基板SUB1、SUB2の縁周囲全体に沿って液
晶LCを封止するようにシール材が形成され、シール材
はたとえばエポキシ樹脂からなる。上部透明ガラス基板
SUB2側の共通透明画素電極ITO2は、少なくとも
一個所において、銀ペースト材によって下部透明ガラス
基板SUB1側に形成された外部引出配線に接続されて
いる。この外部引出配線は後述するゲート端子GTM、
ドレイン端子DTMと同一製造工程で形成される。
ガラス基板SUB1、SUB2の縁周囲全体に沿って液
晶LCを封止するようにシール材が形成され、シール材
はたとえばエポキシ樹脂からなる。上部透明ガラス基板
SUB2側の共通透明画素電極ITO2は、少なくとも
一個所において、銀ペースト材によって下部透明ガラス
基板SUB1側に形成された外部引出配線に接続されて
いる。この外部引出配線は後述するゲート端子GTM、
ドレイン端子DTMと同一製造工程で形成される。
【0015】配向膜ORI1、ORI2、透明画素電極
ITO1、共通透明画素電極ITO2のそれぞれの層
は、シール材の内側に形成される。偏光板POL1、P
OL2はそれぞれ下部透明ガラス基板SUB1、上部透
明ガラス基板SUB2の外側の表面に形成されている。
液晶LCは液晶分子の向きを設定する下部配向膜ORI
1と上部配向膜ORI2との間に封入され、シール材に
よってシールされている。下部配向膜ORI1は下部透
明ガラス基板SUB1側の保護膜PSV1の上部に形成
される。
ITO1、共通透明画素電極ITO2のそれぞれの層
は、シール材の内側に形成される。偏光板POL1、P
OL2はそれぞれ下部透明ガラス基板SUB1、上部透
明ガラス基板SUB2の外側の表面に形成されている。
液晶LCは液晶分子の向きを設定する下部配向膜ORI
1と上部配向膜ORI2との間に封入され、シール材に
よってシールされている。下部配向膜ORI1は下部透
明ガラス基板SUB1側の保護膜PSV1の上部に形成
される。
【0016】上部透明ガラス基板SUB2の内側(液晶
LC側)の表面には、遮光膜BM、カラーフィルタFI
L、保護膜PSV2、共通透明画素電極ITO2(CO
M)および上部配向膜ORI2が順次積層して設けられ
ている。
LC側)の表面には、遮光膜BM、カラーフィルタFI
L、保護膜PSV2、共通透明画素電極ITO2(CO
M)および上部配向膜ORI2が順次積層して設けられ
ている。
【0017】この液晶表示装置は、下部透明ガラス基板
SUB1側、上部透明ガラス基板SUB2側で別個に種
々の層を積み重ね、その後下部透明ガラス基板SUB1
と上部透明ガラス基板SUB2とを重ね合わせ、下部透
明ガラス基板SUB1と上部透明ガラス基板SUB2と
の間に液晶LCを封入することによって組み立てられ
る。
SUB1側、上部透明ガラス基板SUB2側で別個に種
々の層を積み重ね、その後下部透明ガラス基板SUB1
と上部透明ガラス基板SUB2とを重ね合わせ、下部透
明ガラス基板SUB1と上部透明ガラス基板SUB2と
の間に液晶LCを封入することによって組み立てられ
る。
【0018】(薄膜トランジスタTFT)薄膜トランジ
スタTFTは、ゲート電極GTに正のバイアスを印加す
ると、ソース−ドレイン間のチャネル抵抗が小さくな
り、バイアスを零にすると、チャネル抵抗は大きくなる
ように動作する。
スタTFTは、ゲート電極GTに正のバイアスを印加す
ると、ソース−ドレイン間のチャネル抵抗が小さくな
り、バイアスを零にすると、チャネル抵抗は大きくなる
ように動作する。
【0019】各画素の薄膜トランジスタTFTは、画素
内において2つ(複数)に分割され、薄膜トランジスタ
(分割薄膜トランジスタ)TFT1およびTFT2で構
成されている。薄膜トランジスタTFT1、TFT2の
それぞれは実質的に同一サイズ(チャネル長、チャネル
幅が同じ)で構成されている。この分割された薄膜トラ
ンジスタTFT1、TFT2のそれぞれは、ゲート電極
GT、ゲート絶縁膜GI、i型(真性、intrinsic、導
電型決定不純物がドープされていない)非晶質Siから
なるi型半導体層AS、一対のソース電極SD1、ドレ
イン電極SD2を有す。なお、ソース、ドレインは本来
その間のバイアス極性によって決まるもので、この液晶
表示装置の回路ではその極性は動作中反転するので、ソ
ース、ドレインは動作中入れ替わると理解されたい。し
かし、以下の説明では、便宜上一方をソース、他方をド
レインと固定して表現する。
内において2つ(複数)に分割され、薄膜トランジスタ
(分割薄膜トランジスタ)TFT1およびTFT2で構
成されている。薄膜トランジスタTFT1、TFT2の
それぞれは実質的に同一サイズ(チャネル長、チャネル
幅が同じ)で構成されている。この分割された薄膜トラ
ンジスタTFT1、TFT2のそれぞれは、ゲート電極
GT、ゲート絶縁膜GI、i型(真性、intrinsic、導
電型決定不純物がドープされていない)非晶質Siから
なるi型半導体層AS、一対のソース電極SD1、ドレ
イン電極SD2を有す。なお、ソース、ドレインは本来
その間のバイアス極性によって決まるもので、この液晶
表示装置の回路ではその極性は動作中反転するので、ソ
ース、ドレインは動作中入れ替わると理解されたい。し
かし、以下の説明では、便宜上一方をソース、他方をド
レインと固定して表現する。
【0020】(ゲート電極GT)ゲート電極GTは図6
(図2の第2導電膜g2およびi型半導体層ASのみを
描いた平面図)に示すように、走査信号線GLから垂直
方向(図2および図6において上方向)に突出する形状
で構成されている(T字形状に分岐されている)。ゲー
ト電極GTは薄膜トランジスタTFT1、TFT2のそ
れぞれの能動領域を越えてるよう突出している。薄膜ト
ランジスタTFT1、TFT2のそれぞれのゲート電極
GTは、一体に(共通ゲート電極として)構成されてお
り、走査信号線GLに連続して形成されている。この実
施例では、ゲート電極GTは、単層の第2導電膜g2で
形成されている。第2導電膜g2はたとえばスパッタで
形成されたAl膜を用い、1000〜5500Å程度の
膜厚で形成する。また、ゲート電極GT上にはAlの陽
極酸化膜AOFが設けられている。
(図2の第2導電膜g2およびi型半導体層ASのみを
描いた平面図)に示すように、走査信号線GLから垂直
方向(図2および図6において上方向)に突出する形状
で構成されている(T字形状に分岐されている)。ゲー
ト電極GTは薄膜トランジスタTFT1、TFT2のそ
れぞれの能動領域を越えてるよう突出している。薄膜ト
ランジスタTFT1、TFT2のそれぞれのゲート電極
GTは、一体に(共通ゲート電極として)構成されてお
り、走査信号線GLに連続して形成されている。この実
施例では、ゲート電極GTは、単層の第2導電膜g2で
形成されている。第2導電膜g2はたとえばスパッタで
形成されたAl膜を用い、1000〜5500Å程度の
膜厚で形成する。また、ゲート電極GT上にはAlの陽
極酸化膜AOFが設けられている。
【0021】このゲート電極GTは図1、図2および図
6に示されているように、i型半導体層ASを完全に覆
うよう(下方からみて)それより大き目に形成される。
したがって、下部透明ガラス基板SUB1の下方に蛍光
灯等のバックライトBLを取り付けた場合、この不透明
なAlからなるゲート電極GTが影となって、i型半導
体層ASにはバックライト光が当たらず、光照射による
導電現象すなわち薄膜トランジスタTFTのオフ特性劣
化は起きにくくなる。なお、ゲート電極GTの本来の大
きさは、ソース電極SD1とドレイン電極SD2との間
をまたがるに最低限必要な(ゲート電極GTとソース電
極SD1、ドレイン電極SD2との位置合わせ余裕分も
含めて)幅を持ち、チャネル幅Wを決めるその奥行き長
さはソース電極SD1とドレイン電極SD2との間の距
離(チャネル長)Lとの比、すなわち相互コンダクタン
スgmを決定するファクタW/Lをいくつにするかによっ
て決められる。この液晶表示装置におけるゲート電極G
Tの大きさはもちろん、上述した本来の大きさよりも大
きくされる。
6に示されているように、i型半導体層ASを完全に覆
うよう(下方からみて)それより大き目に形成される。
したがって、下部透明ガラス基板SUB1の下方に蛍光
灯等のバックライトBLを取り付けた場合、この不透明
なAlからなるゲート電極GTが影となって、i型半導
体層ASにはバックライト光が当たらず、光照射による
導電現象すなわち薄膜トランジスタTFTのオフ特性劣
化は起きにくくなる。なお、ゲート電極GTの本来の大
きさは、ソース電極SD1とドレイン電極SD2との間
をまたがるに最低限必要な(ゲート電極GTとソース電
極SD1、ドレイン電極SD2との位置合わせ余裕分も
含めて)幅を持ち、チャネル幅Wを決めるその奥行き長
さはソース電極SD1とドレイン電極SD2との間の距
離(チャネル長)Lとの比、すなわち相互コンダクタン
スgmを決定するファクタW/Lをいくつにするかによっ
て決められる。この液晶表示装置におけるゲート電極G
Tの大きさはもちろん、上述した本来の大きさよりも大
きくされる。
【0022】(走査信号線GL)走査信号線GLは第2
導電膜g2で構成されている。この走査信号線GLの第
2導電膜g2はゲート電極GTの第2導電膜g2と同一
製造工程で形成され、かつ一体に構成されている。ま
た、走査信号線GL上にもAlの陽極酸化膜AOFが設
けられている。
導電膜g2で構成されている。この走査信号線GLの第
2導電膜g2はゲート電極GTの第2導電膜g2と同一
製造工程で形成され、かつ一体に構成されている。ま
た、走査信号線GL上にもAlの陽極酸化膜AOFが設
けられている。
【0023】(絶縁膜GI)絶縁膜GIは薄膜トランジ
スタTFT1、TFT2のそれぞれのゲート絶縁膜とし
て使用される。絶縁膜GIはゲート電極GTおよび走査
信号線GLの上層に形成されている。絶縁膜GIはたと
えばプラズマCVDで形成された窒化シリコン膜を用
い、1200〜2700Åの膜厚(この液晶表示装置で
は、2000Å程度の膜厚)で形成する。
スタTFT1、TFT2のそれぞれのゲート絶縁膜とし
て使用される。絶縁膜GIはゲート電極GTおよび走査
信号線GLの上層に形成されている。絶縁膜GIはたと
えばプラズマCVDで形成された窒化シリコン膜を用
い、1200〜2700Åの膜厚(この液晶表示装置で
は、2000Å程度の膜厚)で形成する。
【0024】(i型半導体層AS)i型半導体層AS
は、図6に示すように、複数に分割された薄膜トランジ
スタTFT1、TFT2のそれぞれのチャネル形成領域
として使用される。i型半導体層ASは非晶質Si膜ま
たは多結晶Si膜で形成し、200〜2200Åの膜厚
(この液晶表示装置では、2000Å程度の膜厚)で形
成する。
は、図6に示すように、複数に分割された薄膜トランジ
スタTFT1、TFT2のそれぞれのチャネル形成領域
として使用される。i型半導体層ASは非晶質Si膜ま
たは多結晶Si膜で形成し、200〜2200Åの膜厚
(この液晶表示装置では、2000Å程度の膜厚)で形
成する。
【0025】このi型半導体層ASは、供給ガスの成分
を変えてSi3N4からなるゲート絶縁膜として使用され
る絶縁膜GIの形成に連続して、同じプラズマCVD装
置で、しかもそのプラズマCVD装置から外部に露出す
ることなく形成される。また、オーミックコンタクト用
のリン(P)を2.5%ドープしたN(+)型半導体層d
0(図1)も同様に連続して200〜500Åの膜厚
(この液晶表示装置では、300Å程度の膜厚)で形成
される。しかる後、下部透明ガラス基板SUB1はCV
D装置から外に取り出され、写真処理技術によりN(+)
型半導体層d0およびi型半導体層ASは図1、図2お
よび図6に示すように独立した島状にパターニングされ
る。
を変えてSi3N4からなるゲート絶縁膜として使用され
る絶縁膜GIの形成に連続して、同じプラズマCVD装
置で、しかもそのプラズマCVD装置から外部に露出す
ることなく形成される。また、オーミックコンタクト用
のリン(P)を2.5%ドープしたN(+)型半導体層d
0(図1)も同様に連続して200〜500Åの膜厚
(この液晶表示装置では、300Å程度の膜厚)で形成
される。しかる後、下部透明ガラス基板SUB1はCV
D装置から外に取り出され、写真処理技術によりN(+)
型半導体層d0およびi型半導体層ASは図1、図2お
よび図6に示すように独立した島状にパターニングされ
る。
【0026】i型半導体層ASは、図2および図6に示
すように、走査信号線GLと映像信号線DLとの交差部
(クロスオーバ部)の両者間にも設けられている。この
交差部のi型半導体層ASは交差部における走査信号線
GLと映像信号線DLとの短絡を低減する。
すように、走査信号線GLと映像信号線DLとの交差部
(クロスオーバ部)の両者間にも設けられている。この
交差部のi型半導体層ASは交差部における走査信号線
GLと映像信号線DLとの短絡を低減する。
【0027】(透明画素電極ITO1)透明画素電極I
TO1は液晶表示部の画素電極の一方を構成する。
TO1は液晶表示部の画素電極の一方を構成する。
【0028】透明画素電極ITO1は絶縁膜GIに設け
られた穴部HOPに形成されており、薄膜トランジスタ
TFT1のソース電極SD1および薄膜トランジスタT
FT2のソース電極SD1の両方に接続されている。こ
のため、薄膜トランジスタTFT1、TFT2のうちの
1つに欠陥が発生しても、その欠陥が副作用をもたらす
場合はレーザ光等によって適切な箇所を切断し、そうで
ない場合は他方の薄膜トランジスタが正常に動作してい
るので放置すればよい。なお、2つの薄膜トランジスタ
TFT1、TFT2に同時に欠陥が発生することは稀で
あり、このような冗長方式により点欠陥や線欠陥の確率
を極めて小さくすることができる。透明画素電極ITO
1は第1導電膜d1によって構成されており、この第1
導電膜d1はスパッタリングで形成された透明導電膜
(Indium-Tin-Oxide ITO:ネサ膜)からなり、10
00〜2000Åの膜厚(この液晶表示装置では、14
00Å程度の膜厚)で形成される。
られた穴部HOPに形成されており、薄膜トランジスタ
TFT1のソース電極SD1および薄膜トランジスタT
FT2のソース電極SD1の両方に接続されている。こ
のため、薄膜トランジスタTFT1、TFT2のうちの
1つに欠陥が発生しても、その欠陥が副作用をもたらす
場合はレーザ光等によって適切な箇所を切断し、そうで
ない場合は他方の薄膜トランジスタが正常に動作してい
るので放置すればよい。なお、2つの薄膜トランジスタ
TFT1、TFT2に同時に欠陥が発生することは稀で
あり、このような冗長方式により点欠陥や線欠陥の確率
を極めて小さくすることができる。透明画素電極ITO
1は第1導電膜d1によって構成されており、この第1
導電膜d1はスパッタリングで形成された透明導電膜
(Indium-Tin-Oxide ITO:ネサ膜)からなり、10
00〜2000Åの膜厚(この液晶表示装置では、14
00Å程度の膜厚)で形成される。
【0029】(ソース電極SD1、ドレイン電極SD
2)複数に分割された薄膜トランジスタTFT1、TF
T2のそれぞれのソース電極SD1とドレイン電極SD
2とは、図1、図2および図7(図2の第1〜第3導電
膜d1〜d3のみを描いた平面図)に示すように、i型
半導体層AS上にそれぞれ離隔して設けられている。
2)複数に分割された薄膜トランジスタTFT1、TF
T2のそれぞれのソース電極SD1とドレイン電極SD
2とは、図1、図2および図7(図2の第1〜第3導電
膜d1〜d3のみを描いた平面図)に示すように、i型
半導体層AS上にそれぞれ離隔して設けられている。
【0030】ソース電極SD1、ドレイン電極SD2の
それぞれは、N(+)型半導体層d0に接触する下層側か
ら、第2導電膜d2、第3導電膜d3を順次重ね合わせ
て構成されている。ソース電極SD1の第2導電膜d2
および第3導電膜d3は、ドレイン電極SD2の第2導
電膜d2および第3導電膜d3と同一製造工程で形成さ
れる。
それぞれは、N(+)型半導体層d0に接触する下層側か
ら、第2導電膜d2、第3導電膜d3を順次重ね合わせ
て構成されている。ソース電極SD1の第2導電膜d2
および第3導電膜d3は、ドレイン電極SD2の第2導
電膜d2および第3導電膜d3と同一製造工程で形成さ
れる。
【0031】第2導電膜d2はスパッタで形成したCr
膜を用い、500〜1000Åの膜厚(この液晶表示装
置では、600Å程度の膜厚)で形成する。Cr膜は膜
厚を厚く形成するとストレスが大きくなるので、200
0Å程度の膜厚を越えない範囲で形成する。Cr膜はN
(+)型半導体層d0との接触が良好である。Cr膜は後
述する第3導電膜d3のAlがN(+)型半導体層d0に
拡散することを防止するいわゆるバリア層を構成する。
第2導電膜d2として、Cr膜の他に高融点金属(M
o、Ti、Ta、W)膜、高融点金属シリサイド(Mo
Si2、TiSi2、TaSi2、WSi2)膜を用いても
よい。
膜を用い、500〜1000Åの膜厚(この液晶表示装
置では、600Å程度の膜厚)で形成する。Cr膜は膜
厚を厚く形成するとストレスが大きくなるので、200
0Å程度の膜厚を越えない範囲で形成する。Cr膜はN
(+)型半導体層d0との接触が良好である。Cr膜は後
述する第3導電膜d3のAlがN(+)型半導体層d0に
拡散することを防止するいわゆるバリア層を構成する。
第2導電膜d2として、Cr膜の他に高融点金属(M
o、Ti、Ta、W)膜、高融点金属シリサイド(Mo
Si2、TiSi2、TaSi2、WSi2)膜を用いても
よい。
【0032】第3導電膜d3はAlのスパッタリングで
3000〜5000Åの膜厚(この液晶表示装置では、
4000Å程度の膜厚)に形成される。Al膜はCr膜
に比べてストレスが小さく、厚い膜厚に形成することが
可能で、ソース電極SD1、ドレイン電極SD2および
映像信号線DLの抵抗値を低減するように構成されてい
る。第3導電膜d3として純Al膜の他にSiやCuを
添加物として含有させたAl膜を用いてもよい。
3000〜5000Åの膜厚(この液晶表示装置では、
4000Å程度の膜厚)に形成される。Al膜はCr膜
に比べてストレスが小さく、厚い膜厚に形成することが
可能で、ソース電極SD1、ドレイン電極SD2および
映像信号線DLの抵抗値を低減するように構成されてい
る。第3導電膜d3として純Al膜の他にSiやCuを
添加物として含有させたAl膜を用いてもよい。
【0033】第2導電膜d2、第3導電膜d3を同じマ
スクパターンでパターニングした後、同じマスクを用い
て、あるいは第2導電膜d2、第3導電膜d3をマスク
として、N(+)型半導体層d0が除去される。つまり、
i型半導体層AS上に残っていたN(+)型半導体層d0
は第2導電膜d2、第3導電膜d3以外の部分がセルフ
アラインで除去される。このとき、N(+)型半導体層d
0はその厚さ分は全て除去されるようエッチングされる
ので、i型半導体層ASも若干その表面部分がエッチン
グされるが、その程度はエッチング時間で制御すればよ
い。
スクパターンでパターニングした後、同じマスクを用い
て、あるいは第2導電膜d2、第3導電膜d3をマスク
として、N(+)型半導体層d0が除去される。つまり、
i型半導体層AS上に残っていたN(+)型半導体層d0
は第2導電膜d2、第3導電膜d3以外の部分がセルフ
アラインで除去される。このとき、N(+)型半導体層d
0はその厚さ分は全て除去されるようエッチングされる
ので、i型半導体層ASも若干その表面部分がエッチン
グされるが、その程度はエッチング時間で制御すればよ
い。
【0034】ソース電極SD1は透明画素電極ITO1
に接続されている。ソース電極SD1は、i型半導体層
AS段差(第2導電膜g2の膜厚、陽極酸化膜AOFの
膜厚、i型半導体層ASの膜厚およびN(+)型半導体層
d0の膜厚を加算した膜厚に相当する段差)に沿って構
成されている。具体的には、ソース電極SD1は、i型
半導体層ASの段差に沿って形成された第2導電膜d2
と、この第2導電膜d2の上部に形成した第3導電膜d
3とで構成されている。ソース電極SD1の第3導電膜
d3は第2導電膜d2のCr膜がストレスの増大から厚
く形成できず、i型半導体層ASの段差形状を乗り越え
られないので、このi型半導体層ASを乗り越えるため
に構成されている。つまり、第3導電膜d3は厚く形成
することでステップカバレッジを向上している。第3導
電膜d3は厚く形成できるので、ソース電極SD1の抵
抗値(ドレイン電極SD2や映像信号線DLについても
同様)の低減に大きく寄与している。
に接続されている。ソース電極SD1は、i型半導体層
AS段差(第2導電膜g2の膜厚、陽極酸化膜AOFの
膜厚、i型半導体層ASの膜厚およびN(+)型半導体層
d0の膜厚を加算した膜厚に相当する段差)に沿って構
成されている。具体的には、ソース電極SD1は、i型
半導体層ASの段差に沿って形成された第2導電膜d2
と、この第2導電膜d2の上部に形成した第3導電膜d
3とで構成されている。ソース電極SD1の第3導電膜
d3は第2導電膜d2のCr膜がストレスの増大から厚
く形成できず、i型半導体層ASの段差形状を乗り越え
られないので、このi型半導体層ASを乗り越えるため
に構成されている。つまり、第3導電膜d3は厚く形成
することでステップカバレッジを向上している。第3導
電膜d3は厚く形成できるので、ソース電極SD1の抵
抗値(ドレイン電極SD2や映像信号線DLについても
同様)の低減に大きく寄与している。
【0035】(保護膜PSV1)薄膜トランジスタTF
Tおよび透明画素電極ITO1上には保護膜PSV1が
設けられている。保護膜PSV1は主に薄膜トランジス
タTFTを湿気等から保護するために形成されており、
透明性が高くしかも耐湿性の良いものを使用する。保護
膜PSV1はたとえばプラズマCVD装置で形成した酸
化シリコン膜や窒化シリコン膜で形成されており、1μ
m程度の膜厚で形成する。
Tおよび透明画素電極ITO1上には保護膜PSV1が
設けられている。保護膜PSV1は主に薄膜トランジス
タTFTを湿気等から保護するために形成されており、
透明性が高くしかも耐湿性の良いものを使用する。保護
膜PSV1はたとえばプラズマCVD装置で形成した酸
化シリコン膜や窒化シリコン膜で形成されており、1μ
m程度の膜厚で形成する。
【0036】(遮光膜BM)上部透明ガラス基板SUB
2側には、外部光(図1では上方からの光)がチャネル
形成領域として使用されるi型半導体層ASに入射され
ないように、遮光膜BMが設けられ、遮光膜BMは図8
のハッチングに示すようなパターンとされている。な
お、図8は図2におけるITO膜からなる第1導電膜d
1、カラーフィルタFILおよび遮光膜BMのみを描い
た平面図である。遮光膜BMは光に対する遮蔽性が高い
たとえばAl膜やCr膜等で形成されており、この液晶
表示装置ではCr膜がスパッタリングで1300Å程度
の膜厚に形成される。
2側には、外部光(図1では上方からの光)がチャネル
形成領域として使用されるi型半導体層ASに入射され
ないように、遮光膜BMが設けられ、遮光膜BMは図8
のハッチングに示すようなパターンとされている。な
お、図8は図2におけるITO膜からなる第1導電膜d
1、カラーフィルタFILおよび遮光膜BMのみを描い
た平面図である。遮光膜BMは光に対する遮蔽性が高い
たとえばAl膜やCr膜等で形成されており、この液晶
表示装置ではCr膜がスパッタリングで1300Å程度
の膜厚に形成される。
【0037】したがって、薄膜トランジスタTFT1、
TFT2のi型半導体層ASは上下にある遮光膜BMお
よび大き目のゲート電極GTによってサンドイッチにさ
れ、その部分は外部の自然光やバックライト光が当たら
なくなる。遮光膜BMは図8のハッチング部分で示すよ
うに、画素の周囲に形成され、つまり遮光膜BMは格子
状に形成され(ブラックマトリクス)、この格子で1画
素の有効表示領域が仕切られている。したがって、各画
素の輪郭が遮光膜BMによってはっきりとし、コントラ
ストが向上する。つまり、遮光膜BMはi型半導体層A
Sに対する遮光とブラックマトリクスとの2つの機能を
もつ。
TFT2のi型半導体層ASは上下にある遮光膜BMお
よび大き目のゲート電極GTによってサンドイッチにさ
れ、その部分は外部の自然光やバックライト光が当たら
なくなる。遮光膜BMは図8のハッチング部分で示すよ
うに、画素の周囲に形成され、つまり遮光膜BMは格子
状に形成され(ブラックマトリクス)、この格子で1画
素の有効表示領域が仕切られている。したがって、各画
素の輪郭が遮光膜BMによってはっきりとし、コントラ
ストが向上する。つまり、遮光膜BMはi型半導体層A
Sに対する遮光とブラックマトリクスとの2つの機能を
もつ。
【0038】また、透明画素電極ITO1のラビング方
向の根本側のエッジ部に対向する部分(図2右下部分)
が遮光膜BMによって遮光されているから、上記部分に
ドメインが発生したとしても、ドメインが見えないの
で、表示特性が劣化することはない。
向の根本側のエッジ部に対向する部分(図2右下部分)
が遮光膜BMによって遮光されているから、上記部分に
ドメインが発生したとしても、ドメインが見えないの
で、表示特性が劣化することはない。
【0039】なお、バックライトを上部透明ガラス基板
SUB2側に取り付け、下部透明ガラス基板SUB1を
観察側(外部露出側)とすることもできる。
SUB2側に取り付け、下部透明ガラス基板SUB1を
観察側(外部露出側)とすることもできる。
【0040】(カラーフィルタFIL)カラーフィルタ
FILはアクリル樹脂等の樹脂材料で形成される染色基
材に染料を着色して構成されている。カラーフィルタF
ILは画素に対向する位置にストライプ状に形成され
(図9)、染め分けられている(図9は図5の第1導電
膜膜d1、遮光膜BMおよびカラーフィルタFILのみ
を描いたもので、B、R、Gの各カラーフィルターFI
Lはそれぞれ、45°、135°、クロスのハッチを施
してある)。カラーフィルタFILは図8、図9に示す
ように透明画素電極ITO1の全てを覆うように大き目
に形成され、遮光膜BMはカラーフィルタFILおよび
透明画素電極ITO1のエッジ部分と重なるよう透明画
素電極ITO1の周縁部より内側に形成されている。
FILはアクリル樹脂等の樹脂材料で形成される染色基
材に染料を着色して構成されている。カラーフィルタF
ILは画素に対向する位置にストライプ状に形成され
(図9)、染め分けられている(図9は図5の第1導電
膜膜d1、遮光膜BMおよびカラーフィルタFILのみ
を描いたもので、B、R、Gの各カラーフィルターFI
Lはそれぞれ、45°、135°、クロスのハッチを施
してある)。カラーフィルタFILは図8、図9に示す
ように透明画素電極ITO1の全てを覆うように大き目
に形成され、遮光膜BMはカラーフィルタFILおよび
透明画素電極ITO1のエッジ部分と重なるよう透明画
素電極ITO1の周縁部より内側に形成されている。
【0041】カラーフィルタFILは次のように形成す
ることができる。まず、上部透明ガラス基板SUB2の
表面に染色基材を形成し、フォトリソグラフィ技術で赤
色フィルタ形成領域以外の染色基材を除去する。この
後、染色基材を赤色染料で染め、固着処理を施し、赤色
フィルタRを形成する。つぎに、同様な工程を施すこと
によって、緑色フィルタG、青色フィルタBを順次形成
する。
ることができる。まず、上部透明ガラス基板SUB2の
表面に染色基材を形成し、フォトリソグラフィ技術で赤
色フィルタ形成領域以外の染色基材を除去する。この
後、染色基材を赤色染料で染め、固着処理を施し、赤色
フィルタRを形成する。つぎに、同様な工程を施すこと
によって、緑色フィルタG、青色フィルタBを順次形成
する。
【0042】(保護膜PSV2)保護膜PSV2はカラ
ーフィルタFILを異なる色に染め分けた染料が液晶L
Cに漏れることを防止するために設けられている。保護
膜PSV2はたとえばアクリル樹脂、エポキシ樹脂等の
透明樹脂材料で形成されている。
ーフィルタFILを異なる色に染め分けた染料が液晶L
Cに漏れることを防止するために設けられている。保護
膜PSV2はたとえばアクリル樹脂、エポキシ樹脂等の
透明樹脂材料で形成されている。
【0043】(共通透明画素電極ITO2)共通透明画
素電極ITO2は、下部透明ガラス基板SUB1側に画
素ごとに設けられた透明画素電極ITO1に対向し、液
晶LCの光学的な状態は各画素電極ITO1と共通透明
画素電極ITO2との間の電位差(電界)に応答して変
化する。この共通透明画素電極ITO2にはコモン電圧
Vcomが印加されるように構成されている。コモン電圧
Vcomは映像信号線DLに印加されるロウレベルの駆動
電圧Vdminとハイレベルの駆動電圧Vdmaxとの中間電
位である。
素電極ITO2は、下部透明ガラス基板SUB1側に画
素ごとに設けられた透明画素電極ITO1に対向し、液
晶LCの光学的な状態は各画素電極ITO1と共通透明
画素電極ITO2との間の電位差(電界)に応答して変
化する。この共通透明画素電極ITO2にはコモン電圧
Vcomが印加されるように構成されている。コモン電圧
Vcomは映像信号線DLに印加されるロウレベルの駆動
電圧Vdminとハイレベルの駆動電圧Vdmaxとの中間電
位である。
【0044】(ゲート端子GTM)図3は表示マトリク
スの走査信号線GLからその外部接続端子であるゲート
端子GTMまでの接続構造を示す図であり、(A)は平面
であり、(B)は(A)のB−B切断線における断面を示し
ている。なお、同図は図5のマトリクスを基準にすれば
下部透明ガラス基板SUB1の左端付近を示すものであ
る。
スの走査信号線GLからその外部接続端子であるゲート
端子GTMまでの接続構造を示す図であり、(A)は平面
であり、(B)は(A)のB−B切断線における断面を示し
ている。なお、同図は図5のマトリクスを基準にすれば
下部透明ガラス基板SUB1の左端付近を示すものであ
る。
【0045】AOは写真処理用のマスクパターン、言い
換えれば選択的陽極酸化のホトレジストパターンであ
る。したがって、このホトレジストは陽極酸化後除去さ
れ、図に示すマスクパターンAOは完成品としては残ら
ないが、ゲート配線GLには断面図に示すように陽極酸
化膜AOFが選択的に形成されるので、その軌跡が残
る。平面図において、ホトレジストの境界線AOを基準
にして左側はレジストで覆い陽極酸化をしない領域、右
側はレジストから露出され陽極酸化される領域である。
陽極酸化された第2導電膜g2は表面にその酸化物Al
2O3膜すなわち陽極酸化膜AOFが形成され、下方の導
電部は体積が減少する。もちろん、陽極酸化はその導電
部が残るように適切な時間、電圧などを設定して行われ
る。マスクパターンAOは走査信号線GLに単一の直線
では交差せず、クランク状に折れ曲がって交差させてい
る。このため、走査信号線GLの段差部と交差するホト
レジスト部分から剥離が始まり、陽極酸化電圧により第
2導電膜g2の溶断が発生しても、その溶断はホトレジ
スト膜の端面に沿って進行するため、第2導電膜g2の
溶断はクランク状の部分で止まる。したがって、陽極酸
化時に走査信号線GLが断線するのを防止することがで
きる。
換えれば選択的陽極酸化のホトレジストパターンであ
る。したがって、このホトレジストは陽極酸化後除去さ
れ、図に示すマスクパターンAOは完成品としては残ら
ないが、ゲート配線GLには断面図に示すように陽極酸
化膜AOFが選択的に形成されるので、その軌跡が残
る。平面図において、ホトレジストの境界線AOを基準
にして左側はレジストで覆い陽極酸化をしない領域、右
側はレジストから露出され陽極酸化される領域である。
陽極酸化された第2導電膜g2は表面にその酸化物Al
2O3膜すなわち陽極酸化膜AOFが形成され、下方の導
電部は体積が減少する。もちろん、陽極酸化はその導電
部が残るように適切な時間、電圧などを設定して行われ
る。マスクパターンAOは走査信号線GLに単一の直線
では交差せず、クランク状に折れ曲がって交差させてい
る。このため、走査信号線GLの段差部と交差するホト
レジスト部分から剥離が始まり、陽極酸化電圧により第
2導電膜g2の溶断が発生しても、その溶断はホトレジ
スト膜の端面に沿って進行するため、第2導電膜g2の
溶断はクランク状の部分で止まる。したがって、陽極酸
化時に走査信号線GLが断線するのを防止することがで
きる。
【0046】なお、この実施例では、第2導電膜g2上
のホトレジパタンを、クランク形状で構成したが、この
形状にとらわれるものではない。要はホトレジパタンに
剥離が発生し進行する時に、これを止める形状なら矩
形、三角形、円形、台形等の単独または組合せで構成し
てもよい。
のホトレジパタンを、クランク形状で構成したが、この
形状にとらわれるものではない。要はホトレジパタンに
剥離が発生し進行する時に、これを止める形状なら矩
形、三角形、円形、台形等の単独または組合せで構成し
てもよい。
【0047】図(A)中第2導電膜g2は、判り易くする
ためハッチを施してあるが、陽極酸化されない領域は櫛
状にパターニングされている。これは、第2導電膜g2
の幅が広いと表面にホイスカが発生するので、1本1本
の幅は狭くし、それらを複数本並列に束ねた構成とする
ことにより、ホイスカの発生を防ぎつつ、断線の確率や
導電率の犠牲を最低限に押さえる狙いである。したがっ
て、この液晶表示装置では櫛の根本に相当する部分もマ
スクパターンAOに沿ってずらしている。
ためハッチを施してあるが、陽極酸化されない領域は櫛
状にパターニングされている。これは、第2導電膜g2
の幅が広いと表面にホイスカが発生するので、1本1本
の幅は狭くし、それらを複数本並列に束ねた構成とする
ことにより、ホイスカの発生を防ぎつつ、断線の確率や
導電率の犠牲を最低限に押さえる狙いである。したがっ
て、この液晶表示装置では櫛の根本に相当する部分もマ
スクパターンAOに沿ってずらしている。
【0048】ゲート端子GTMは酸化シリコン膜SIO
と接着性の良いCr膜からなる第1導電膜g1と、さら
にその表面を保護し透明画素電極ITO1と同レベル
(同層、同時形成)の透明な第1導電層d1とで構成さ
れている。なお、ゲート絶縁膜GI上およびその側面部
に形成された第2導電膜d2および第3導電膜d3は、
第3導電膜d3や第2導電膜d2のエッチング時にピン
ホール等が原因で第2導電膜g2や第1導電膜g1が一
緒にエッチングされないようその領域をホトレジストで
覆っていた結果として残っているものである。
と接着性の良いCr膜からなる第1導電膜g1と、さら
にその表面を保護し透明画素電極ITO1と同レベル
(同層、同時形成)の透明な第1導電層d1とで構成さ
れている。なお、ゲート絶縁膜GI上およびその側面部
に形成された第2導電膜d2および第3導電膜d3は、
第3導電膜d3や第2導電膜d2のエッチング時にピン
ホール等が原因で第2導電膜g2や第1導電膜g1が一
緒にエッチングされないようその領域をホトレジストで
覆っていた結果として残っているものである。
【0049】平面図において、ゲート絶縁膜GIはその
境界線よりも右側に、保護膜PSV1もその境界線より
も右側に形成されており、左端に位置するゲート端子G
TMはそれらから露出し外部回路との電気的接触ができ
るようになっている。図では、走査信号線GLとゲート
端子GTMの一つの対のみが示されているが、実際はこ
のような対が図で上下に複数本並べられ、図でゲート端
子GTMの左端は、製造過程では、下部透明ガラス基板
SUB1の切断領域を越えて延長され、短絡される。製
造過程におけるこのような短絡は陽極酸化時の給電と、
配向膜ORI1のラビング時等の静電破壊防止に役立
つ。
境界線よりも右側に、保護膜PSV1もその境界線より
も右側に形成されており、左端に位置するゲート端子G
TMはそれらから露出し外部回路との電気的接触ができ
るようになっている。図では、走査信号線GLとゲート
端子GTMの一つの対のみが示されているが、実際はこ
のような対が図で上下に複数本並べられ、図でゲート端
子GTMの左端は、製造過程では、下部透明ガラス基板
SUB1の切断領域を越えて延長され、短絡される。製
造過程におけるこのような短絡は陽極酸化時の給電と、
配向膜ORI1のラビング時等の静電破壊防止に役立
つ。
【0050】(ドレイン端子DTM)図10は映像信号
線DLからその外部接続端子であるドレイン端子DTM
までの接続を示す図であり、(A)はその平面を示し、
(B)は(A)のB−B切断線における断面を示す。同図
は、図5のマトリクスを基準にすれば下部透明ガラス基
板SUB1の上端部および下端部を示しており、便宜上
方向は変えてあるが左端方向が下部透明ガラス基板SU
B1の上端部または下端部に該当する。
線DLからその外部接続端子であるドレイン端子DTM
までの接続を示す図であり、(A)はその平面を示し、
(B)は(A)のB−B切断線における断面を示す。同図
は、図5のマトリクスを基準にすれば下部透明ガラス基
板SUB1の上端部および下端部を示しており、便宜上
方向は変えてあるが左端方向が下部透明ガラス基板SU
B1の上端部または下端部に該当する。
【0051】TSTdは検査端子であり、検査端子TS
Tdには外部回路は接続されない。検査端子TSTdと
ドレイン端子DTMとは上下方向に千鳥状に複数交互に
配列され、検査端子TSTdは図に示すとおり下部透明
ガラス基板SUB1の端部に到達することなく終端して
いるが、ドレイン端子DTMは下部透明ガラス基板SU
B1の切断線を越えて更に延長され、製造過程中は静電
破壊防止のためその全てが互いに短絡される。図中検査
端子TSTdが存在する映像信号線DLのマトリクスを
挟んで反対側にはドレイン端子DTMが接続され、逆に
ドレイン端子DTMが存在する映像信号線DLのマトリ
クスを挟んで反対側には検査端子TSTdが接続され
る。
Tdには外部回路は接続されない。検査端子TSTdと
ドレイン端子DTMとは上下方向に千鳥状に複数交互に
配列され、検査端子TSTdは図に示すとおり下部透明
ガラス基板SUB1の端部に到達することなく終端して
いるが、ドレイン端子DTMは下部透明ガラス基板SU
B1の切断線を越えて更に延長され、製造過程中は静電
破壊防止のためその全てが互いに短絡される。図中検査
端子TSTdが存在する映像信号線DLのマトリクスを
挟んで反対側にはドレイン端子DTMが接続され、逆に
ドレイン端子DTMが存在する映像信号線DLのマトリ
クスを挟んで反対側には検査端子TSTdが接続され
る。
【0052】ドレイン端子DTMは前述したゲート端子
GTMと同様な理由でCr膜からなる第1導電膜g1お
よびITO膜からなる第1導電膜d1の2層で形成され
ており、ゲート絶縁膜GIを除去した部分で映像信号線
DLと接続されている。ゲート絶縁膜GIの端部上に形
成された半導体層ASはゲート絶縁膜GIの縁をテーパ
状にエッチングするためのものである。ドレイン端子D
TM上では外部回路との接続を行なうため保護膜PSV
1はもちろんのこと取り除かれている。AOは前述した
陽極酸化マスクであり、その境界線はマトリクス全体を
を大きく囲むように形成され、図では陽極酸化マスクA
Oの境界線から左側がマスクで覆われるが、この図で覆
われない部分には第2導電膜g2が存在しないので、こ
のパターンは直接は関係しない。
GTMと同様な理由でCr膜からなる第1導電膜g1お
よびITO膜からなる第1導電膜d1の2層で形成され
ており、ゲート絶縁膜GIを除去した部分で映像信号線
DLと接続されている。ゲート絶縁膜GIの端部上に形
成された半導体層ASはゲート絶縁膜GIの縁をテーパ
状にエッチングするためのものである。ドレイン端子D
TM上では外部回路との接続を行なうため保護膜PSV
1はもちろんのこと取り除かれている。AOは前述した
陽極酸化マスクであり、その境界線はマトリクス全体を
を大きく囲むように形成され、図では陽極酸化マスクA
Oの境界線から左側がマスクで覆われるが、この図で覆
われない部分には第2導電膜g2が存在しないので、こ
のパターンは直接は関係しない。
【0053】(保持容量素子Caddの構造)透明画素電
極ITO1は、薄膜トランジスタTFTと接続される端
部と反対側の端部において、隣りの走査信号線GLと重
なるように形成されている。この重ね合わせは、図4か
らも明らかなように、透明画素電極ITO1を一方の電
極PL2とし、隣りの走査信号線GLを他方の電極PL
1とする保持容量素子(静電容量素子)Caddを構成す
る。この保持容量素子Caddの誘電体膜は陽極酸化膜A
OFで構成されている。
極ITO1は、薄膜トランジスタTFTと接続される端
部と反対側の端部において、隣りの走査信号線GLと重
なるように形成されている。この重ね合わせは、図4か
らも明らかなように、透明画素電極ITO1を一方の電
極PL2とし、隣りの走査信号線GLを他方の電極PL
1とする保持容量素子(静電容量素子)Caddを構成す
る。この保持容量素子Caddの誘電体膜は陽極酸化膜A
OFで構成されている。
【0054】保持容量素子Caddは、図6からも明らか
なように、走査信号線GLの第2導電膜g2の幅を広げ
た部分に形成されている。なお、映像信号線DLと交差
する部分の第2導電膜g2は映像信号線DLとの短絡の
確率を小さくするため細くされている。保持容量素子C
addの電極PL1の段差部において透明画素電極ITO
1が断線しても、その段差をまたがるように形成された
第2導電膜d2および第3導電膜d3で構成された島領
域によってその不良は補償される。この島領域は、開口
率を低下しないように、できる限り小さく構成する。
なように、走査信号線GLの第2導電膜g2の幅を広げ
た部分に形成されている。なお、映像信号線DLと交差
する部分の第2導電膜g2は映像信号線DLとの短絡の
確率を小さくするため細くされている。保持容量素子C
addの電極PL1の段差部において透明画素電極ITO
1が断線しても、その段差をまたがるように形成された
第2導電膜d2および第3導電膜d3で構成された島領
域によってその不良は補償される。この島領域は、開口
率を低下しないように、できる限り小さく構成する。
【0055】(表示装置全体等価回路)表示マトリクス
部の等価回路とその周辺回路の結線図を図11に示す。
同図は回路図ではあるが、実際の幾何学的配置に対応し
て描かれている。ARは複数の画素を二次元状に配列し
たマトリクス・アレイである。
部の等価回路とその周辺回路の結線図を図11に示す。
同図は回路図ではあるが、実際の幾何学的配置に対応し
て描かれている。ARは複数の画素を二次元状に配列し
たマトリクス・アレイである。
【0056】図中、Xは映像信号線DLを意味し、添字
G、BおよびRがそれぞれ緑、青および赤画素に対応し
て付加されている。Yは走査信号線GLを意味し、添字
1,2,3,…,endは走査タイミングの順序にしたが
って付加されている。
G、BおよびRがそれぞれ緑、青および赤画素に対応し
て付加されている。Yは走査信号線GLを意味し、添字
1,2,3,…,endは走査タイミングの順序にしたが
って付加されている。
【0057】映像信号線X(添字省略)は交互に上側
(または奇数)映像信号駆動回路He、下側(または偶
数)映像信号駆動回路Hoに接続されている。
(または奇数)映像信号駆動回路He、下側(または偶
数)映像信号駆動回路Hoに接続されている。
【0058】走査信号線Y(添字省略)は垂直走査回路
Vに接続されている。
Vに接続されている。
【0059】SUPは1つの電圧源から複数の分圧した
安定化された電圧源を得るための電源回路やホスト(上
位演算処理装置)からのCRT(陰極線管)用の情報を
TFT液晶表示装置用の情報に交換する回路を含む回路
である。
安定化された電圧源を得るための電源回路やホスト(上
位演算処理装置)からのCRT(陰極線管)用の情報を
TFT液晶表示装置用の情報に交換する回路を含む回路
である。
【0060】(保持容量素子Caddの等価回路とその動
作)図2に示される画素の等価回路を図12に示す。図
12において、Cgsは薄膜トランジスタTFTのゲート
電極GTとソース電極SD1との間に形成される寄生容
量である。寄生容量Cgsの誘電体膜は陽極酸化膜AOF
である。Cpixは透明画素電極ITO1(PIX)と共
通透明画素電極ITO2(COM)との間に形成される
液晶容量である。液晶容量Cpixの誘電体膜は液晶L
C、保護膜PSV1および配向膜ORI1、ORI2で
ある。Vlcは中点電位である。
作)図2に示される画素の等価回路を図12に示す。図
12において、Cgsは薄膜トランジスタTFTのゲート
電極GTとソース電極SD1との間に形成される寄生容
量である。寄生容量Cgsの誘電体膜は陽極酸化膜AOF
である。Cpixは透明画素電極ITO1(PIX)と共
通透明画素電極ITO2(COM)との間に形成される
液晶容量である。液晶容量Cpixの誘電体膜は液晶L
C、保護膜PSV1および配向膜ORI1、ORI2で
ある。Vlcは中点電位である。
【0061】保持容量素子Caddは、薄膜トランジスタ
TFTがスイッチングするとき、中点電位(画素電極電
位)Vlcに対するゲート電位変化ΔVgの影響を低減す
るように働く。この様子を式で表すと、次式のようにな
る。
TFTがスイッチングするとき、中点電位(画素電極電
位)Vlcに対するゲート電位変化ΔVgの影響を低減す
るように働く。この様子を式で表すと、次式のようにな
る。
【0062】 ΔVlc={Cgs/(Cgs+Cadd+Cpix)}×ΔVg ここで、ΔVlcはΔVgによる中点電位の変化分を表わ
す。この変化分ΔVlcは液晶LCに加わる直流成分の原
因となるが、保持容量Caddを大きくすればする程、そ
の値を小さくすることができる。また、保持容量素子C
addは放電時間を長くする作用もあり、薄膜トランジス
タTFTがオフした後の映像情報を長く蓄積する。液晶
LCに印加される直流成分の低減は、液晶LCの寿命を
向上し、液晶表示画面の切り替え時に前の画像が残るい
わゆる焼き付きを低減することができる。
す。この変化分ΔVlcは液晶LCに加わる直流成分の原
因となるが、保持容量Caddを大きくすればする程、そ
の値を小さくすることができる。また、保持容量素子C
addは放電時間を長くする作用もあり、薄膜トランジス
タTFTがオフした後の映像情報を長く蓄積する。液晶
LCに印加される直流成分の低減は、液晶LCの寿命を
向上し、液晶表示画面の切り替え時に前の画像が残るい
わゆる焼き付きを低減することができる。
【0063】前述したように、ゲート電極GTはi型半
導体層ASを完全に覆うよう大きくされている分、ソー
ス電極SD1、ドレイン電極SD2とのオーバラップ面
積が増え、したがって寄生容量Cgsが大きくなり、中点
電位Vlcはゲート(走査)信号Vgの影響を受け易くな
るという逆効果が生じる。しかし、保持容量素子Cadd
を設けることによりこのデメリットも解消することがで
きる。
導体層ASを完全に覆うよう大きくされている分、ソー
ス電極SD1、ドレイン電極SD2とのオーバラップ面
積が増え、したがって寄生容量Cgsが大きくなり、中点
電位Vlcはゲート(走査)信号Vgの影響を受け易くな
るという逆効果が生じる。しかし、保持容量素子Cadd
を設けることによりこのデメリットも解消することがで
きる。
【0064】保持容量素子Caddの保持容量は、画素の
書込特性から、液晶容量Cpixに対して4〜8倍(4・C
pix<Cadd<8・Cpix)、寄生容量Cgsに対して8〜3
2倍(8・Cgs<Cadd<32・Cgs)程度の値に設定す
る。
書込特性から、液晶容量Cpixに対して4〜8倍(4・C
pix<Cadd<8・Cpix)、寄生容量Cgsに対して8〜3
2倍(8・Cgs<Cadd<32・Cgs)程度の値に設定す
る。
【0065】(保持容量素子Cadd電極線の結線方法)
保持容量電極線としてのみ使用される初段の走査信号線
GL(Y0)は、図11に示すように、共通透明画素電
極ITO2(Vcom)に接続する。上部透明ガラス基板
SUB2の共通透明画素電極ITO2は、前述したよう
に、液晶表示装置の周縁部において銀ペースト材によっ
て下部透明ガラス基板SUB1の外部引出配線に接続さ
れているので、初段の走査信号線GL(Y0)は下部透
明ガラス基板SUB1側でその外部引出配線に接続すれ
ば良い。あるいは、初段の保持容量電極線Y0は最終段
の走査信号線Yendに接続、Vcom以外の直流電位点(交
流接地点)に接続するかまたは垂直走査回路Vから1つ
余分に走査パルスY0を受けるように接続してもよい。
保持容量電極線としてのみ使用される初段の走査信号線
GL(Y0)は、図11に示すように、共通透明画素電
極ITO2(Vcom)に接続する。上部透明ガラス基板
SUB2の共通透明画素電極ITO2は、前述したよう
に、液晶表示装置の周縁部において銀ペースト材によっ
て下部透明ガラス基板SUB1の外部引出配線に接続さ
れているので、初段の走査信号線GL(Y0)は下部透
明ガラス基板SUB1側でその外部引出配線に接続すれ
ば良い。あるいは、初段の保持容量電極線Y0は最終段
の走査信号線Yendに接続、Vcom以外の直流電位点(交
流接地点)に接続するかまたは垂直走査回路Vから1つ
余分に走査パルスY0を受けるように接続してもよい。
【0066】(製造方法)つぎに、上述した液晶表示装
置の下部透明ガラス基板SUB1側の製造方法について
図13〜図15を参照して説明する。なお同図におい
て、中央の文字は工程名の略称であり、左側は図1に示
す画素部分、右側は図3に示すゲート端子付近の断面形
状でみた加工の流れを示す。工程Dを除き工程A〜工程
Iは各写真処理に対応して区分けしたもので、各工程の
いずれの断面図も写真処理後の加工が終わりフォトレジ
ストを除去した段階を示している。なお、写真処理とは
本説明ではフォトレジストの塗布からマスクを使用した
選択露光を経てそれを現像するまでの一連の作業を示す
ものとし、繰返しの説明は避ける。以下区分けした工程
に従って、説明する。
置の下部透明ガラス基板SUB1側の製造方法について
図13〜図15を参照して説明する。なお同図におい
て、中央の文字は工程名の略称であり、左側は図1に示
す画素部分、右側は図3に示すゲート端子付近の断面形
状でみた加工の流れを示す。工程Dを除き工程A〜工程
Iは各写真処理に対応して区分けしたもので、各工程の
いずれの断面図も写真処理後の加工が終わりフォトレジ
ストを除去した段階を示している。なお、写真処理とは
本説明ではフォトレジストの塗布からマスクを使用した
選択露光を経てそれを現像するまでの一連の作業を示す
ものとし、繰返しの説明は避ける。以下区分けした工程
に従って、説明する。
【0067】工程A(図13) 7059ガラス(商品名)からなる下部透明ガラス基板
SUB1の両面に酸化シリコン膜SIOをディップ処理
により設けたのち、500℃、60分間のベークを行な
う。下部透明ガラス基板SUB1上に膜厚が1100Å
のCr膜からなる第1導電膜g1をスパッタリングによ
り設け、写真処理後、エッチング液として硝酸第2セリ
ウムアンモニウム溶液で第1導電膜g1を選択的にエッ
チングする。それによって、ゲート端子GTM、ドレイ
ン端子DTM、ゲート端子GTMを接続する陽極酸化バ
スライン(図示せず)、ドレイン端子DTMを短絡する
バスライン(図示せず)、陽極酸化バスラインに接続さ
れた陽極酸化パッド(図示せず)を形成する。
SUB1の両面に酸化シリコン膜SIOをディップ処理
により設けたのち、500℃、60分間のベークを行な
う。下部透明ガラス基板SUB1上に膜厚が1100Å
のCr膜からなる第1導電膜g1をスパッタリングによ
り設け、写真処理後、エッチング液として硝酸第2セリ
ウムアンモニウム溶液で第1導電膜g1を選択的にエッ
チングする。それによって、ゲート端子GTM、ドレイ
ン端子DTM、ゲート端子GTMを接続する陽極酸化バ
スライン(図示せず)、ドレイン端子DTMを短絡する
バスライン(図示せず)、陽極酸化バスラインに接続さ
れた陽極酸化パッド(図示せず)を形成する。
【0068】工程B(図13) 膜厚が2800ÅのAl−Pd、Al−Si、Al−S
i−Ti、Al−Si−Cu等からなる第2導電膜g2
をスパッタリングにより設ける。写真処理後、リン酸と
硝酸と氷酢酸との混酸液で第2導電膜g2を選択的にエ
ッチングする。
i−Ti、Al−Si−Cu等からなる第2導電膜g2
をスパッタリングにより設ける。写真処理後、リン酸と
硝酸と氷酢酸との混酸液で第2導電膜g2を選択的にエ
ッチングする。
【0069】工程C(図13) 写真処理後(前述した陽極酸化マスクAO形成後)、3
%酒石酸をアンモニアによりPH6.25±0.05に調
整した溶液をエチレングリコール液で1:9に稀釈した
液からなる陽極酸化液中に下部透明ガラス基板SUB1
を浸漬し、陽極酸化電流密度が0.5mA/cm2になる
ように調整する(定電流陽極酸化)。つぎに、所定のA
l2O3膜厚が得られるのに必要な陽極酸化電圧125V
に達するまで陽極酸化を行なう。その後、この状態で数
10分保持することが望ましい(定電圧陽極酸化)。こ
れは均一な陽極酸化膜AOFを得る上で大事なことであ
る。それによって、第2導電膜g2を陽極酸化され、走
査信号線GL、ゲート電極GTおよび電極PL1上に膜
厚が1800Åの陽極酸化膜AOFが形成される 工程D(図14) プラズマCVD装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が2000Åの窒化シリコン膜
を設け、プラズマCVD装置にシランガス、水素ガスを
導入して、膜厚が2000Åのi型非晶質Si膜を設け
たのち、プラズマCVD装置に水素ガス、ホスフィンガ
スを導入して、膜厚が300ÅのN(+)型非晶質Si膜
を設ける。
%酒石酸をアンモニアによりPH6.25±0.05に調
整した溶液をエチレングリコール液で1:9に稀釈した
液からなる陽極酸化液中に下部透明ガラス基板SUB1
を浸漬し、陽極酸化電流密度が0.5mA/cm2になる
ように調整する(定電流陽極酸化)。つぎに、所定のA
l2O3膜厚が得られるのに必要な陽極酸化電圧125V
に達するまで陽極酸化を行なう。その後、この状態で数
10分保持することが望ましい(定電圧陽極酸化)。こ
れは均一な陽極酸化膜AOFを得る上で大事なことであ
る。それによって、第2導電膜g2を陽極酸化され、走
査信号線GL、ゲート電極GTおよび電極PL1上に膜
厚が1800Åの陽極酸化膜AOFが形成される 工程D(図14) プラズマCVD装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が2000Åの窒化シリコン膜
を設け、プラズマCVD装置にシランガス、水素ガスを
導入して、膜厚が2000Åのi型非晶質Si膜を設け
たのち、プラズマCVD装置に水素ガス、ホスフィンガ
スを導入して、膜厚が300ÅのN(+)型非晶質Si膜
を設ける。
【0070】工程E(図14) 写真処理後、ドライエッチングガスとしてSF6、CC
l4を使用してN(+)型非晶質Si膜、i型非晶質Si
膜を選択的にエッチングすることにより、i型半導体層
ASの島を形成する。
l4を使用してN(+)型非晶質Si膜、i型非晶質Si
膜を選択的にエッチングすることにより、i型半導体層
ASの島を形成する。
【0071】工程F(図14) 写真処理により窒化シリコン膜上にレジストRSTを設
けたのち、ドライエッチングガスとしてSF6を使用し
て、窒化シリコン膜を選択的にエッチングして、絶縁膜
GIの透明画素電極ITO1を形成すべき位置に穴部H
OPを設ける。なお、レジストRSTは除去せずに残
す。
けたのち、ドライエッチングガスとしてSF6を使用し
て、窒化シリコン膜を選択的にエッチングして、絶縁膜
GIの透明画素電極ITO1を形成すべき位置に穴部H
OPを設ける。なお、レジストRSTは除去せずに残
す。
【0072】工程G(図15) 膜厚が1400ÅのITO膜からなる第1導電膜d1を
スパッタリングにより設けたのち、レジストRSTを除
去することにより、穴部HOPに透明画素電極ITO1
を形成するとともに、ゲート端子GTM、ドレイン端子
DTMの最上層を形成する。
スパッタリングにより設けたのち、レジストRSTを除
去することにより、穴部HOPに透明画素電極ITO1
を形成するとともに、ゲート端子GTM、ドレイン端子
DTMの最上層を形成する。
【0073】工程H(図15) 膜厚が600ÅのCr膜からなる第2導電膜d2をスパ
ッタリングにより設け、さらに膜厚が4000ÅのAl
−Pd、Al−Si、Al−Si−Ti、Al−Si−
Cu等からなる第3導電膜d3をスパッタリングにより
設ける。写真処理後、第3導電膜d3を工程Bと同様な
液でエッチングし、第2導電膜d2を工程Aと同様な液
でエッチングし、映像信号線DL、ソース電極SD1、
ドレイン電極SD2を形成する。つぎに、ドライエッチ
ング装置にCCl4、SF6を導入して、N(+)型非晶質
Si膜をエッチングすることにより、ソースとドレイン
間のN(+)型半導体層d0を選択的に除去する。
ッタリングにより設け、さらに膜厚が4000ÅのAl
−Pd、Al−Si、Al−Si−Ti、Al−Si−
Cu等からなる第3導電膜d3をスパッタリングにより
設ける。写真処理後、第3導電膜d3を工程Bと同様な
液でエッチングし、第2導電膜d2を工程Aと同様な液
でエッチングし、映像信号線DL、ソース電極SD1、
ドレイン電極SD2を形成する。つぎに、ドライエッチ
ング装置にCCl4、SF6を導入して、N(+)型非晶質
Si膜をエッチングすることにより、ソースとドレイン
間のN(+)型半導体層d0を選択的に除去する。
【0074】工程I(図15) プラズマCVD装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が1μmの窒化シリコン膜を設
ける。写真処理後、ドライエッチングガスとしてSF6
を使用した写真蝕刻技術で窒化シリコン膜を選択的にエ
ッチングすることによって、保護膜PSV1を形成す
る。
素ガスを導入して、膜厚が1μmの窒化シリコン膜を設
ける。写真処理後、ドライエッチングガスとしてSF6
を使用した写真蝕刻技術で窒化シリコン膜を選択的にエ
ッチングすることによって、保護膜PSV1を形成す
る。
【0075】つぎに、図16によりこの発明に係る他の
液晶表示装置の製造方法を説明する。まず、図16(a)
に示すように、i型半導体層ASの島を形成したのち、
図16(b)に示すように、ソース電極SD1、ドレイン
電極SD2を形成し、ソースとドレイン間のN(+)型半
導体層d0を選択的に除去する。つぎに、図16(c)に
示すように、写真処理により窒化シリコン膜上にレジス
トRSTを設けたのち、ドライエッチングガスとしてS
F6を使用して、窒化シリコン膜を選択的にエッチング
して、絶縁膜GIの透明画素電極ITO1を形成すべき
位置に穴部HOPを設ける。なお、レジストRSTは除
去せずに残す。つぎに、図16(d)に示すように、膜厚
が1400ÅのITO膜からなる導電膜d11をスパッ
タリングにより設けたのち、レジストRSTを除去する
ことにより、穴部HOPに透明画素電極ITO1を形成
する。
液晶表示装置の製造方法を説明する。まず、図16(a)
に示すように、i型半導体層ASの島を形成したのち、
図16(b)に示すように、ソース電極SD1、ドレイン
電極SD2を形成し、ソースとドレイン間のN(+)型半
導体層d0を選択的に除去する。つぎに、図16(c)に
示すように、写真処理により窒化シリコン膜上にレジス
トRSTを設けたのち、ドライエッチングガスとしてS
F6を使用して、窒化シリコン膜を選択的にエッチング
して、絶縁膜GIの透明画素電極ITO1を形成すべき
位置に穴部HOPを設ける。なお、レジストRSTは除
去せずに残す。つぎに、図16(d)に示すように、膜厚
が1400ÅのITO膜からなる導電膜d11をスパッ
タリングにより設けたのち、レジストRSTを除去する
ことにより、穴部HOPに透明画素電極ITO1を形成
する。
【0076】図17はこの発明に係る他の液晶表示装置
の一部を示す断面図である。この液晶表示装置において
は、i型半導体層AS上にエッチングストッパ層EST
が設けられている。
の一部を示す断面図である。この液晶表示装置において
は、i型半導体層AS上にエッチングストッパ層EST
が設けられている。
【0077】(応用範囲)以上、本発明者によってなさ
れた発明を、実施例に基づき具体的に説明したが、この
発明は、前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
もちろんである。
れた発明を、実施例に基づき具体的に説明したが、この
発明は、前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
もちろんである。
【0078】たとえば、上述実施例においては、最も大
きい量産効果が期待できる液晶表示装置で説明したが、
この発明はそれに限らず、薄膜トランジスタを使用した
密着式フォトセンサ、エレクトロルミネセント表示装置
等の薄膜デバイスにも適用できる。
きい量産効果が期待できる液晶表示装置で説明したが、
この発明はそれに限らず、薄膜トランジスタを使用した
密着式フォトセンサ、エレクトロルミネセント表示装置
等の薄膜デバイスにも適用できる。
【0079】
【発明の効果】以上説明したように、この発明に係る薄
膜デバイス、その製造方法においては、画素電極を形成
するのに、導電膜のホトエッチング工程を行なう必要が
ないから、製造コストが安価となる。このように、この
発明の効果は顕著である。
膜デバイス、その製造方法においては、画素電極を形成
するのに、導電膜のホトエッチング工程を行なう必要が
ないから、製造コストが安価となる。このように、この
発明の効果は顕著である。
【図1】図2の1−1切断線における1画素とその周辺
を示す断面図である。
を示す断面図である。
【図2】この発明が適用されるアクティブ・マトリック
ス方式のカラー液晶表示装置の液晶表示部の一画素とそ
の周辺を示す要部平面図である。
ス方式のカラー液晶表示装置の液晶表示部の一画素とそ
の周辺を示す要部平面図である。
【図3】ゲート端子GTMと走査信号線GLとの接続部
近辺を示す平面と断面の図である。
近辺を示す平面と断面の図である。
【図4】図2の4−4切断線における保持容量素子Cad
dの断面図である。
dの断面図である。
【図5】図2に示す画素を複数配置した液晶表示部の要
部平面図である。
部平面図である。
【図6】図2に示す画素の導電膜g2、i型半導体層A
Sのみを描いた平面図である。
Sのみを描いた平面図である。
【図7】図2に示す画素の導電膜d1、d2、d3のみ
を描いた平面図である。
を描いた平面図である。
【図8】図2に示す画素の画素電極層、遮光膜およびカ
ラーフィルタ層のみを描いた平面図である。
ラーフィルタ層のみを描いた平面図である。
【図9】図5に示す画素配列の画素電極層、遮光膜およ
びカラーフィルタ層のみを描いた要部平面図である。
びカラーフィルタ層のみを描いた要部平面図である。
【図10】ドレイン端子DTMと映像信号線DLとの接
続部付近を示す平面と断面の図である。
続部付近を示す平面と断面の図である。
【図11】アクティブ・マトリックス方式のカラー液晶
表示装置の液晶表示部を示す等価回路図である。
表示装置の液晶表示部を示す等価回路図である。
【図12】図2に示す画素の等価回路図である。
【図13】下部透明ガラス基板SUB1側の工程A〜C
の製造工程を示す画素部とゲート端子部の断面図のフロ
ーチャートである。
の製造工程を示す画素部とゲート端子部の断面図のフロ
ーチャートである。
【図14】下部透明ガラス基板SUB1側の工程D〜F
の製造工程を示す画素部とゲート端子部の断面図のフロ
ーチャートである。
の製造工程を示す画素部とゲート端子部の断面図のフロ
ーチャートである。
【図15】下部透明ガラス基板SUB1側の工程G〜I
の製造工程を示す画素部とゲート端子部の断面図のフロ
ーチャートである。
の製造工程を示す画素部とゲート端子部の断面図のフロ
ーチャートである。
【図16】この発明に係る他の液晶表示装置の製造方法
を説明するための図である。
を説明するための図である。
【図17】この発明に係る他の液晶表示装置の一部を示
す断面図である。
す断面図である。
SUB…透明ガラス基板、GL…走査信号線、DL…映
像信号線 GI…絶縁膜、GT…ゲート電極、AS…i型半導体層 SD…ソース電極またはドレイン電極、PSV…保護
膜、BM…遮光膜 LC…液晶、TFT…薄膜トランジスタ、ITO…透明
画素電極 g、d…導電膜、Cadd…保持容量素子、AOF…陽極
酸化膜 AO…陽極酸化マスク、GTM…ゲート端子、DTM…
ドレイン端子 HOP…穴部
像信号線 GI…絶縁膜、GT…ゲート電極、AS…i型半導体層 SD…ソース電極またはドレイン電極、PSV…保護
膜、BM…遮光膜 LC…液晶、TFT…薄膜トランジスタ、ITO…透明
画素電極 g、d…導電膜、Cadd…保持容量素子、AOF…陽極
酸化膜 AO…陽極酸化マスク、GTM…ゲート端子、DTM…
ドレイン端子 HOP…穴部
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/784 (72)発明者 堀井 寿一 千葉県茂原市早野3300番地 株式会社日立 製作所茂原工場内 (72)発明者 香西 甲矢夫 東京都千代田区丸の内一丁目5番1号 株 式会社日立製作所電子デバイス事業部内 (72)発明者 高畠 勝 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 鈴木 隆 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 三村 秋男 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内
Claims (2)
- 【請求項1】薄膜トランジスタと画素電極とを画素の一
構成要素とする薄膜デバイスにおいて、ゲート絶縁膜と
して使用される絶縁膜に穴部を設け、上記穴部に上記画
素電極を形成したことを特徴とする薄膜デバイス。 - 【請求項2】薄膜トランジスタと画素電極とを画素の一
構成要素とする薄膜デバイスを製造する方法において、
ゲート絶縁膜として使用される絶縁膜上にレジストを形
成し、上記絶縁膜の上記画素電極を形成すべき位置に穴
部を設け、上記レジスト上に導電膜を設けたのち、上記
レジストを除去することを特徴とする薄膜デバイスの製
造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14413592A JPH05333378A (ja) | 1992-06-04 | 1992-06-04 | 薄膜デバイスおよびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14413592A JPH05333378A (ja) | 1992-06-04 | 1992-06-04 | 薄膜デバイスおよびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05333378A true JPH05333378A (ja) | 1993-12-17 |
Family
ID=15355037
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14413592A Pending JPH05333378A (ja) | 1992-06-04 | 1992-06-04 | 薄膜デバイスおよびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05333378A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0694804A3 (en) * | 1994-07-27 | 1996-08-21 | Hitachi Ltd | Liquid crystal display device, semiconductor devices and methods of manufacturing the same |
KR100248497B1 (ko) * | 1994-10-13 | 2000-03-15 | 모리시타 요이찌 | 컬러액정표시패널 |
JP2001100663A (ja) * | 1999-09-29 | 2001-04-13 | Sanyo Electric Co Ltd | El表示装置 |
JP2002175027A (ja) * | 2000-12-07 | 2002-06-21 | Sony Corp | アクティブマトリクス型表示装置およびこれを用いた携帯端末 |
WO2012077602A1 (ja) * | 2010-12-09 | 2012-06-14 | シャープ株式会社 | 薄膜トランジスタアレイ基板 |
-
1992
- 1992-06-04 JP JP14413592A patent/JPH05333378A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0694804A3 (en) * | 1994-07-27 | 1996-08-21 | Hitachi Ltd | Liquid crystal display device, semiconductor devices and methods of manufacturing the same |
US5668379A (en) * | 1994-07-27 | 1997-09-16 | Hitachi, Ltd. | Active matrix crystal display apparatus using thin film transistor |
KR100423564B1 (ko) * | 1994-07-27 | 2004-10-20 | 가부시끼가이샤 히다치 세이사꾸쇼 | 액정표시장치및그의제조방법 |
KR100248497B1 (ko) * | 1994-10-13 | 2000-03-15 | 모리시타 요이찌 | 컬러액정표시패널 |
JP2001100663A (ja) * | 1999-09-29 | 2001-04-13 | Sanyo Electric Co Ltd | El表示装置 |
JP4530450B2 (ja) * | 1999-09-29 | 2010-08-25 | 三洋電機株式会社 | El表示装置 |
JP2002175027A (ja) * | 2000-12-07 | 2002-06-21 | Sony Corp | アクティブマトリクス型表示装置およびこれを用いた携帯端末 |
WO2012077602A1 (ja) * | 2010-12-09 | 2012-06-14 | シャープ株式会社 | 薄膜トランジスタアレイ基板 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5589962A (en) | Active matrix display device using aluminum alloy in scanning signal line or video signal line | |
US5285301A (en) | Liquid crystal display device having peripheral dummy lines | |
US5671027A (en) | LCD device with TFTs in which pixel electrodes are formed in the same plane as the gate electrodes with anodized oxide films and before the deposition of the silicon gate insulator | |
JPH06208130A (ja) | 液晶表示装置 | |
JPH0561072A (ja) | 液晶表示装置 | |
JP3125411B2 (ja) | 液晶表示装置 | |
JPH05333378A (ja) | 薄膜デバイスおよびその製造方法 | |
JPH06175121A (ja) | 液晶表示装置 | |
JPH05224196A (ja) | 液晶表示装置とその製造方法 | |
JPH06208131A (ja) | 液晶表示装置 | |
JP3076119B2 (ja) | 液晶表示装置の製造方法 | |
JP2803677B2 (ja) | 液晶表示装置 | |
JPH0682797A (ja) | 液晶表示装置 | |
JPH05341322A (ja) | 薄膜トランジスタ基板、液晶表示パネルおよび液晶表示装置 | |
JPH06160821A (ja) | 液晶表示装置 | |
JPH05196961A (ja) | 薄膜デバイスの製造方法 | |
JPH04369622A (ja) | 液晶表示基板、液晶表示パネルおよび液晶表示装置 | |
JP2968252B2 (ja) | 液晶表示装置 | |
JPH02245738A (ja) | 液晶表示装置 | |
JPH06342809A (ja) | 液晶表示基板の製造方法 | |
JPH06214253A (ja) | 液晶表示装置 | |
JP2968269B2 (ja) | 液晶表示装置の製造方法 | |
JPH063659A (ja) | 液晶表示装置 | |
JPH05313202A (ja) | 薄膜デバイスの製造方法 | |
JPH05165057A (ja) | 液晶表示装置 |