JPH07245381A - コンデンサの製造方法およびその構造 - Google Patents
コンデンサの製造方法およびその構造Info
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- JPH07245381A JPH07245381A JP3028454A JP2845491A JPH07245381A JP H07245381 A JPH07245381 A JP H07245381A JP 3028454 A JP3028454 A JP 3028454A JP 2845491 A JP2845491 A JP 2845491A JP H07245381 A JPH07245381 A JP H07245381A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【目的】信頼性が高く、製造工程が簡単で、コンデンサ
容量を容易に増大できるコンデンサの製造方法およびそ
の構造を提供する。 【構成】半導体基板上の低抵抗領域上にノードとプレー
トを誘電体膜を介して交互に積層し、上記誘電体膜の一
部を除去し、各ノードどうしおよび各プレートどうしを
接続して形成された積層構造のコンデンサ。
容量を容易に増大できるコンデンサの製造方法およびそ
の構造を提供する。 【構成】半導体基板上の低抵抗領域上にノードとプレー
トを誘電体膜を介して交互に積層し、上記誘電体膜の一
部を除去し、各ノードどうしおよび各プレートどうしを
接続して形成された積層構造のコンデンサ。
Description
【０００１】
【産業上の利用分野】本発明は記憶素子のコンデンサの
製造技術およびその構造に係り、特に、高集積記憶素子
に好適な技術に関する。
製造技術およびその構造に係り、特に、高集積記憶素子
に好適な技術に関する。
【０００２】
【従来の技術】従来の技術としては、例えば、図２に示
すように、ＭＯＳトランジスタのソース領域４ｂに埋込
み接続された多結晶シリコン層によりノード１１を形成
し、その上に窒化膜／酸化膜から成る誘電体膜１２を形
成し、その上に多結晶シリコンから成るプレート１３を
形成したシングル タイプ コンデンサ製造技術がある。
すように、ＭＯＳトランジスタのソース領域４ｂに埋込
み接続された多結晶シリコン層によりノード１１を形成
し、その上に窒化膜／酸化膜から成る誘電体膜１２を形
成し、その上に多結晶シリコンから成るプレート１３を
形成したシングル タイプ コンデンサ製造技術がある。
【０００３】すなわち、従来のコンデンサは、図２に示
したように、誘電体膜１２の面積がコンデンサの面積と
なり、ノード１１とプレート１３によって成るシングル
タイプ コンデンサである。なお、図２の符号３は、ゲ
ート電極２の側壁に形成された側壁酸化膜、１５はコン
デンサの容量を増すために形成された厚さの厚い多結晶
シリコン層、１６はプレート１３の上に形成された酸化
層、１７は酸化層１６の上に形成されたＢＰＳＧ（ボロ
フォスフォ シリケイト グラス(Boro-Phospho-Silicat
e Glass)）層である。
したように、誘電体膜１２の面積がコンデンサの面積と
なり、ノード１１とプレート１３によって成るシングル
タイプ コンデンサである。なお、図２の符号３は、ゲ
ート電極２の側壁に形成された側壁酸化膜、１５はコン
デンサの容量を増すために形成された厚さの厚い多結晶
シリコン層、１６はプレート１３の上に形成された酸化
層、１７は酸化層１６の上に形成されたＢＰＳＧ（ボロ
フォスフォ シリケイト グラス(Boro-Phospho-Silicat
e Glass)）層である。
【０００４】
【発明が解決しようとする課題】ところが上記の従来の
技術では、厚い多結晶シリコン層１５を堆積した後、ノ
ード１１を埋込み接続するための多結晶シリコン層１５
への溝掘り工程により生じる埋込み接続部におけるエッ
チングダメージによって素子の信頼性が低下する。ま
た、多結晶シリコン層１５の垂直／水平アスペクト比率
が大きいので、その上に積層する薄膜のステップカバレ
ッジが問題になり、集積度を考慮するとき、制限された
面積におけるコンデンサ容量を増大させることが難しか
った。
技術では、厚い多結晶シリコン層１５を堆積した後、ノ
ード１１を埋込み接続するための多結晶シリコン層１５
への溝掘り工程により生じる埋込み接続部におけるエッ
チングダメージによって素子の信頼性が低下する。ま
た、多結晶シリコン層１５の垂直／水平アスペクト比率
が大きいので、その上に積層する薄膜のステップカバレ
ッジが問題になり、集積度を考慮するとき、制限された
面積におけるコンデンサ容量を増大させることが難しか
った。
【０００５】一方、上記技術よりもう少し進展した技術
の中に、コンデンサ容量を増加させるための日立製作所
の「Ｔ」型ダブル スタックト（Double Stacked）コン
デンサと富士通のＦｉｎ型スタックト コンデンサ等が
あるが、これらの技術はすべて製造工程が複雑で非常に
難しい技術を要し、実用化が難しいという課題がある。
の中に、コンデンサ容量を増加させるための日立製作所
の「Ｔ」型ダブル スタックト（Double Stacked）コン
デンサと富士通のＦｉｎ型スタックト コンデンサ等が
あるが、これらの技術はすべて製造工程が複雑で非常に
難しい技術を要し、実用化が難しいという課題がある。
【０００６】なお、従来の技術については、例えば、Ｉ
ＥＤＭ（インターナショナル エレクトロニック デバイ
ス ミーティング(International Electronic Device Me
eting)）、Vol.88（1988年版）592、596、600頁およびV
ol.89（1989年版）27、31頁に記載されている。
ＥＤＭ（インターナショナル エレクトロニック デバイ
ス ミーティング(International Electronic Device Me
eting)）、Vol.88（1988年版）592、596、600頁およびV
ol.89（1989年版）27、31頁に記載されている。
【０００７】本発明の目的は、信頼性が高く、製造が容
易で、かつコンデンサ容量を容易に増大できるコンデン
サの製造方法およびその構造を提供することにある。
易で、かつコンデンサ容量を容易に増大できるコンデン
サの製造方法およびその構造を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明のコンデンサの製造方法は、半導体基板上の
低抵抗領域（４ｂ）上に第１のノード（５）を形成する
工程と、その上に第１の誘電体膜（５ａ）を形成する工
程と、その上に第１のプレート（６）を形成する工程
と、その上に第２の誘電体膜（６ａ）を形成する工程
と、上記第１のノード（５）と後述の第２のノード
（７）が接続される部分の上記第１の誘電体膜（５ａ）
を除去する工程と、その上に上記第２のノード（７）を
形成して、上記第１のノード（５）と上記第２のノード
（７）とを接続する工程と、その上に第３の誘電体膜
（７ａ）を形成する工程と、上記第１のプレート（６）
と後述の第２のプレート（８）が接続される部分の上記
第２の誘電体膜（６ａ）を除去する工程と、その上に上
記第２のプレート（８）を形成して、上記第１のプレー
ト（６）と上記第２のプレート（８）とを接続する工程
とを含むことを特徴とする。
に、本発明のコンデンサの製造方法は、半導体基板上の
低抵抗領域（４ｂ）上に第１のノード（５）を形成する
工程と、その上に第１の誘電体膜（５ａ）を形成する工
程と、その上に第１のプレート（６）を形成する工程
と、その上に第２の誘電体膜（６ａ）を形成する工程
と、上記第１のノード（５）と後述の第２のノード
（７）が接続される部分の上記第１の誘電体膜（５ａ）
を除去する工程と、その上に上記第２のノード（７）を
形成して、上記第１のノード（５）と上記第２のノード
（７）とを接続する工程と、その上に第３の誘電体膜
（７ａ）を形成する工程と、上記第１のプレート（６）
と後述の第２のプレート（８）が接続される部分の上記
第２の誘電体膜（６ａ）を除去する工程と、その上に上
記第２のプレート（８）を形成して、上記第１のプレー
ト（６）と上記第２のプレート（８）とを接続する工程
とを含むことを特徴とする。
【０００９】また、本発明のコンデンサの構造は、それ
ぞれ低抵抗膜から成るノードとプレートが誘電体膜を介
して交互に積層され、上記誘電体膜の一部が除去されて
上記各ノードどうしおよび上記各プレートどうしが接続
されていることを特徴とする。
ぞれ低抵抗膜から成るノードとプレートが誘電体膜を介
して交互に積層され、上記誘電体膜の一部が除去されて
上記各ノードどうしおよび上記各プレートどうしが接続
されていることを特徴とする。
【００１０】
【作用】本発明では、従来のように溝掘り工程を行わな
くて済むので、エッチングダメージによる素子の信頼性
の低下の問題を回避することができる。また、各層のア
スペクト比を小さくできるので、多層薄膜形成時のステ
ップカバレッジが向上し、制限された面積における静電
蓄積容量を増加することができる。また、製造工程が簡
単で、難しい技術を要しないので、実際の工程に容易に
適用することができる。
くて済むので、エッチングダメージによる素子の信頼性
の低下の問題を回避することができる。また、各層のア
スペクト比を小さくできるので、多層薄膜形成時のステ
ップカバレッジが向上し、制限された面積における静電
蓄積容量を増加することができる。また、製造工程が簡
単で、難しい技術を要しないので、実際の工程に容易に
適用することができる。
【００１１】
【実施例】以下、添付図面を参照して本発明の実施例を
詳細に説明する。図１Ａ〜図１Ｇは、それぞれ本発明の
コンデンサの製造方法の一実施例を示す製造工程断面図
である。また、図１Ｇに、本発明のコンデンサ構造の一
実施例が示される。
詳細に説明する。図１Ａ〜図１Ｇは、それぞれ本発明の
コンデンサの製造方法の一実施例を示す製造工程断面図
である。また、図１Ｇに、本発明のコンデンサ構造の一
実施例が示される。
【００１２】まず、図１Ａに示すように、公知の技術を
用いて、フィールド酸化膜１、ゲート電極２、側壁酸化
膜３、高濃度ｎ型ソース領域４ｂ、および高濃度ｎ型ド
レイン領域４ａを形成する。
用いて、フィールド酸化膜１、ゲート電極２、側壁酸化
膜３、高濃度ｎ型ソース領域４ｂ、および高濃度ｎ型ド
レイン領域４ａを形成する。
【００１３】次に、図１Ｂに示すように、ソース領域４
ｂの上に第１のノード５となる多結晶シリコン層を形成
した後、この多結晶シリコン層をフォトエッチングして
第１のノード５を形成し、次いでこのノード５の上に第
１の誘電体膜５ａを形成する。
ｂの上に第１のノード５となる多結晶シリコン層を形成
した後、この多結晶シリコン層をフォトエッチングして
第１のノード５を形成し、次いでこのノード５の上に第
１の誘電体膜５ａを形成する。
【００１４】次に、図１Ｃに示すように、その上に第１
のプレート６となる多結晶シリコン層を形成した後、こ
の多結晶シリコン層をフォトエッチングして第１のプレ
ート６を形成し（このとき、図１Ｃに示すように、誘電
体膜５ａの一部（斜線を付した部分）が露出するように
プレート６をパタン化する）、次いでこのプレート６の
上に第２の誘電体膜６ａを形成する。
のプレート６となる多結晶シリコン層を形成した後、こ
の多結晶シリコン層をフォトエッチングして第１のプレ
ート６を形成し（このとき、図１Ｃに示すように、誘電
体膜５ａの一部（斜線を付した部分）が露出するように
プレート６をパタン化する）、次いでこのプレート６の
上に第２の誘電体膜６ａを形成する。
【００１５】次に、図１Ｄに示すように、フォトレジス
トＰＲを堆積した後、上記第１のプレート６のマスクの
パタンを少し例えば0.1μｍ程拡張させたマスクを使用
してフォトリソグラフィー技術によりこのフォトレジス
トＰＲをパタン化し、続いてこのフォトレジストＰＲを
加熱により誘電体膜６ａの側壁に沿ってリフローし（す
なわち、フォトレジストＰＲを図１Ｄに示すような形状
にし、誘電体膜６ａの側壁部分がエッチング除去されな
いように覆う）、例えばＲＩＥ（リアクティブイオン
エッチング(Reactive Ion Etching)）法により誘電体膜
５ａ（図１Ｃの斜線を付した部分）をエッチング除去す
る。
トＰＲを堆積した後、上記第１のプレート６のマスクの
パタンを少し例えば0.1μｍ程拡張させたマスクを使用
してフォトリソグラフィー技術によりこのフォトレジス
トＰＲをパタン化し、続いてこのフォトレジストＰＲを
加熱により誘電体膜６ａの側壁に沿ってリフローし（す
なわち、フォトレジストＰＲを図１Ｄに示すような形状
にし、誘電体膜６ａの側壁部分がエッチング除去されな
いように覆う）、例えばＲＩＥ（リアクティブイオン
エッチング(Reactive Ion Etching)）法により誘電体膜
５ａ（図１Ｃの斜線を付した部分）をエッチング除去す
る。
【００１６】次に、フォトレジストＰＲを除去し、図１
Ｅに示すように、第２のノード７となる多結晶シリコン
層を形成した後（このとき、上記のように誘電体膜５ａ
の一部を除去したので、第１のノード５と第２のノード
７とが接続される。）、フォトエッチングして第２のノ
ード７を形成し（このとき、図１Ｅに示すように、誘電
体膜６ａの一部（斜線を付した部分）が露出するように
ノード７をパタン化する）、次いでこのノード７の上に
第３の誘電体膜７ａを形成する。
Ｅに示すように、第２のノード７となる多結晶シリコン
層を形成した後（このとき、上記のように誘電体膜５ａ
の一部を除去したので、第１のノード５と第２のノード
７とが接続される。）、フォトエッチングして第２のノ
ード７を形成し（このとき、図１Ｅに示すように、誘電
体膜６ａの一部（斜線を付した部分）が露出するように
ノード７をパタン化する）、次いでこのノード７の上に
第３の誘電体膜７ａを形成する。
【００１７】次に、図１Ｆに示すように、フォトレジス
トＰＲを堆積した後、上記第２のノード７のマスクのパ
タンを少し例えば0.1μｍ程拡張させたマスクを使用し
てフォトリソグラフィー技術によりこのフォトレジスト
ＰＲをパタン化し、続いてこのフォトレジストＰＲを加
熱により誘電体膜７ａの側壁に沿ってリフローし（すな
わち、フォトレジストＰＲを図１Ｆに示すような形状に
し、誘電体膜７ａの側壁部分がエッチング除去されない
ように覆う）、例えばＲＩＥ法により誘電体膜６ａ（図
１Ｅの斜線を付した部分）をエッチング除去する。
トＰＲを堆積した後、上記第２のノード７のマスクのパ
タンを少し例えば0.1μｍ程拡張させたマスクを使用し
てフォトリソグラフィー技術によりこのフォトレジスト
ＰＲをパタン化し、続いてこのフォトレジストＰＲを加
熱により誘電体膜７ａの側壁に沿ってリフローし（すな
わち、フォトレジストＰＲを図１Ｆに示すような形状に
し、誘電体膜７ａの側壁部分がエッチング除去されない
ように覆う）、例えばＲＩＥ法により誘電体膜６ａ（図
１Ｅの斜線を付した部分）をエッチング除去する。
【００１８】次に、図１Ｇに示すように、フォトレジス
トＰＲを除去し、多結晶シリコンを用いて第２のプレー
ト８となる多結晶シリコン層を形成した後（このとき、
上記のように誘電体膜６ａの一部を除去したので、第１
のプレート６と第２のプレート８とが接続される。）、
フォトエッチングして第２のプレート８を形成する。
トＰＲを除去し、多結晶シリコンを用いて第２のプレー
ト８となる多結晶シリコン層を形成した後（このとき、
上記のように誘電体膜６ａの一部を除去したので、第１
のプレート６と第２のプレート８とが接続される。）、
フォトエッチングして第２のプレート８を形成する。
【００１９】上記のような方法によって、例えばリン等
の導電性不純物がドープされた多結晶シリコン層を多層
に積層し、コンデンサが並列接続されたコンデンサを製
造することができる。最後に、一般的な工程順序に従っ
て、図１Ｇに示すように、酸化層９とＢＰＳＧ層１０を
順次形成する。
の導電性不純物がドープされた多結晶シリコン層を多層
に積層し、コンデンサが並列接続されたコンデンサを製
造することができる。最後に、一般的な工程順序に従っ
て、図１Ｇに示すように、酸化層９とＢＰＳＧ層１０を
順次形成する。
【００２０】このようにして形成した記憶素子のコンデ
ンサにおいては、従来のように容量増加のために形成す
る厚い多結晶シリコン層の溝掘り工程を行わなくて済む
ので、エッチングダメージによる素子の信頼性の低下の
問題を回避することができる。また、各層のアスペクト
比が大きくないため、多層薄膜形成時のステップカバレ
ッジが向上し、制限された面積において多層構造による
コンデンサ並列接続が実現できる。従って、静電蓄積容
量を容易に増加することができ、高集積記憶素子に好適
なコンデンサを提供することができる。また、製造工程
が簡単で、難しい技術を要しないので、実際の工程に容
易に適用することができる。さらに、容量が大きいの
で、α線によるソフトエラーの可能性が低下する。
ンサにおいては、従来のように容量増加のために形成す
る厚い多結晶シリコン層の溝掘り工程を行わなくて済む
ので、エッチングダメージによる素子の信頼性の低下の
問題を回避することができる。また、各層のアスペクト
比が大きくないため、多層薄膜形成時のステップカバレ
ッジが向上し、制限された面積において多層構造による
コンデンサ並列接続が実現できる。従って、静電蓄積容
量を容易に増加することができ、高集積記憶素子に好適
なコンデンサを提供することができる。また、製造工程
が簡単で、難しい技術を要しないので、実際の工程に容
易に適用することができる。さらに、容量が大きいの
で、α線によるソフトエラーの可能性が低下する。
【００２１】以上本発明を実施例に基づいて具体的に説
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。例えば、上記実施例では、図１
Ｄ（または図１Ｆ）の工程において、第１のプレート６
（または第２のノード７）のマスクのパタンを少し拡張
させたマスクを使用してフォトレジストＰＲをパタン化
した後、リフローすることにより、除去すべき部分以外
の誘電体膜６ａ（または７ａ）を側壁部を含んで覆った
が、このように側壁部を含んで覆うようにフォトレジス
トを形成できれば他の方法を用いてよい。さらに、上記
実施例では、ノード（５、７）およびプレート（６、
８）をそれぞれ２層ずつ設けた例を示したが、上記の工
程を繰り返すことにより、３層以上積層できることはい
うまでもない。
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。例えば、上記実施例では、図１
Ｄ（または図１Ｆ）の工程において、第１のプレート６
（または第２のノード７）のマスクのパタンを少し拡張
させたマスクを使用してフォトレジストＰＲをパタン化
した後、リフローすることにより、除去すべき部分以外
の誘電体膜６ａ（または７ａ）を側壁部を含んで覆った
が、このように側壁部を含んで覆うようにフォトレジス
トを形成できれば他の方法を用いてよい。さらに、上記
実施例では、ノード（５、７）およびプレート（６、
８）をそれぞれ２層ずつ設けた例を示したが、上記の工
程を繰り返すことにより、３層以上積層できることはい
うまでもない。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
信頼性が高く、製造工程が簡単で、かつコンデンサ容量
を容易に増大できるコンデンサの製造方法およびその構
造を提供することができ、高集積記憶素子に好適なコン
デンサを実現することができる。
信頼性が高く、製造工程が簡単で、かつコンデンサ容量
を容易に増大できるコンデンサの製造方法およびその構
造を提供することができ、高集積記憶素子に好適なコン
デンサを実現することができる。
【図１Ａ】本発明の一実施例を示す製造工程断面図であ
る。
る。
【図１Ｂ】本発明の一実施例を示す製造工程断面図であ
る。
る。
【図１Ｃ】本発明の一実施例を示す製造工程断面図であ
る。
る。
【図１Ｄ】本発明の一実施例を示す製造工程断面図であ
る。
る。
【図１Ｅ】本発明の一実施例を示す製造工程断面図であ
る。
る。
【図１Ｆ】本発明の一実施例を示す製造工程断面図であ
る。
る。
【図１Ｇ】本発明の一実施例を示す製造工程断面図であ
る。
る。
【図２】従来の記憶素子のコンデンサの構造を示す断面
図である。
図である。
１…フィールド酸化膜、２…ゲート電極、３…側壁酸化
膜、４ａ…高濃度ｎ型ドレイン領域、４ｂ…高濃度ｎ型
ソース領域、５…第１のノード、５ａ…第１の誘電体
膜、６…第１のプレート、６ａ…第２の誘電体膜、７…
第２のノード、７ａ…第３の誘電体膜、８…第２のプレ
ート、９…酸化層、１０…ＢＰＳＧ層、１１…ノード、
１２…誘電体膜、１３…プレート、１５…多結晶シリコ
ン層、１６…酸化層、１７…ＢＰＳＧ層。
膜、４ａ…高濃度ｎ型ドレイン領域、４ｂ…高濃度ｎ型
ソース領域、５…第１のノード、５ａ…第１の誘電体
膜、６…第１のプレート、６ａ…第２の誘電体膜、７…
第２のノード、７ａ…第３の誘電体膜、８…第２のプレ
ート、９…酸化層、１０…ＢＰＳＧ層、１１…ノード、
１２…誘電体膜、１３…プレート、１５…多結晶シリコ
ン層、１６…酸化層、１７…ＢＰＳＧ層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (2)
- 【請求項１】半導体基板上の低抵抗領域（４ｂ）上に第
１のノード（５）を形成する工程と、その上に第１の誘
電体膜（５ａ）を形成する工程と、その上に第１のプレ
ート（６）を形成する工程と、その上に第２の誘電体膜
（６ａ）を形成する工程と、上記第１のノード（５）と
後述の第２のノード（７）が接続される部分の上記第１
の誘電体膜（５ａ）を除去する工程と、その上に上記第
２のノード（７）を形成して、上記第１のノード（５）
と上記第２のノード（７）とを接続する工程と、その上
に第３の誘電体膜（７ａ）を形成する工程と、上記第１
のプレート（６）と後述の第２のプレート（８）が接続
される部分の上記第２の誘電体膜（６ａ）を除去する工
程と、その上に上記第２のプレート（８）を形成して、
上記第１のプレート（６）と上記第２のプレート（８）
とを接続する工程とを含むことを特徴とするコンデンサ
の製造方法。 - 【請求項２】それぞれ低抵抗膜から成るノードとプレー
トが誘電体膜を介して交互に積層され、上記誘電体膜の
一部が除去されて上記各ノードどうしおよび上記各プレ
ートどうしが接続されていることを特徴とするコンデン
サの構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900002345A KR950010115B1 (ko) | 1990-02-23 | 1990-02-23 | 캐패시터 제조방법 및 구조 |
| KR1990-2345 | 1990-02-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07245381A true JPH07245381A (ja) | 1995-09-19 |
Family
ID=19296374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3028454A Pending JPH07245381A (ja) | 1990-02-23 | 1991-02-22 | コンデンサの製造方法およびその構造 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5201991A (ja) |
| JP (1) | JPH07245381A (ja) |
| KR (1) | KR950010115B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5858832A (en) * | 1996-03-11 | 1999-01-12 | Chartered Semiconduction Manufacturing Ltd. | Method for forming a high areal capacitance planar capacitor |
| US6198123B1 (en) * | 1997-08-29 | 2001-03-06 | Cardiac Pacemakers, Inc. | Shielded integrated circuit capacitor connected to a lateral transistor |
| JP2006228828A (ja) * | 2005-02-15 | 2006-08-31 | Seiko Npc Corp | キャパシタを有する半導体装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6358958A (ja) * | 1986-08-29 | 1988-03-14 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS6447067A (en) * | 1987-08-18 | 1989-02-21 | Oki Electric Ind Co Ltd | Semiconductor storage device and manufacture thereof |
| JPH03136272A (ja) * | 1989-10-20 | 1991-06-11 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH03209868A (ja) * | 1989-11-30 | 1991-09-12 | Sgs Thomson Microelectron Inc | Ｉｃコンデンサの製造方法及び半導体ｉｃデバイス及びｄｒａｍメモリセル |
Family Cites Families (2)
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|---|---|---|---|---|
| JPH0682783B2 (ja) * | 1985-03-29 | 1994-10-19 | 三菱電機株式会社 | 容量およびその製造方法 |
| JPH01154551A (ja) * | 1987-12-11 | 1989-06-16 | Oki Electric Ind Co Ltd | 半導体メモリ集積回路装置及びその製造方法 |
-
1990
- 1990-02-23 KR KR1019900002345A patent/KR950010115B1/ko not_active IP Right Cessation
-
1991
- 1991-02-21 US US07/659,004 patent/US5201991A/en not_active Expired - Lifetime
- 1991-02-22 JP JP3028454A patent/JPH07245381A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6358958A (ja) * | 1986-08-29 | 1988-03-14 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS6447067A (en) * | 1987-08-18 | 1989-02-21 | Oki Electric Ind Co Ltd | Semiconductor storage device and manufacture thereof |
| JPH03136272A (ja) * | 1989-10-20 | 1991-06-11 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH03209868A (ja) * | 1989-11-30 | 1991-09-12 | Sgs Thomson Microelectron Inc | Ｉｃコンデンサの製造方法及び半導体ｉｃデバイス及びｄｒａｍメモリセル |
Also Published As
| Publication number | Publication date |
|---|---|
| US5201991A (en) | 1993-04-13 |
| KR910016096A (ko) | 1991-09-30 |
| KR950010115B1 (ko) | 1995-09-07 |
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