JPH03209868A - Ｉｃコンデンサの製造方法及び半導体ｉｃデバイス及びｄｒａｍメモリセル - Google Patents
Ｉｃコンデンサの製造方法及び半導体ｉｃデバイス及びｄｒａｍメモリセルInfo
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- JPH03209868A JPH03209868A JP2314449A JP31444990A JPH03209868A JP H03209868 A JPH03209868 A JP H03209868A JP 2314449 A JP2314449 A JP 2314449A JP 31444990 A JP31444990 A JP 31444990A JP H03209868 A JPH03209868 A JP H03209868A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
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- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Y10S438/954—Making oxide-nitride-oxide device
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［興業上の利用分野］
この発明は、概してＩＣメモリに関し、特にＤＲＡＭデ
バイス用のメモリセルに関するものである。
バイス用のメモリセルに関するものである。
［従来の技術］
ＤＲＡＭは電子産業に広く用いられている。典型的には
、ＤＲＡＭメモリセルは、通過ゲートとしてのＦＥＴ、
及び、蓄積点としてのコンデンサを用いる。ＤＲＡＭセ
ルの現在の状態は、蓄積点上の電荷の有無によって表わ
される。ＤＲＡＭセルの品質は、コンデンサの大きさに
よって強く影響される。蓄積点のためのより小さい容量
は、より小さい電荷がコンデンサに蓄積されるため、低
いＳＮ比となる。又、より小さいコンデンサは、ＤＲＡ
Ｍセルのための、より短いリフレッシュ時間を必要とす
る。
、ＤＲＡＭメモリセルは、通過ゲートとしてのＦＥＴ、
及び、蓄積点としてのコンデンサを用いる。ＤＲＡＭセ
ルの現在の状態は、蓄積点上の電荷の有無によって表わ
される。ＤＲＡＭセルの品質は、コンデンサの大きさに
よって強く影響される。蓄積点のためのより小さい容量
は、より小さい電荷がコンデンサに蓄積されるため、低
いＳＮ比となる。又、より小さいコンデンサは、ＤＲＡ
Ｍセルのための、より短いリフレッシュ時間を必要とす
る。
メモリ容量の増大につれて、ＩＣ上のメモリセルの密度
は増大し、且つ、各セルは小さく作られなければならな
い。セルの寸法が小さくなるにつれて、小さいコンデン
サに伴う問題は、セル設計中に扱うのが更に困難になる
。多くの技術を用いてコンデンサプレートの表面面積を
増大することにより、蓄積点の容量を改善するための種
々の努力がなされてきた。これらは、基板から掘られた
比較的深い溝、即ちピット内のトランジスタの配置、並
びに、垂直柱の側面上のコンデンサの配置を含む。この
ような構造の製造に用いられる処理７− 技術は、制御することが比較的困難であり、デバイス特
性に大きな変動性を与える結果となる。又、それらは、
デバイスコストに加えて処理フローの複雑性を増大させ
る傾向がある。
は増大し、且つ、各セルは小さく作られなければならな
い。セルの寸法が小さくなるにつれて、小さいコンデン
サに伴う問題は、セル設計中に扱うのが更に困難になる
。多くの技術を用いてコンデンサプレートの表面面積を
増大することにより、蓄積点の容量を改善するための種
々の努力がなされてきた。これらは、基板から掘られた
比較的深い溝、即ちピット内のトランジスタの配置、並
びに、垂直柱の側面上のコンデンサの配置を含む。この
ような構造の製造に用いられる処理７− 技術は、制御することが比較的困難であり、デバイス特
性に大きな変動性を与える結果となる。又、それらは、
デバイスコストに加えて処理フローの複雑性を増大させ
る傾向がある。
容量が増大されたＤＲＡＭセルに適したコンデンサを提
供することが望ましいだろう。セル全体の寸法を大幅に
増さず、且つ、ＩＣ処理に複雑性を大幅に付加しないよ
うなコンデンサを提供することが更に望ましいだろう。
供することが望ましいだろう。セル全体の寸法を大幅に
増さず、且つ、ＩＣ処理に複雑性を大幅に付加しないよ
うなコンデンサを提供することが更に望ましいだろう。
［発明の概要］
従って、この発明の目的は、容量が増大されたＤＲＡＭ
セルと共に用いられるのに適したコンデンサを提供する
ことである。
セルと共に用いられるのに適したコンデンサを提供する
ことである。
この発明の他の目的は、ＤＲＡＭセルのための配列面積
を増すことなく、増大されたコンデンサプレート面積を
提供するようなコンデンサを提供することである。
を増すことなく、増大されたコンデンサプレート面積を
提供するようなコンデンサを提供することである。
この発明の他の目的は、比較的簡潔で繰り返し可能な処
理ステップを用いるような、且つ、現在のＮチャネルＤ
ＲＡＭ処理フローと両立し得るようなコンデンサを提供
することである。
理ステップを用いるような、且つ、現在のＮチャネルＤ
ＲＡＭ処理フローと両立し得るようなコンデンサを提供
することである。
更に、この発明の他の目的は、処理の複雑性及びコスト
を大きく増すことなく、製造され得るようなコンデンサ
を提供することである。
を大きく増すことなく、製造され得るようなコンデンサ
を提供することである。
従って、この発明によれば、ＤＲＡＭメモリセルと共に
用いるのに適したコンデンサは、多結晶シリコンの多数
のプレートにより構成される。蓄積点は、２つの多結晶
グランドプレート膜の間に挟まれた多結晶シリコン膜か
ら形成される。このような構成は、使用された成るチッ
プ表面領域に対する容量をほぼ２倍にする。まず、最下
部の多結晶シリコンプレートが製造され、続いて、アイ
ソレーションステップが行われ、蓄積点の多結晶シリコ
ン膜が製造される。続いて、他のアイソレーションステ
ップが行われ、その後、多結晶シリコン最上部プレート
膜が形成され、最下部プレート膜に接続される。
用いるのに適したコンデンサは、多結晶シリコンの多数
のプレートにより構成される。蓄積点は、２つの多結晶
グランドプレート膜の間に挟まれた多結晶シリコン膜か
ら形成される。このような構成は、使用された成るチッ
プ表面領域に対する容量をほぼ２倍にする。まず、最下
部の多結晶シリコンプレートが製造され、続いて、アイ
ソレーションステップが行われ、蓄積点の多結晶シリコ
ン膜が製造される。続いて、他のアイソレーションステ
ップが行われ、その後、多結晶シリコン最上部プレート
膜が形成され、最下部プレート膜に接続される。
この発明の特徴と信じられる新規な要点は、特許請求の
範囲に述べられている。しかし、発明自体は、好適な使
用態様、他の目的及びその効果と＝９− 同様に、添付図面と関連して読んだとき、以下の実施例
の詳細な説明を参照することによって、最も良く理解さ
れるだろう。
範囲に述べられている。しかし、発明自体は、好適な使
用態様、他の目的及びその効果と＝９− 同様に、添付図面と関連して読んだとき、以下の実施例
の詳細な説明を参照することによって、最も良く理解さ
れるだろう。
［実施例コ
以下に記載される処理ステップ及び構造は、ＩＣ製造の
ための完全な処理流れを形成していない。
ための完全な処理流れを形成していない。
この発明は、現在一般に用いられているＩＣ製造技術と
関連して実行されることができる。又、この発明を理解
するために必要なだけの、一般に実行される処理ステッ
プが含まれている。製造中のＩＣの部分断面図を示して
いる構成は、一定の割合で図示されていないが、その代
わりに、発明の重要な特徴を説明するように図示されて
いる。
関連して実行されることができる。又、この発明を理解
するために必要なだけの、一般に実行される処理ステッ
プが含まれている。製造中のＩＣの部分断面図を示して
いる構成は、一定の割合で図示されていないが、その代
わりに、発明の重要な特徴を説明するように図示されて
いる。
第１図について説明すると、ＮチャネルＤＲＡＭセルと
共に用いるためのこの発明によるコンデンサの製造方法
が示されている。ＤＲＡＭセルはＰ型基板（１０）内に
製造される。この技術で知られているように、ＦＥＴ通
過ゲートは、薄いゲート酸化膜（１２）を形成し、続い
て、ゲート多結晶シリコン膜（１４）を形成することに
より、形成される。
共に用いるためのこの発明によるコンデンサの製造方法
が示されている。ＤＲＡＭセルはＰ型基板（１０）内に
製造される。この技術で知られているように、ＦＥＴ通
過ゲートは、薄いゲート酸化膜（１２）を形成し、続い
て、ゲート多結晶シリコン膜（１４）を形成することに
より、形成される。
０
多結晶シリコン膜（１４）は、この技術で知られている
ように、導電性を改善するために、チタン又はタンタル
のニケイ化物等のケイ化膜を含んでもよい。多結晶シリ
コン膜（１４）及びゲート酸化膜（１２）からなる通過
ゲートは、その後、パターンが描かれ、続いて、ＬＤＤ
（ＬｉＦｌｈｔｌｙ−Ｄｏｐｅｄ Ｄｒａｉｎ）領域（
１６）及び（１８）を形成するためにＬＤＤインブラン
トが行われる。その後、側壁酸化物スペーサ領域（２０
）が形成され、続いて、活性ソース／ドレイン領域（２
２）を形成するために濃いインブラントが行われる。こ
の点に対して、この技術で知られている通常の処理ステ
ップが続く。
ように、導電性を改善するために、チタン又はタンタル
のニケイ化物等のケイ化膜を含んでもよい。多結晶シリ
コン膜（１４）及びゲート酸化膜（１２）からなる通過
ゲートは、その後、パターンが描かれ、続いて、ＬＤＤ
（ＬｉＦｌｈｔｌｙ−Ｄｏｐｅｄ Ｄｒａｉｎ）領域（
１６）及び（１８）を形成するためにＬＤＤインブラン
トが行われる。その後、側壁酸化物スペーサ領域（２０
）が形成され、続いて、活性ソース／ドレイン領域（２
２）を形成するために濃いインブラントが行われる。こ
の点に対して、この技術で知られている通常の処理ステ
ップが続く。
次に、好ましくは２０００人程度０深さに付着された低
温酸化物からなる誘電膜即ち絶縁膜（２４）が、チップ
の表面上に付着される。続いて、好ましくは１５００人
程度０深さに付着され、その後インブラントによりＮ型
にドープされた第２の多結晶シリコン膜（２６）が付着
される。その後、チップの表面上に薄い誘電膜即ち絶縁
膜（２８）が形成される。
温酸化物からなる誘電膜即ち絶縁膜（２４）が、チップ
の表面上に付着される。続いて、好ましくは１５００人
程度０深さに付着され、その後インブラントによりＮ型
にドープされた第２の多結晶シリコン膜（２６）が付着
される。その後、チップの表面上に薄い誘電膜即ち絶縁
膜（２８）が形成される。
絶縁膜（２８）は、好ましくは、この技術で知られた酸
化膜−窒化膜一酸化膜である。もし望むなら、窒化膜−
酸化膜などの他の誘電膜即ち絶縁膜が用いられてもよい
。この絶縁膜は、多結晶シリコン膜（２６）上に酸化膜
を成長させることにより形成され、続いて、薄い窒化膜
が付着される。更に、窒化膜の酸化は、所望の酸化物−
窒化物一酸化物の交互重ね配置構造を与える上部酸化膜
を形成する。
化膜−窒化膜一酸化膜である。もし望むなら、窒化膜−
酸化膜などの他の誘電膜即ち絶縁膜が用いられてもよい
。この絶縁膜は、多結晶シリコン膜（２６）上に酸化膜
を成長させることにより形成され、続いて、薄い窒化膜
が付着される。更に、窒化膜の酸化は、所望の酸化物−
窒化物一酸化物の交互重ね配置構造を与える上部酸化膜
を形成する。
この誘電体構造は好ましい。なぜなら、それは、誘電体
をより薄く形成することを可能にし、酸化物のみより高
い比誘電率を有することができるからである。又、酸化
物−窒化物一酸化物からなる誘電体は、薄い酸化物のみ
より低いピンホール密度を有する。
をより薄く形成することを可能にし、酸化物のみより高
い比誘電率を有することができるからである。又、酸化
物−窒化物一酸化物からなる誘電体は、薄い酸化物のみ
より低いピンホール密度を有する。
絶縁膜（２８）を形成した後、チップ表面上に他の多結
晶シリコンＭ （３０）が付着される。この多結晶シリ
コン膜り３０）はバッファ膜として用いられ、セルコン
デンサの蓄積点的に部分的に結合されるだろう。
晶シリコンＭ （３０）が付着される。この多結晶シリ
コン膜り３０）はバッファ膜として用いられ、セルコン
デンサの蓄積点的に部分的に結合されるだろう。
第２図について説明すると、次のステップは、パターン
を描くこと及び電極開口（３２）をエツチングすること
である。この電極開口（３２）は、通過ゲートの近傍に
位置しており、そのような通過ゲートとフィールド酸化
物領域（３４）との間の大体半分の所に位置するように
第２図に示されている。電極開口（３２）は、全ての膜
（３０） 、（２８） 、（２６）及び（２４）を通し
た異方性エツチングにより形成され、Ｐ型基板（１０）
内の活性領域（１８）を露出させる。
を描くこと及び電極開口（３２）をエツチングすること
である。この電極開口（３２）は、通過ゲートの近傍に
位置しており、そのような通過ゲートとフィールド酸化
物領域（３４）との間の大体半分の所に位置するように
第２図に示されている。電極開口（３２）は、全ての膜
（３０） 、（２８） 、（２６）及び（２４）を通し
た異方性エツチングにより形成され、Ｐ型基板（１０）
内の活性領域（１８）を露出させる。
次に、露出された全ての表面上に酸化膜（３６）を成長
させるために、チップは酸化される。第３図は電極開口
（３２）の一方の側壁に沿って成長されたような酸化膜
（３６）の詳細を示す。絶縁膜〈２８）は、酸化膜（３
８）、窒化膜（４０）及び酸化膜（４２）からなる。
させるために、チップは酸化される。第３図は電極開口
（３２）の一方の側壁に沿って成長されたような酸化膜
（３６）の詳細を示す。絶縁膜〈２８）は、酸化膜（３
８）、窒化膜（４０）及び酸化膜（４２）からなる。
第３図に示すように、酸化膜（３６）を形成することは
、多結晶シリコン膜（３０）と窒化膜（４０）との間に
小さい烏の嘴（４４）を形成し、窒化膜（４０）と多結
晶シリコン膜（２６）との間に別の鳥の嘴（４６）を形
成することになる。これらの烏の嘴（４４）及び（４６
）は、多結晶シリコン膜（２６）及び（３０）を、概し
て最も電界の強いエツジで分離している。
、多結晶シリコン膜（３０）と窒化膜（４０）との間に
小さい烏の嘴（４４）を形成し、窒化膜（４０）と多結
晶シリコン膜（２６）との間に別の鳥の嘴（４６）を形
成することになる。これらの烏の嘴（４４）及び（４６
）は、多結晶シリコン膜（２６）及び（３０）を、概し
て最も電界の強いエツジで分離している。
もし、高温酸化物の成長ステップが望まれてい３
なければ、代わりに低温ＣＶＤ酸化物が成長され得る。
鳥の嘴の構成は成長されないが、それでも十分な絶縁膜
が提供される。
が提供される。
第４図について説明すると、酸化膜（３６）は、電極開
口（３２）の両側に沿って側壁誘電性領域（４８）を形
成するために異方性エツチングされる。このエツチング
は、多結晶シリコン膜（３０）上の全ての酸化膜（３６
）を除去する。その後、多結晶シリコン膜（５０）がチ
ップ表面上に成長され、電極開口（３２）内で活性領域
（１８）に接触する。ここでは、多結晶シリコン膜（５
０）及び多結晶シリコン膜（３０）は、機能的に同−膜
である。その後、チップ表面上に部分的誘電膜即ち部分
的絶縁膜（５２）が形成される。部分的絶縁膜（５２）
は薄く成長された酸化膜からなり、続いて、窒化膜が付
着される。これらは第３図に示したような酸化物−窒化
物一酸化物の交互重ね誘電構成の２つの膜のうちの第１
番目であるが、上側の第２番目の酸化膜がまだ形成され
ていない。
口（３２）の両側に沿って側壁誘電性領域（４８）を形
成するために異方性エツチングされる。このエツチング
は、多結晶シリコン膜（３０）上の全ての酸化膜（３６
）を除去する。その後、多結晶シリコン膜（５０）がチ
ップ表面上に成長され、電極開口（３２）内で活性領域
（１８）に接触する。ここでは、多結晶シリコン膜（５
０）及び多結晶シリコン膜（３０）は、機能的に同−膜
である。その後、チップ表面上に部分的誘電膜即ち部分
的絶縁膜（５２）が形成される。部分的絶縁膜（５２）
は薄く成長された酸化膜からなり、続いて、窒化膜が付
着される。これらは第３図に示したような酸化物−窒化
物一酸化物の交互重ね誘電構成の２つの膜のうちの第１
番目であるが、上側の第２番目の酸化膜がまだ形成され
ていない。
第５図について説明すると、その後、チップはパターン
が描かれてエツチングされ、コンデンサ４ の充電された蓄積プレートを定める。領域（５４）及び
（５６）は、異方性エツチングを用いて、多結晶シリコ
ンＭ （２６）までエツチングされる。後に、領域（５
４）は、活性領域（２２）と接触させるために用いられ
るだろう。エツチングに続いて、部分的絶縁膜（５２）
を酸化物−窒化物一酸化物の誘電体に変換する酸化ステ
ップが実行され、残りのチップ表面上に酸化膜（５８）
を成長させる。これは、エツチングされた領域（５４）
及び（５６）の側壁上での酸化物の成長を含む。このよ
うな領域の側壁は、第３図に示した側壁領域に非常に似
ており、交互重ね絶縁膜（２８）及び（５２）内の申開
の窒化膜の両側上に、小さい烏の嘴が形成されている。
が描かれてエツチングされ、コンデンサ４ の充電された蓄積プレートを定める。領域（５４）及び
（５６）は、異方性エツチングを用いて、多結晶シリコ
ンＭ （２６）までエツチングされる。後に、領域（５
４）は、活性領域（２２）と接触させるために用いられ
るだろう。エツチングに続いて、部分的絶縁膜（５２）
を酸化物−窒化物一酸化物の誘電体に変換する酸化ステ
ップが実行され、残りのチップ表面上に酸化膜（５８）
を成長させる。これは、エツチングされた領域（５４）
及び（５６）の側壁上での酸化物の成長を含む。このよ
うな領域の側壁は、第３図に示した側壁領域に非常に似
ており、交互重ね絶縁膜（２８）及び（５２）内の申開
の窒化膜の両側上に、小さい烏の嘴が形成されている。
第３図について説明したように、熱酸化物を成長させる
代わりに、ＣＶＤ酸化物が付着され得る。
代わりに、ＣＶＤ酸化物が付着され得る。
第６図について説明すると、新しく成長された酸化膜が
異方性エツチングされて、領域即ち側面開口（５４）及
び（５６）に沿った側壁誘電領域（６０）を形成する。
異方性エツチングされて、領域即ち側面開口（５４）及
び（５６）に沿った側壁誘電領域（６０）を形成する。
これらの誘電領域り６０）は、上述したように、電極開
口（３２）内の側壁領域（４８〉と同様である。
口（３２）内の側壁領域（４８〉と同様である。
あるいは、酸化膜（５８）内に開口を作って多結晶シリ
コン膜（２６）と接触させるために、マスクを用いるこ
とができる。多結晶シリコン膜り６２）は、チップ表面
上に成長されてＮ型にドープされる。多結晶シリコン膜
（６２）は多結晶シリコン膜（２６）と接触される。そ
の後、絶縁膜（２４）を露出するために、領域（６４）
は、マスクを用いて、多結晶シリコン膜（６２）及び（
２６）を通して異方性エツチングされる。
コン膜（２６）と接触させるために、マスクを用いるこ
とができる。多結晶シリコン膜り６２）は、チップ表面
上に成長されてＮ型にドープされる。多結晶シリコン膜
（６２）は多結晶シリコン膜（２６）と接触される。そ
の後、絶縁膜（２４）を露出するために、領域（６４）
は、マスクを用いて、多結晶シリコン膜（６２）及び（
２６）を通して異方性エツチングされる。
対応するエツチング領域（図示せず）は、第６図の図面
の右端の直ぐ先に作される。
の右端の直ぐ先に作される。
この点において、コンデンサは完全に作られている。多
結晶シリコン膜（２６）はコンデンサの下部グランドプ
レートを定め、多結晶シリコン膜（６２）はコンデンサ
の上部グランドプレートを定める。
結晶シリコン膜（２６）はコンデンサの下部グランドプ
レートを定め、多結晶シリコン膜（６２）はコンデンサ
の上部グランドプレートを定める。
コンデンサの電荷蓄積プレートは、多結晶シリコンＭ
（３０）及び（５０）により形成され、活性領域（１８
）と接触する。電荷蓄積プレートは、誘電領域（５２）
及び（２８）、並びに、側壁領域（４８）及び（６０〉
により、上部コンデンサグランドプレート及び下部コン
デンサグランドプレー１・から完全に隔離され、活性領
域（１８）と接触する。
（３０）及び（５０）により形成され、活性領域（１８
）と接触する。電荷蓄積プレートは、誘電領域（５２）
及び（２８）、並びに、側壁領域（４８）及び（６０〉
により、上部コンデンサグランドプレート及び下部コン
デンサグランドプレー１・から完全に隔離され、活性領
域（１８）と接触する。
第７図について説明すると、コンデンサが作られた後、
チップ表面上に誘電膜即ち絶縁膜（６６）が形成される
。この絶縁膜（６６）は、好ましくはＰＳＧ又はＢＰＳ
Ｇなどのりフローガラスである。その後、絶縁膜（６６
）及び（２４）を通して電極開口（６８）が形成され、
活性領域（２２）と接触する。その後、金属膜（７０）
が付着され、チップの表面上にパターンが描かれる。こ
の技術て知られているように、金属膜（７０）の付着は
、１つ以上の耐熱金属膜を有するアルミニウム膜を含む
ことができる。
チップ表面上に誘電膜即ち絶縁膜（６６）が形成される
。この絶縁膜（６６）は、好ましくはＰＳＧ又はＢＰＳ
Ｇなどのりフローガラスである。その後、絶縁膜（６６
）及び（２４）を通して電極開口（６８）が形成され、
活性領域（２２）と接触する。その後、金属膜（７０）
が付着され、チップの表面上にパターンが描かれる。こ
の技術て知られているように、金属膜（７０）の付着は
、１つ以上の耐熱金属膜を有するアルミニウム膜を含む
ことができる。
高温酸化物の成長ステップ及び付着ステップは、多結晶
シリコン膜（５０）がら活性領域（１８）へのＮ型不純
物の拡散を起こさせる。活性領域（１８）及び拡散され
た領域（７２）が共にＮ型であるため、この区域内に短
絡又は望ましくない接合が形成されることはない。
シリコン膜（５０）がら活性領域（１８）へのＮ型不純
物の拡散を起こさせる。活性領域（１８）及び拡散され
た領域（７２）が共にＮ型であるため、この区域内に短
絡又は望ましくない接合が形成されることはない。
第８国について説明すると、この発明によるコンデンサ
を用いた代わりの構成が示されている。
を用いた代わりの構成が示されている。
この代わりの構成は、前述の方法の場合ではそう７
であったが、自己配列処理ではない。第１図の場合にそ
うであったように、そのデバイスはＰ型基板（８０）で
形成される。この技術で知られているように、ゲート酸
化物（８２）、ゲート多結晶シリコン膜（８４）、ＬＤ
Ｄ領域即ち活性領域（８６）及び（８８）、側壁スペー
サ領域（９０）、並びに活性領域（９２）が形成される
。
うであったように、そのデバイスはＰ型基板（８０）で
形成される。この技術で知られているように、ゲート酸
化物（８２）、ゲート多結晶シリコン膜（８４）、ＬＤ
Ｄ領域即ち活性領域（８６）及び（８８）、側壁スペー
サ領域（９０）、並びに活性領域（９２）が形成される
。
絶縁領域となる酸化膜（９４）はチップの表面上に形成
され、続いて、第２レベルの多結晶シリコン膜（９６）
が形成される。その後、多結晶シリコン膜（９６）にパ
ターンが描かれてエツチングされることにより電極開口
（９８）が形成され、続いて、酸化物窒化物−酸化物の
誘電膜、即ち絶縁膜（１００）が付着される。その後、
多結晶シリコン膜（９６）を通して既に作られたものよ
り小さい開口を形成するために、酸化膜（９４）がマス
クされてエツチングされ、電極開口（９８）の形成は完
了する。
され、続いて、第２レベルの多結晶シリコン膜（９６）
が形成される。その後、多結晶シリコン膜（９６）にパ
ターンが描かれてエツチングされることにより電極開口
（９８）が形成され、続いて、酸化物窒化物−酸化物の
誘電膜、即ち絶縁膜（１００）が付着される。その後、
多結晶シリコン膜（９６）を通して既に作られたものよ
り小さい開口を形成するために、酸化膜（９４）がマス
クされてエツチングされ、電極開口（９８）の形成は完
了する。
その後、チップ表面上に多結晶シリコン膜（１０２）が
付着され、コンデンサの電荷蓄積プレートを形成するた
めにパターンが描かれる。この多結晶シ８ リコン膜（１０２）は、活性領域（８８）と接触する。
付着され、コンデンサの電荷蓄積プレートを形成するた
めにパターンが描かれる。この多結晶シ８ リコン膜（１０２）は、活性領域（８８）と接触する。
又、多結晶シリコン膜（１０２）をエツチングすること
は、下に配列された絶縁膜（１００）をもエツチングし
て取り除く。
は、下に配列された絶縁膜（１００）をもエツチングし
て取り除く。
その後、電荷蓄積プレートとなる多結晶シリコン膜（１
０２）を隔離するために、チップ表面上に酸化物−窒化
物一酸化物の第２誘電膜即ち第２絶縁膜（１０４）が形
成され、多結晶シリコン膜（９６）の複数の部分を露出
するためにパターンが描かれる。その後、下部に配設さ
れた第２レベルの多結晶シリコン膜（９６）と接触させ
るために、第４の多結晶シリコン膜（１０６）が付着さ
れ且つパターンが描かれる。
０２）を隔離するために、チップ表面上に酸化物−窒化
物一酸化物の第２誘電膜即ち第２絶縁膜（１０４）が形
成され、多結晶シリコン膜（９６）の複数の部分を露出
するためにパターンが描かれる。その後、下部に配設さ
れた第２レベルの多結晶シリコン膜（９６）と接触させ
るために、第４の多結晶シリコン膜（１０６）が付着さ
れ且つパターンが描かれる。
多結晶シリコン膜（９６）及び（１０６）は、電荷蓄積
点を形成する多結晶シリコンＪｌ （１０２）と共に、
コンデンサの上部グランドプレート及び下部グランドプ
レートを形成する。誘電膜即ち絶縁膜（１０８）は、好
ましくはりフローガラスからなり、チップ表面上に形成
され、且つ、電極開口（１１０）を形成するためにパタ
ーンが描かれる。又、電極開口（１１０）の形成により
、下部に配設された酸化膜（９４）の残りの部分のどれ
もエツチングで取り除かれる。その後、金属相互接続膜
（１１２）が形成され、この技術で知られているように
パターンが描かれる。
点を形成する多結晶シリコンＪｌ （１０２）と共に、
コンデンサの上部グランドプレート及び下部グランドプ
レートを形成する。誘電膜即ち絶縁膜（１０８）は、好
ましくはりフローガラスからなり、チップ表面上に形成
され、且つ、電極開口（１１０）を形成するためにパタ
ーンが描かれる。又、電極開口（１１０）の形成により
、下部に配設された酸化膜（９４）の残りの部分のどれ
もエツチングで取り除かれる。その後、金属相互接続膜
（１１２）が形成され、この技術で知られているように
パターンが描かれる。
第８図に示された、代わりの方法に対する処理流れは、
第１図〜第７図のものより幾分簡潔化されているが、更
にマスキングステップを必要とする。非常に小さい形状
のデバイスにより、マスクレジスト誤差を考慮するため
に小区域が用いられなければならないので、一般に自己
配列技術が好ましい。
第１図〜第７図のものより幾分簡潔化されているが、更
にマスキングステップを必要とする。非常に小さい形状
のデバイスにより、マスクレジスト誤差を考慮するため
に小区域が用いられなければならないので、一般に自己
配列技術が好ましい。
上記方法を用いて、電荷蓄積コンデンサプレートの上下
にグランドプレートを有するコンデンサが形成されてき
ている。これは、ＤＲＡＭセルの全面積を増大すること
なく、電荷蓄積点の静電容量をほとんど２倍にする。多
結晶シリコン膜は形成されるけれども、溝や柱の側壁上
に薄膜フィルムを付着するなどの複雑な処理ステップは
全く必要ない。
にグランドプレートを有するコンデンサが形成されてき
ている。これは、ＤＲＡＭセルの全面積を増大すること
なく、電荷蓄積点の静電容量をほとんど２倍にする。多
結晶シリコン膜は形成されるけれども、溝や柱の側壁上
に薄膜フィルムを付着するなどの複雑な処理ステップは
全く必要ない。
面積を増大することなくＤＲＡＭセルの静電容量を増大
するのに加えて、電荷蓄積点は、上部コンデンサプレー
ト及び下部コンデンサプレートにより囲まれる。これら
の上部コンデンサプレート及び下部コンデンサプレート
は、グランドに接地され、電荷蓄積点に対して改善され
た電気的隔離を提供する。従って、ＤＲＡＭセルは、は
とんど害を被ることがなく、デバイスのワードライン及
びビットライン上の信号変化により影響されることもほ
とんどない。
するのに加えて、電荷蓄積点は、上部コンデンサプレー
ト及び下部コンデンサプレートにより囲まれる。これら
の上部コンデンサプレート及び下部コンデンサプレート
は、グランドに接地され、電荷蓄積点に対して改善され
た電気的隔離を提供する。従って、ＤＲＡＭセルは、は
とんど害を被ることがなく、デバイスのワードライン及
びビットライン上の信号変化により影響されることもほ
とんどない。
この発明は、好適な実施例について個々に示され且つ説
明されてきたが、この発明の精神及び範囲から逸脱する
ことなく、当業者により構造及び詳細の種々の変更がな
し得ることは、理解されるだろう。
明されてきたが、この発明の精神及び範囲から逸脱する
ことなく、当業者により構造及び詳細の種々の変更がな
し得ることは、理解されるだろう。
第１図〜第７図はこの発明によるコンデンサ製造方法の
好適な処理流れを示す工程図、第８図はこの発明による
コンデンサの他の実施例を示す断面図である。 （１０）、（８０）・・・Ｐ型基板 （１２）・・・ゲ
ート酸化膜（１４）、（２６）、（３０）、（５０）、
（６２）、（９６）、（１０２）、（１０８）１ ・・・多結晶シリコン膜 （１８）、（２２）、（８６Ｌ（８８）、（９２）・・
・活性領域（２０）、（９０）・・・側壁スペーサ領域
（２４）、（２８）、（５２）、（６６）、（１００）
、（１０８）・・・絶縁膜（２６）、（９Ｂ）・・・下
部コンデンサプレート（３０）、（５０）、（１０２）
・・・電荷蓄積コンデンサプレート（３２）、（６８）
、（９８）、（１１０）・・・電極開口（３６） 、（
５８） 、（９４）・・・酸化膜（３８）・・・第１酸
化膜 （４０）・・・窒化膜（４２）・・・第２酸
化膜 （４８）、（６０）・・・側壁領域（６２）
、（１０６）・・・上部コンデンサプレート（１０４
）・・・第２絶縁膜 尚、図中、同一符号は同−又は相当部分を示す。 ２２ −一 Δ ／１１１；− 手続補正書（方式） 平成 ３年 ３月 〆日
好適な処理流れを示す工程図、第８図はこの発明による
コンデンサの他の実施例を示す断面図である。 （１０）、（８０）・・・Ｐ型基板 （１２）・・・ゲ
ート酸化膜（１４）、（２６）、（３０）、（５０）、
（６２）、（９６）、（１０２）、（１０８）１ ・・・多結晶シリコン膜 （１８）、（２２）、（８６Ｌ（８８）、（９２）・・
・活性領域（２０）、（９０）・・・側壁スペーサ領域
（２４）、（２８）、（５２）、（６６）、（１００）
、（１０８）・・・絶縁膜（２６）、（９Ｂ）・・・下
部コンデンサプレート（３０）、（５０）、（１０２）
・・・電荷蓄積コンデンサプレート（３２）、（６８）
、（９８）、（１１０）・・・電極開口（３６） 、（
５８） 、（９４）・・・酸化膜（３８）・・・第１酸
化膜 （４０）・・・窒化膜（４２）・・・第２酸
化膜 （４８）、（６０）・・・側壁領域（６２）
、（１０６）・・・上部コンデンサプレート（１０４
）・・・第２絶縁膜 尚、図中、同一符号は同−又は相当部分を示す。 ２２ −一 Δ ／１１１；− 手続補正書（方式） 平成 ３年 ３月 〆日
Claims (15)
- （１）多結晶シリコンの下部コンデンサプレートを形成
するステップと、 第１絶縁膜を形成するステップと、 多結晶シリコンの電荷蓄積コンデンサプレートを形成す
るステップと、 第２絶縁膜を形成するステップと、 前記下部コンデンサプレートの一部を露出させるステッ
プと、 前記第２絶縁膜の上に且つ前記下部コンデンサプレート
と接触して多結晶シリコンの上部コンデンサプレートを
形成するステップと、 を含むＩＣコンデンサの製造方法。 - （２）前記第１絶縁膜形成ステップの後に、基板の電極
開口を作るステップを更に含み、 前記電荷蓄積コンデンサプレートが前記基板と接触する
特許請求の範囲第１項記載のＩＣコンデンサの製造方法
。 - （３）前記第１絶縁膜形成ステップは、 前記下部コンデンサプレートの上に水平絶縁膜を形成す
るステップと、 多結晶シリコンのバッファ膜を形成するステップと、 前記下部コンデンサプレート、前記水平絶縁膜及び前記
バッファ膜をエッチングして電極開口を作り、下層の基
板を露出させるステップと、ＩＣの表面上に第３絶縁膜
を形成するステップと、 前記第３絶縁膜を異方性エッチングして前記電極開口内
に絶縁側壁を形成するステップと、を含む特許請求の範
囲第１項記載のＩＣコンデンサの製造方法。 - （４）前記第３絶縁膜形成ステップは、 ＩＣの表面上に熱酸化物を成長させるステップを含む特
許請求の範囲第３項記載のＩＣコンデンサの製造方法。 - （５）前記第３絶縁膜形成ステップは、 ＩＣの表面上にＣＶＤ酸化物を付着するステップを含む
特許請求の範囲第３項記載のＩＣコンデンサの製造方法
。 - （６）前記第１絶縁膜形成ステップは、 ＩＣの上に第１酸化膜を形成するステップと、前記第１
酸化膜の上に窒化物を形成するステップと、 前記窒化物の上に第２酸化膜を形成するステップと、 を含む特許請求の範囲第１項記載のＩＣコンデンサの製
造方法。 - （７）前記第２絶縁膜形成ステップは、 ＩＣの上に第１酸化膜を形成するステップと、前記第１
酸化膜の上に窒化膜を形成するステップと、 前記窒化膜の上に第２酸化膜を形成するステップと、 を含む特許請求の範囲第１項記載のＩＣコンデンサの製
造方法。 - （８）前記第２絶縁膜形成ステップは、 ＩＣの上に酸化膜を形成するステップと、 酸化膜の上に窒化膜を形成するステップと、前記酸化膜
、前記窒化膜及び前記電荷蓄積コンデンサプレートをエ
ッチングして電荷蓄積点を定めるステップと、 ＩＣの表面上に第２酸化膜を形成するステップと、 を含む特許請求の範囲第１項記載のＩＣコンデンサの製
造方法。 - （９）前記第２酸化膜を形成した後に、 前記第２酸化膜を異方性エッチングして電荷蓄積点膜の
エッジに酸化物側壁を形成するステップを更に含む特許
請求の範囲第８項記載のＩＣコンデンサの製造方法。 - （１０）前記上部コンデンサプレート及び前記下部コン
デンサプレートをエッチングしてコンデンサの境界を定
めるステップを更に含む特許請求の範囲第１項記載のＩ
Ｃコンデンサの製造方法。 - （１１）多結晶シリコンの下部コンデンサプレートと、
前記下部コンデンサプレートを被覆する第１絶縁膜と、 前記第１絶縁膜を被覆し且つ前記下部コンデンサプレー
トから隔離された多結晶シリコンの電荷蓄積コンデンサ
プレートと、 前記電荷蓄積コンデンサプレートを被覆する第２絶縁膜
と、 前記第２絶縁膜を被覆し且つ前記電荷蓄積コンデンサプ
レートから隔離された多結晶シリコンの上部コンデンサ
プレートと、 を備え、前記上部コンデンサプレートは、前記下部コン
デンサプレートに電気的に接続された半導体ＩＣデバイ
ス。 - （１２）前記下部コンデンサプレートは開口を有し、前
記電荷蓄積コンデンサプレートは、前記開口を通して基
板活性領域と接触する特許請求の範囲第１１項記載の半
導体ＩＣデバイス。 - （１３）前記電荷蓄積コンデンサプレートは、ＤＲＡＭ
メモリセルの電荷蓄積点である特許請求の範囲第１１項
記載の半導体ＩＣデバイス。 - （１４）前記第１絶縁膜は、 第１酸化膜と、 窒化膜と、 第２酸化膜と、 を備えた特許請求の範囲第１１項記載の半導体ＩＣデバ
イス。 - （１５）前記第２絶縁膜は、 第１酸化膜と、 窒化膜と、 第２酸化膜と、 を備えた特許請求の範囲第１１項記載の半導体ＩＣデバ
イス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/443,897 US5116776A (en) | 1989-11-30 | 1989-11-30 | Method of making a stacked copacitor for dram cell |
| US443,897 | 1989-11-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03209868A true JPH03209868A (ja) | 1991-09-12 |
| JP2798300B2 JP2798300B2 (ja) | 1998-09-17 |
Family
ID=23762625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2314449A Expired - Fee Related JP2798300B2 (ja) | 1989-11-30 | 1990-11-21 | Ｉｃコンデンサの製造方法及び半導体ｉｃデバイス及びｄｒａｍメモリセル |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5116776A (ja) |
| EP (1) | EP0430404B1 (ja) |
| JP (1) | JP2798300B2 (ja) |
| KR (1) | KR910010751A (ja) |
| DE (1) | DE69015135T2 (ja) |
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