JPH07244999A

JPH07244999A - 半導体記憶装置

Info

Publication number: JPH07244999A
Application number: JP6034693A
Authority: JP
Inventors: Naoyuki Shinonaga; 直之篠永
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-03-04
Filing date: 1994-03-04
Publication date: 1995-09-19

Abstract

(57)【要約】【目的】複数ビットのデータの書き込み及び読み出し
を行う半導体記憶装置において、ビット数よりも少ない
テスタピン数を持つＬＳＩテスタにより動作試験ができ
るようにする。【構成】入出力端子２のうちの一部２ａに入力された
データを分配する分配部８と、試験動作時には分配部８
が出力するデータを選択してメモリアレイに対し出力
し、通常動作時には入出力端子２から入力されたデータ
を選択してメモリアレイに対し出力する第１の選択回路
９と、メモリアレイから読み出された複数ビットのデー
タＱ０〜Ｑ８について排他的論理和を求めるＥＸＯＲ部
１０と、試験動作時にはＥＸＯＲ部１０が出力するデー
タを選択して入出力端子２のうちの一部２ａに対し出力
し、通常動作時にはメモリアレイが出力するデータＱ０
を選択して入出力端子２ａに出力する第２の選択回路１
１とからなる入出力回路１２を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、複数ビットのデータ
の書き込み及び読み出しを行う半導体記憶装置に関する
ものである。

【０００２】

【従来の技術】図７は、９ビットのデータの書き込み及
び読み出しを行う従来の半導体記憶装置（メモリ）にお
ける入出力部の構成と、その試験を行うためのＬＳＩテ
スタとの接続を示す図である。

【０００３】同図において、１はメモリであり、入出力
部からのデータＤ０〜Ｄ８は、図示しないメモリアレイ
に書き込まれるとともに、同じくメモリアレイからデー
タＱ０〜Ｑ８が読み出される。２ａ〜２ｉはメモリ１の
入出力ピンであり、それぞれ入力データＤ０〜Ｄ８及び
出力データＱ０〜Ｑ８（これらをまとめて入出力データ
ＤＱ０〜ＤＱ８として表す）をそれぞれ入力及び出力す
るためのものである。３ａ〜３ｉは入出力ピン２ａ〜２
ｉそれぞれに対応して設けられ、データＤＱ０〜ＤＱ８
の入出力を行う入出力バッファである。４はメモリ１に
対しテスト信号を生成し出力するとともに、メモリ１の
出力信号を受けて良否の判定を行うＬＳＩテスタであ
る。ＬＳＩテスタ４は、メモリ１に対し所定のデータを
出力するためのドライバ６ａ〜６ｉ、メモリ１の出力信
号を受けてそのレベルを判定するためのコンパレータ７
ａ〜７ｉとからなるテスタピン５ａ〜５ｉを内蔵する。
メモリ１をテストする時は、テスタピン５ａ〜５ｉとメ
モリ１の入出力ピン２ａ〜２ｉとが接触しており、これ
らは電気的に接続されている。

【０００４】次にＬＳＩテスタ４によりメモリ１の試験
を行うときの図７のメモリの入出力部の動作について説
明する。まず、書き込み試験（テストのライト）時は、
ＬＳＩテスタ４のドライバ６ａ〜６ｉが、それぞれ同一
のライトデータを出力する。このライトデータは、入出
力ピン２ａ〜２ｉを介して入出力バッファ３ａ〜３ｉに
送られてバッファ処理がなされた後、図示しないメモリ
アレイに対し各ビットＤ０〜Ｄ８ごとに送られる。

【０００５】次に、読み出し試験（テストのリード）時
は、図示しないメモリアレイの各ビット線から出力され
たリードデータＱ０〜Ｑ８は、入出力バッファ３ａ〜３
ｉ及び入出力ピン２ａ〜２ｉを介してＬＳＩテスタ４の
コンパレータ７ａ〜７ｉに出力される。ところで、ＬＳ
Ｉテスタ４は書き込んだデータに基づいて、コンパレー
タ７ａ〜７ｉにおいてメモリ１の出力データ（リードデ
ータ）と書き込んだデータに対する期待値（Ｈ又はＬ）
とを比較し、このメモリ１の良否を判定する。すなわ
ち、書き込み試験において予め書き込んでおいたデータ
は既知であるから、読み出し試験において読み出された
データを上記の既知のデータと比較し、一致していれば
動作が正常であり、不一致であれば動作が異常であると
判定される。

【０００６】

【発明が解決しようとする課題】従来の半導体記憶装置
の入出力部は、以上のように構成されているので、テス
トを行うためにはビット数に対応した数（図７の場合９
個）のＬＳＩテスタ４のテスタピン５ａ〜５ｉが必要と
なる。ところで、テスタピン５の数が多くなるとＬＳＩ
テスタ４の構造が複雑となるので高価になる。このた
め、メモリのビット数が増加して多数の入出力ピンをも
つようになると、試験コストが上昇するという問題があ
った。さらに、同時に測定できる他の測定箇所が減少す
るという問題があった。

【０００７】この発明は上記のような問題点を解消する
ためになされたもので、ビット数より少ないテスタピン
を用いてテストできる半導体記憶装置を得ることを目的
とする。

【０００８】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、入力端子のうちの一部に入力されたデータを
分配する分配部と、試験動作時には上記分配部が出力す
るデータを選択してメモリアレイに対し出力し、通常動
作時には上記入力端子から入力されたデータを選択して
上記メモリアレイに対し出力する第１の選択回路と、上
記メモリアレイから読み出された複数ビットのデータに
ついて論理演算を行う論理演算部と、試験動作時には上
記論理演算部が出力するデータを選択して出力端子のう
ちの一部に対し出力し、通常動作時には上記メモリアレ
イが出力する複数ビットのデータを選択して上記複数の
出力端子に出力する第２の選択回路とからなる入出力回
路を備えるものである。

【０００９】請求項２に係る半導体記憶装置は、上記入
出力回路を、上記複数ビットをいくつかに区分して設け
られた複数のブロックそれぞれに備えたものである。

【００１０】請求項３に係る半導体記憶装置は、入力端
子のうちの一部に入力されたデータを分配する分配部
と、試験動作時には上記分配部が出力するデータを選択
してメモリアレイに対し出力し、通常動作時には上記入
力端子から入力されたデータを選択して上記メモリアレ
イに対し出力する第１の選択回路と、上記メモリアレイ
から読み出された複数ビットのデータについて論理演算
を行う論理演算部と、上記メモリアレイから読み出され
た複数ビットのデータに基づき、上記複数ビットのうち
の書き込んだデータと異なるデータを出力したビットに
対応するコードを出力するエンデコード部と、試験動作
時には上記論理演算部が出力するデータ及び上記エンデ
コード部が出力するコードを選択して出力端子のうちの
一部に対し出力し、通常動作時には上記メモリアレイが
出力する複数ビットのデータを選択して上記複数の出力
端子に出力する第３の選択回路とからなる入出力回路を
備えるものである。

【００１１】請求項４に係る半導体記憶装置は、上記第
３の選択回路を、試験動作時には、上記論理演算部が出
力するデータを選択して上記出力端子のうちの一部に対
し出力するとともに、上記複数ビットのうちのいずれか
が書き込んだデータと異なるデータを出力した場合に
は、上記論理演算部が出力するデータの出力後に上記エ
ンデコード部が出力するコードを選択して上記出力端子
のうちの一部に対し出力し、通常動作時には上記メモリ
アレイが出力する複数ビットのデータを選択して上記複
数の出力端子に出力する構成としたものである。

【００１２】請求項５に係る半導体記憶装置は、上記論
理演算部を、上記複数ビットのデータの排他的論理和を
求める構成としたものである。

【００１３】

【作用】請求項１の発明においては、分配部が上記入力
端子のうちの一部に入力されたデータを分配し、第１の
選択回路が、試験動作時には上記分配部が出力するデー
タを選択して上記メモリアレイに対し出力し、通常動作
時には上記入力端子から入力されたデータを選択して上
記メモリアレイに対し出力し、論理演算部が上記メモリ
アレイから読み出された複数ビットのデータについて論
理演算を行い、第２の選択回路が、試験動作時には上記
論理演算部が出力するデータを選択して上記出力端子の
うちの一部に対し出力し、通常動作時には上記メモリア
レイが出力する複数ビットのデータを選択して上記複数
の出力端子に出力する。

【００１４】請求項２の発明においては、上記複数ビッ
トをいくつかに区分して設けられた複数のブロックそれ
ぞれに備えられた上記入出力回路が、上記ブロックごと
に、試験動作時には上記論理演算部が出力するデータを
選択して上記出力端子のうちの一部に対し出力し、通常
動作時には上記メモリアレイが出力する複数ビットのデ
ータを選択して上記複数の出力端子に出力する。

【００１５】請求項３の発明においては、分配部が上記
入力端子のうちの一部に入力されたデータを分配し、第
１の選択回路が、試験動作時には上記分配部が出力する
データを選択して上記メモリアレイに対し出力し、通常
動作時には上記入力端子から入力されたデータを選択し
て上記メモリアレイに対し出力し、論理演算部が上記メ
モリアレイから読み出された複数ビットのデータについ
て論理演算を行い、エンデコード部が上記メモリアレイ
から読み出された複数ビットのデータに基づき、上記複
数ビットのうちの書き込んだデータと異なるデータを出
力したビットに対応するコードを出力し、第３の選択回
路が、試験動作時には上記論理演算部が出力するデータ
及び上記エンデコード部が出力するコードを選択して上
記出力端子のうちの一部に対し出力し、通常動作時には
上記メモリアレイが出力する複数ビットのデータを選択
して上記複数の出力端子に出力する。

【００１６】請求項４の発明においては、上記第３の選
択回路が、試験動作時には、上記論理演算部が出力する
データを選択して上記出力端子のうちの一部に対し出力
するとともに、上記複数ビットのうちのいずれかが書き
込んだデータと異なるデータを出力した場合には、上記
論理演算部が出力するデータの出力後に上記エンデコー
ド部が出力するコードを選択して上記出力端子のうちの
一部に対し出力し、通常動作時には上記メモリアレイが
出力する複数ビットのデータを選択して上記複数の出力
端子に出力する。

【００１７】請求項５の発明においては、上記論理演算
部が、上記複数ビットのデータの排他的論理和を求め
る。

【００１８】

【実施例】

実施例１．以下、この発明の一実施例について、９ビッ
トのメモリの場合を例にとり説明する。図１は、９ビッ
トのデータの書き込み及び読み出しを行うメモリの入出
力部の構成と、その試験を行うためのＬＳＩテスタとの
接続を示す図である。

【００１９】同図において、１はメモリ、２ａ〜２ｉは
メモリ１の入出力ピンであり、それぞれ入力データＤ０
〜Ｄ８及び出力データＱ０〜Ｑ８（これらをまとめて入
出力データＤＱ０〜ＤＱ８として表す）をそれぞれ入力
及び出力するためのものである。ただし、同図の場合入
出力ピン２ａにのみ後述のテスタピン５ａが接続されて
いる。

【００２０】３ａ〜３ｉは入出力ピン２ａ〜２ｉそれぞ
れに対応して設けられ、データＤＱ０〜ＤＱ８の入出力
を行う入出力バッファである。４はメモリ１に対しテス
ト信号を生成し出力するとともに、メモリ１の出力信号
を受けて良否の判定を行うＬＳＩテスタである。ＬＳＩ
テスタ４は、メモリ１に対し所定のデータを出力するた
めのドライバ６ａ、メモリ１の出力信号を受けてそのレ
ベルを判定するためのコンパレータ７ａとからなるテス
タピン５ａを内蔵する。メモリ１をテストする時は、テ
スタピン５ａとメモリ１の入出力ピン２ａとが接触して
おり、これらは電気的に接続されている。

【００２１】８は１つの入出力ピン２ａから入力された
入力データをビット数に対応した数だけ分配する分配
部、９ａ〜９ｉは、図示しないセレクト信号発生器から
の制御に基づき、通常動作時には入出力バッファ３ａ〜
３ｉが出力するデータＤ０〜Ｄ８を選択し、テスト時に
は分配部８が出力するデータとを選択し、図示しないメ
モリアレイの各ビットに対しデータＤ０〜Ｄ８として送
出する第１のセレクタ、１０は図示しないメモリアレイ
の各ビットの出力データＱ０〜Ｑ８の排他的論理和（Ｅ
ＸＯＲ）をとるＥＸＯＲ部、１１は、図示しないセレク
ト信号発生器からの制御に基づき、通常動作時には図示
しないメモリセルからの出力データＱ０を選択し、テス
ト時にはＥＸＯＲ部１０の出力データを選択し、入出力
バッファ３ａに対し出力する第２のセレクタである。

【００２２】なお、入出力バッファ３ａ〜３ｉ、分配器
８、第１のセレクタ９ａ〜９ｉ、ＥＸＯＲ部１０、第２
のセレクタ１１はメモリ１の入出力回路１２を構成して
いる。

【００２３】次に、図１に基づき、ＬＳＩテスタ４によ
りメモリ１の試験を行うときのメモリ１の入出力回路１
２の動作について説明する。まず、書き込み試験（テス
トのライト）時は、図示しないセレクト信号発生器から
のセレクト信号により、第１のセレクタ９ａ〜９ｉと第
２のセレクタ１１とは、いずれもＢ入力が選択される。
セレクタ９ａ〜９ｉのＢ入力は分配部８に接続されてい
るから、１つの入出力ピン２ａから入力される同一のテ
ストデータが各ビットＤ０〜Ｄ８に対し出力される。す
なわち、ＬＳＩテスタ４のドライバ６ａが出力したデー
タは、メモリ１の入出力ピン２ａを通って入出力バッフ
ァ３ａに入力され、このデータは入出力バッファ３ａに
より分配部８に送られて分配された後、各セレクタ９ａ
〜９ｉを介して図示しないメモリアレイの各ビット線へ
送られる。

【００２４】なお、通常動作時は、同じくセレクト信号
によりＡ入力が選択され、入出力バッファ３ａ〜３ｉが
出力するデータを書き込みデータＤ０〜Ｄ９として図示
しないメモリアレイの各ビットに対し出力される。

【００２５】次に、読み出し試験（テストのリード）時
の動作について説明する。図示しないメモリアレイの各
ビット線から出力された読み出しデータＱ０〜Ｑ８は、
ＥＸＯＲ部１０で排他的論理和がとられる。ＥＸＯＲ部
１０の出力は第２のセレクタ１１のＢ入力に入力され
る。上述のようにセレクト信号により第２のセレクタ１
１のＢ入力が選択されているから、第２のセレクタ１１
はＥＸＯＲ部１０の出力を入出力バッファ３ａに対し出
力する。そして、このデータは入出力ピン２ａを通り、
ＬＳＩテスタ４のコンパレータ７ａで期待値（Ｈ又は
Ｌ）と比較判定される。コンパレータ７ａにおいて、メ
モリ１の出力データ（リードデータ）とそれに対する期
待値（Ｌ）と比較し、このメモリ１の良否を判定する。

【００２６】すなわち、書き込み試験において予め書き
込んでおいたデータはすべて同じ（全てＨ又は全てＬ）
であるから、メモリ１が正常に動作していれば出力デー
タＱ０〜Ｑ８は全て同じデータである。したがってＥＸ
ＯＲ部１０の出力はＬとなる。これに対し、メモリ１に
異常があり一部のデータについてのみ別のデータに変わ
って出力されると（例えばＬがＨに、ＨがＬに）、公知
の排他的論理和の真理値表から明らかなようにＥＸＯＲ
部１０の出力はＨとなる。このことからＬＳＩテスタ４
はメモリ１の良否を判定することができる。

【００２７】なお、通常動作時は、セレクト信号により
第２のセレクタ１１のＡ入力が選択されるので、入出力
バッファ３ａを介して、ＥＸＯＲ分配器１０の出力では
なく、データＱ０がＬＳＩテスタ４に対し出力される。

【００２８】以上の様に、メモリの動作試験において、
データライト時は一部の特定の入出力ピンから入力する
データを分配して各ビットに対し送出することにより書
き込み、データリード時は全ビットのデータの排他的論
理和を求めてから一部の特定の入出力ピンにより出力す
るので、メモリのビット数よりも少ない最小１つのテス
タピンを用いるだけでメモリの動作試験を行うことがで
きて、動作試験のためのＬＳＩテスタの費用を低減でき
る。なお、この実施例１では排他的論理和を用いている
ので、Ｈ信号を書き込む場合、Ｌ信号を書き込む場合い
ずれについても適用できる。

【００２９】また、１つの出力に基づいてメモリの良否
の判定を行うことができるので、複数のビットそれぞれ
に基づいて良否判定を行う場合と比べ、判定処理が簡単
になる。

【００３０】なお、この実施例１においては全てのビッ
トのデータの排他的論理和出力をＬＳＩテスタに対し出
力したが、これに限らず、一部のビットのデータの排他
的論理和をとるようにしてもよい。また、図１におい
て、書き込みデータＤ０には、常に入出力ピン２ａのデ
ータが入力されるから第１のセレクタ９ａを削除しても
動作には支障がない。

【００３１】実施例２．上記実施例１においては、メモ
リへの書き込みデータとメモリからの読み出しデータと
を同じ入出力ピンにより入出力していたが、図２に示す
ように、これらの入出力を別々の入出力ピン２ａ、２ｂ
を介して行ってもよい。図２に示すメモリ１、入出力ピ
ン２、入出力バッファ３、ＬＳＩテスタ４、テスタピン
５、ドライバ６、コンパレータ７、分配部８、第１のセ
レクタ９、ＥＸＯＲ部１０、第２のセレクタ１１は、実
施例１の図１に示すものと同じものである。

【００３２】同図において、データの書き込みを一部の
ビットの入出力ピン２ａを介して行うとともに、データ
の読み出しを他の入出力ピン２ｂを介して行うことによ
りメモリ１の良否の判定を行う。

【００３３】この実施例２によれば、メモリの動作試験
において、データライト時は一部の特定の入出力ピンか
ら入力するデータを分配して各ビットに対し送出するこ
とにより書き込み、データリード時は全ビットのデータ
の排他的論理和を求めてから一部の特定の入出力ピンに
より出力するので、メモリのビット数よりも少ない最小
２つのテスタピンを用いるだけでメモリの動作試験を行
うことができて、動作試験のためのＬＳＩテスタの費用
を低減できる。

【００３４】さらに、入出力ピン２ａに接続されるテス
タピン５ａはメモリ１に対してデータを出力する機能の
みを有すればよく、また、入出力ピン２ｂに接続される
テスタピン５ｂはメモリ１からデータを読み出す機能の
みを有すればよいから、テスタピン５ａ、５ｂはそれぞ
れドライバ又はコンパレータのいずれかをもつだけです
み、構成が簡単になる。

【００３５】実施例３．上記実施例１においては、９ビ
ットのデータの読み書きを行うメモリについて９ビット
全てを１つのブロックとして入出力回路１２を構成して
いたが、複数のビットをいくつかのブロックに分けて、
図３に示すように、それぞれのブロックについて入出力
回路１２ａ〜１２ｄを構成するようにしてもよい。

【００３６】図３は１６ビットのデータの読み書きを行
うメモリにおいて、４ビットごとに４つのブロックに分
け、それぞれのブロックごとに入出力回路１２ａ〜１２
ｄを設けたものである。図３において、入出力回路１２
ａ〜１２ｄは実施例１に示すメモリの入出力部１２に相
当する部分であり、入出力回路１２ａ〜１２ｄは実施例
１の図１に示すものと同じく、入出力バッファ３、分配
部８、第１のセレクタ９、ＥＸＯＲ部１０、第２のセレ
クタ１１を備える。また、メモリ１、入出力ピン２、Ｌ
ＳＩテスタ４、テスタピン５、ドライバ６、コンパレー
タ７は、実施例１の図１に示すものに相当するものであ
る。

【００３７】この場合、データの書き込み及び読み出し
を入出力回路１２ａ〜１２ｄにより各ブロックごとに行
うとともに、各ブロックごとに良否の判定を行うことに
よりメモリ１全体の良否の判定を行う。

【００３８】この実施例３によれば、メモリの動作試験
において、それぞれのブロックごとに、データライト時
は一部の特定の入出力ピンから入力するデータを分配し
て各ビットに対し送出することにより書き込み、データ
リード時は全ビットのデータの排他的論理和を求めてか
ら一部の特定の入出力ピンにより出力するので、メモリ
のビット数よりも少ないテスタピン（ブロックの数に対
応）を用いてメモリの動作試験を行うことができて、動
作試験のためのＬＳＩテスタの費用を低減できる。

【００３９】また、ビット数が増えたときブロック数を
増やすことにより、きめ細かにブロックごとにテストを
することができ、特に、メモリアレイが複数のメモリセ
ルのブロックで構成されているときに有利である。

【００４０】実施例４．上記実施例１〜３においては、
単にメモリの良否の判断のみを行っていたが、メモリの
どのビットが不良であるか具体的に特定できる構成とし
てもよい。この実施例４の半導体記憶装置について、１
６ビットのメモリに適用する場合を例にとり説明する。

【００４１】図４において、１３は、１６ビットすべて
の出力データＱ０〜Ｑ１５を受けて所定のコードに変換
（エンデコード）するエンデコーダ部であり、その動作
は図５のエンデコード機能図に示すとおりである。な
お、図４中の図示しないＨ／Ｌ切換回路から入力される
Ｈ／Ｌ切り換え信号がＬのときは図５(a)の機能図に基
づき動作し、同じくＨのときは図５(b)の機能図に基づ
き動作する。また、図５中で”０”は”Ｌ”を、”１”
は”Ｈ”を意味する。

【００４２】１４は、図示しないセレクト信号発生器か
らセレクト信号を受け、通常動作時は入力Ａ０〜Ａ１５
に受けたデータＱ０〜Ｑ１５を選択して入出力バッファ
３ａ〜３ｐに対し出力するとともに、テスト動作時は入
力Ｂ０〜Ｂ３に受けたエンデコーダ部１３の出力Ｏ０〜
Ｏ３及び入力Ｂ１５に受けたＥＸＯＲ部１０の出力を選
択して入出力バッファ３ａ〜３ｄ、３ｐに対し出力する
第３のセレクタである。なお、第３のセレクタ１４の他
の入力Ｂ４〜Ｂ１４は無接続状態（Ｎ．Ｃ．）である。

【００４３】メモリ１、入出力ピン２、入出力バッファ
３、ＬＳＩテスタ４、テスタピン５、ドライバ６、コン
パレータ７、分配部８、第１のセレクタ９、ＥＸＯＲ部
１０は実施例１の図１に示すものと同じもの、または、
相当するものである。なお、第１のセレクタ９は、図１
の第１のセレクタ９ａ〜９ｉをひとつにまとめたものに
相当し、その機能は同じものである。

【００４４】次にＬＳＩテスタ４により実施例４のメモ
リ１の試験を行うときの動作について説明する。書き込
み試験（テストのライト）時は、図示しないセレクト信
号発生器からのセレクト信号により、セレクタ９はＡ入
力を選択し、１つの入出力ピン２ａから入力され、分配
される同一のテストデータが１６ビットＤ０〜Ｄ１５す
べてに対し出力される。

【００４５】読み出し試験（テストのリード）時は、上
記のセレクト信号により第３のセレクタ１４のＢ入力が
選択されているから、第３のセレクタ１４のＢ１５に入
力される、データＱ０〜Ｑ１５の排他的論理和出力（Ｅ
ＸＯＲ部１０の出力）は、入出力バッファ３ｐ及び入出
力ピン２ｐを通りＬＳＩテスタ４に入力される。そし
て、ＬＳＩテスタ４のコンパレータ７ｐにおいて規格値
（Ｌ）と比較判定される。このようにしてメモリ１の良
否が判定されるのは、実施例１の場合と同様である。

【００４６】ところで、この実施例４では、メモリ１が
不良であると判定された場合に、具体的にデータＱ０〜
Ｑ１５のうちのどれが不良であるかＬＳＩテスタ４に対
し情報を送信する。これはエンデコーダ１３により行な
われる。以下、この動作について説明する。

【００４７】エンデコーダ１３には、データＱ０〜Ｑ１
５及び図示しない制御回路からのＨ／Ｌ切り換え信号が
入力されており、このＨ／Ｌ切り換え信号に基づき、デ
ータＱ０〜Ｑ１５をエンデコードする。

【００４８】まず、書き込み時に入出力ピン２ａに入力
されて分配されるデータがＬ（＝０）であり、読み出し
時に出力データＱ０〜Ｑ１５のうちのいずれかひとつが
Ｈ（＝１）に誤って変化していたとする。このとき、エ
ンデコーダ１３は、図５(a)の機能図に示すように、デ
ータのどの部分が異常であるかに対応して所定のコード
を出力する。たとえば、データＱ０が異常であり、エン
デコーダ１３の入力Ｉ０に入力されるデータＱ０につい
て、本来０であるべきところが１であったとすると、こ
のデータＱ０に対応するコード（アドレス）であるＯ３
＝０、Ｏ２＝０、Ｏ１＝０、Ｏ０＝０（以下、この順に
データを並べて”００００”のように表現する）を出力
する。また、データＱ１が異常のときは、コード”００
０１”を出力する。また、データＱ２が異常のときはコ
ード”００１０”を出力する。以下同様にＱ３〜Ｑ１５
に対してコード”００１１”〜コード”１１１１”を出
力する。このようにデータＱ０〜Ｑ１５で異常になった
部分と、エンデコーダ１３が出力するコードとは、一対
一で対応するから、このコードを知ることにより異常に
なったビットを具体的に知ることができる。

【００４９】また、書き込み時に入出力ピン２ａに入力
されて分配されるデータがＨ（＝１）であり、読み出し
時に出力データＱ０〜Ｑ１５のうちのいずれかひとつが
Ｌ（＝０）に誤って変化していた場合には、エンデコー
ダ１３は、図５(b)の機能図に示す所定のコードを出力
する。このエンデコーダ１３のＨ／Ｌ切り換えは、図示
しない制御回路で作成されるＨ／Ｌ切り換え信号により
なされる。

【００５０】このように図５のように変換されたエンデ
コーダ１３の出力Ｏ０〜Ｏ３は、第３のセレクタ１４の
入力Ｂ０〜Ｂ３に入力される。上述のように、第３のセ
レクタ１４は入力Ｂ０〜Ｂ１５を選択しているから、第
３のセレクタ１４の出力Ｏ０〜Ｏ３にはエンデコーダ１
３の出力Ｏ０〜Ｏ３が出力され、入出力バッファ３ａ〜
３ｄ、入出力ピン２ａ〜２ｄを介してＬＳＩテスタ１４
のコンパレータ７ａ〜７ｄに入力される。ＬＳＩテスタ
４はこれらコンパレータ７ａ〜７ｄが出力するコードに
基づき、異常が発生したビットを具体的に特定する。

【００５１】以上のようにこの実施例４によれば、少な
いテスタピンを用いつつ、メモリの良否を判定すること
ができるとともに、複数ビットのうちの異常が発生した
ビットを具体的に特定することができて、ＬＳＩテスタ
の費用を抑えつつ良否判定ができ、かつ、不良の内容を
具体的に知ることができる。

【００５２】なお、図４に示す半導体記憶装置の入出力
部では、異常が発生したビットを特定するためのコード
を出力するテスタピン５の数が５ａ〜５ｄの４つである
から、異常の発生箇所を特定できるビット数は最大１６
（＝２⁴）である。同様にテスタピン５が２つのときは
最大のビット数は４（＝２²）、テスタピン５が３つの
ときは最大のビット数は８（＝２³）、テスタピン５が
５つのときは最大のビット数は３２（＝２⁵）となる。

【００５３】なお、図４の場合は、エンデコーダ１３の
出力データは入出力ピン２ａ〜２ｄから出力されるが、
他の入出力ピンから出力させてもよい。また、第３のセ
レクタ１４において無接続状態であるＢ４〜Ｂ１４に対
応するデータＱ４〜Ｑ１４は、第３のセレクタ１４を通
さず、直接、入出力バッファ３ｅ〜３ｏに対し出力して
もよい。

【００５４】実施例５．上記実施例４において、メモリ
の良否を判断するためＥＸＯＲ部１０の出力を受けるテ
スタピン５ｐと、異常が発生したビットを具体的に特定
するためのエンデコーダ１３が出力するコードを受ける
テスタピン５ａ〜５ｄとを別々に設けていたが、これら
を時分割で共用するようにしてもよい。

【００５５】この実施例５の半導体記憶装置の一例を図
６に示す。同図において、１５は、図示しないセレクト
信号発生部からのセレクト信号Ａ及びセレクト信号Ｂに
基づき、３種類の入力Ａ０〜Ａ１５、Ｂ０〜Ｂ１５、Ｃ
０〜Ｃ１５からいずれか１つの入力を選択し入出力バッ
ファ３ａ〜３ｐに対し出力する第４のセレクタである。
これら入力Ａ０〜Ａ１５には、図４の場合と同様にデー
タＱ０〜Ｑ１５が入力されている。また、入力Ｂ０〜Ｂ
３にはエンデコーダ１３の出力Ｏ０〜Ｏ３が入力され、
残りの入力Ｂ４〜Ｂ１５は無接続状態（Ｎ．Ｃ．）であ
る。また、入力Ｃ０にはＥＸＯＲ部１０の出力が入力さ
れ、残りの入力Ｃ１〜Ｃ１５は無接続状態である。

【００５６】また、同図のメモリ１、入出力ピン２、入
出力バッファ３、ＬＳＩテスタ４、テスタピン５、ドラ
イバ６、コンパレータ７、分配部８、第１のセレクタ
９、ＥＸＯＲ部１０、エンデコーダ１３は、実施例４の
図４に示すものと同じものである。

【００５７】次に動作について説明する。図６の半導体
記憶装置によれば、ＬＳＩテスタ４は、まずＥＸＯＲ部
１０の出力に基づきデータＱ０〜Ｑ１５に異常があるか
どうか調べ、異常があると判定した場合はエンデコーダ
１３の出力に基づいてそのビットを具体的に特定する。

【００５８】すなわち、テスト状態においては、第４の
セレクタ１５は、セレクト信号Ａにより入力Ｂ０〜Ｂ１
５又は入力Ｃ０〜Ｃ１５のいずれかを選択するように制
御されており、さらに、テスト状態の最初の状態におい
ては、セレクト信号Ｂにより入力Ｃ０〜Ｃ１５を選択す
るように制御されている。したがって、ＥＸＯＲ部１０
の出力は、入出力バッファ３ａ、入出力ピン２ａを介し
てテスタピン５ａに入力されるので、ＬＳＩテスタ４
は、テスタピン５ａによりメモリ１の良否の判定を行う
ことができる。

【００５９】ここで異常がなければＬＳＩテスタ４は、
このまま良否の判定を続行する。一方、異常があるとき
は、ＬＳＩテスタ４は図示しないセレクト信号発生部に
対し信号を出力し、セレクト信号Ｂを切り換えて、第４
のセレクタ１５が入力Ｂ０〜Ｂ１５を選択するように制
御する。このことによりテスタピン５ａ〜５ｄには、入
出力バッファ３ａ〜３ｄ、入出力ピン２ａ〜２ｄを介し
てエンデコーダ１３の出力が入力される。そして、ＬＳ
Ｉテスタ４は、実施例４の場合と同様にコードを調べる
ことにより異常が発生しているビットを特定できる。

【００６０】以上のように、この実施例５によれば、Ｅ
ＸＯＲ部１０の出力とエンデコーダ１３の出力の一部を
同じテスタピン５ａに入力することにより共用するの
で、ＬＳＩテスタ４のピン数を実施例４の場合よりさら
に減らすことができて、ＬＳＩテスタ４をより安価にす
ることができる。

【００６１】なお、通常動作状態においてはセレクト信
号Ａにより、第４のセレクタ１５は入力Ａ０〜Ａ１５を
選択し出力する。

【００６２】なお、上記実施例１〜実施例５において、
ＥＸＯＲ部１０を用いていたが、これに限らず排他的論
理和以外の論理演算回路を用いてもよい。例えば、メモ
リアレイに書き込むデータをＬとするならば論理和を求
めるようにしてもよいし、書き込むデータをＨとするな
らば論理積を求めるようにしてもよく、同様の効果を奏
する。

【００６３】

【発明の効果】以上のように、請求項１記載の発明によ
れぱ、入力端子のうちの一部に入力されたデータを分配
する分配部と、試験動作時には上記分配部が出力するデ
ータを選択してメモリアレイに対し出力し、通常動作時
には上記入力端子から入力されたデータを選択して上記
メモリアレイに対し出力する第１の選択回路と、上記メ
モリアレイから読み出された複数ビットのデータについ
て論理演算を行う論理演算部と、試験動作時には上記論
理演算部が出力するデータを選択して出力端子のうちの
一部に対し出力し、通常動作時には上記メモリアレイが
出力する複数ビットのデータを選択して上記複数の出力
端子に出力する第２の選択回路とからなる入出力回路を
備えたので、ビット数よりも少ないテスタピンを用いて
半導体記憶装置の動作試験を行うことができて、テスタ
ピン増加に伴う費用を抑制し、ＬＳＩテスタの費用を低
減できる。

【００６４】また、請求項２記載の発明によれば、上記
入出力回路を、上記複数ビットをいくつかに区分して設
けられた複数のブロックそれぞれに備えたので、ビット
数よりも少ないテスタピンを用いて半導体記憶装置の動
作試験を行うことができて、テスタピン増加に伴う費用
を抑制し、ＬＳＩテスタの費用を低減できるとともに、
半導体記憶装置のビット数が増えたときにきめ細かにブ
ロックごとに試験することができる。

【００６５】また、請求項３記載の発明によれば、入力
端子のうちの一部に入力されたデータを分配する分配部
と、試験動作時には上記分配部が出力するデータを選択
してメモリアレイに対し出力し、通常動作時には上記入
力端子から入力されたデータを選択して上記メモリアレ
イに対し出力する第１の選択回路と、上記メモリアレイ
から読み出された複数ビットのデータについて論理演算
を行う論理演算部と、上記メモリアレイから読み出され
た複数ビットのデータに基づき、上記複数ビットのうち
の書き込んだデータと異なるデータを出力したビットに
対応するコードを出力するエンデコード部と、試験動作
時には上記論理演算部が出力するデータ及び上記エンデ
コード部が出力するコードを選択して出力端子のうちの
一部に対し出力し、通常動作時には上記メモリアレイが
出力する複数ビットのデータを選択して上記複数の出力
端子に出力する第３の選択回路とからなる入出力回路を
備えたので、少ないテスタピンを用いつつ、半導体記憶
装置の良否を判定することができるとともに、複数ビッ
トのうちの異常が発生したビットを具体的に特定するこ
とができる。

【００６６】また、請求項４記載の発明によれば、上記
第３の選択回路を、試験動作時には、上記論理演算部が
出力するデータを選択して上記出力端子のうちの一部に
対し出力するとともに、上記複数ビットのうちのいずれ
かが書き込んだデータと異なるデータを出力した場合に
は、上記論理演算部が出力するデータの出力後に上記エ
ンデコード部が出力するコードを選択して上記出力端子
のうちの一部に対し出力し、通常動作時には上記メモリ
アレイが出力する複数ビットのデータを選択して上記複
数の出力端子に出力する構成としたので、さらに少ない
テスタピンを用いつつ、半導体記憶装置の良否を判定す
ることができるとともに、複数ビットのうちの異常が発
生したビットを具体的に特定することができる。

【００６７】また、請求項５記載の発明によれば、上記
論理演算部を、上記複数ビットのデータの排他的論理和
を求める構成としたので、上記効果に加えて、半導体記
憶装置の試験においてＨ信号を書き込む試験の場合、Ｌ
信号を書き込む試験の場合いずれについても適用できる
ようになる。

【図面の簡単な説明】

【図１】この発明の実施例１の半導体記憶装置の入出力
部の構成とＬＳＩテスタとの接続を示す図である。

【図２】この発明の実施例２の半導体記憶装置の入出力
部の構成とＬＳＩテスタとの接続を示す図である。

【図３】この発明の実施例３の半導体記憶装置の入出力
部の構成とＬＳＩテスタとの接続を示す図である。

【図４】この発明の実施例４の半導体記憶装置の入出力
部の構成とＬＳＩテスタとの接続を示す図である。

【図５】この発明の実施例４におけるエンデコーダの機
能図である。

【図６】この発明の実施例５の半導体記憶装置の入出力
部の構成とＬＳＩテスタとの接続を示す図である。

【図７】従来の半導体記憶装置の入出力部の構成とＬＳ
Ｉテスタとの接続を示す図である。

【符号の説明】

１メモリ２入出力ピン３入出力バッファ４ＬＳＩテスタ５テスタピン６ドライバ７コンパレータ８分配部９第１のセレクタ１０ＥＸＯＲ部１１第２のセレクタ１２入出力回路１３エンデコード部１４第３のセレクタ１５第４のセレクタ

Claims

【特許請求の範囲】

【請求項１】複数の入力端子と、複数の出力端子と、
複数ビットのデータの書き込み及び読み出しを行うため
の入出力回路及びメモリアレイとを備える半導体記憶装
置において、上記入力端子のうちの一部に入力されたデータを分配す
る分配部と、試験動作時には上記分配部が出力するデー
タを選択して上記メモリアレイに対し出力し、通常動作
時には上記入力端子から入力されたデータを選択して上
記メモリアレイに対し出力する第１の選択回路と、上記
メモリアレイから読み出された複数ビットのデータにつ
いて論理演算を行う論理演算部と、試験動作時には上記
論理演算部が出力するデータを選択して上記出力端子の
うちの一部に対し出力し、通常動作時には上記メモリア
レイが出力する複数ビットのデータを選択して上記複数
の出力端子に出力する第２の選択回路とからなる入出力
回路を備えることを特徴とする半導体記憶装置。
【請求項２】上記入出力回路を、上記複数ビットをい
くつかに区分して設けられた複数のブロックそれぞれに
備えたことを特徴とする請求項１記載の半導体記憶装
置。
【請求項３】複数の入力端子と、複数の出力端子と、
複数ビットのデータの書き込み及び読み出しを行うため
の入出力回路及びメモリアレイとを備える半導体記憶装
置において、上記入力端子のうちの一部に入力されたデータを分配す
る分配部と、試験動作時には上記分配部が出力するデー
タを選択して上記メモリアレイに対し出力し、通常動作
時には上記入力端子から入力されたデータを選択して上
記メモリアレイに対し出力する第１の選択回路と、上記
メモリアレイから読み出された複数ビットのデータにつ
いて論理演算を行う論理演算部と、上記メモリアレイか
ら読み出された複数ビットのデータに基づき、上記複数
ビットのうちの書き込んだデータと異なるデータを出力
したビットに対応するコードを出力するエンデコード部
と、試験動作時には上記論理演算部が出力するデータ及
び上記エンデコード部が出力するコードを選択して上記
出力端子のうちの一部に対し出力し、通常動作時には上
記メモリアレイが出力する複数ビットのデータを選択し
て上記複数の出力端子に出力する第３の選択回路とから
なる入出力回路を備えることを特徴とする半導体記憶装
置。
【請求項４】上記第３の選択回路を、試験動作時に
は、上記論理演算部が出力するデータを選択して上記出
力端子のうちの一部に対し出力するとともに、上記複数
ビットのうちのいずれかが書き込んだデータと異なるデ
ータを出力した場合には、上記論理演算部が出力するデ
ータの出力後に上記エンデコード部が出力するコードを
選択して上記出力端子のうちの一部に対し出力し、通常
動作時には上記メモリアレイが出力する複数ビットのデ
ータを選択して上記複数の出力端子に出力する構成とし
たことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】上記論理演算部を、上記複数ビットのデ
ータの排他的論理和を求める構成としたことを特徴とす
る請求項１ないし請求項４記載の半導体記憶装置。