JPH0896596A - 半導体記憶装置，その試験方法及びその試験装置 - Google Patents

Abstract

(57)【要約】 【目的】 半導体記憶装置及びその試験装置に関し、メ
モリ試験時の入出力データの送受機能及び自己試験機能
を工夫して、多ビット構成のメモリセルを効率良く試験
をすること、及び、試験コストの低減化を図る。 【構成】 半導体記憶装置は、複数のメモリセルブロッ
クを有した多ビット構成の半導体記憶装置において、第
１の外部端子の入力情報から通常動作又は試験動作モー
ドを判定し、試験動作モードを判定したときに、第２の
外部端子からの入力データを複数のメモリセルブロック
に供給し、複数のメモリセルブロックからの読出しデー
タを判定した判定結果データを第２の外部端子を介して
外部に出力する自己試験回路100 を有する。試験装置
は、本発明の半導体記憶装置の２つの外部端子を使用し
て、複数の半導体記憶装置を一斉に試験する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置，その
試験方法及びその試験装置に関するものであり、更に詳
しく言えば、自己試験機能を備えた多ビット構成の半導
体メモリのデータ入出力機能及びその試験機能の改善に
関するものである。近年，各種情報処理装置の高性能
化，多機能化に伴い、半導体メモリの用途が益々拡大さ
れ、その多様化及び大容量化と共に、多ビット構成の半
導体メモリが要求される傾向にある。

【０００２】これに伴い、メモリの入出力端子数は増加
の一途を辿っており、アドレス入力の多重化や入出力の
共通化といった方式が採用され、入出力端子数の増加が
抑制されている。また、実装時の外形寸法や実装配線数
の増加が抑制され、試験装置内のドライバやコンパレー
タ数の削減が図られている。しかしながら、メモリのビ
ット構成の変化は、４，８，１６…２ⁿ のように倍々に
増加しており、当然のことながらメモリの入出力端子数
も倍旧の増加となっている。このような多ビット構成の
メモリの動作確認を行うためには、試験装置にも当然の
ことながらビット構成に見合う数のコンパレータが必要
となってくる。

【０００３】そこで、メモリ試験時の入出力データの送
受機能及び自己試験機能を工夫して、多ビット構成のメ
モリセルを効率良く試験をすること、及び、試験コスト
の低減化を図ることができるメモリ，方法及び装置が望
まれている。

【０００４】

【従来の技術】図８，９は、従来例に係る説明図であ
る。図８は、従来例に係る多ビットメモリの構成図であ
り、図９は、その試験時の半導体メモリと試験装置との
接続図をそれぞれ示している。例えば、試験切り換え機
能を備えた８ビット構成の半導体メモリは、図８に示す
ように、モード判定部１，制御部２及びセレクタ３と、
８つの入力バッファ４と、８つの出力バッファ５と、８
つのメモリセルブロックＭ１〜Ｍ８から成る。

【０００５】当該半導体メモリの通常動作時の機能は、
モード判定部１が非動作状態となり制御部２からセレク
タ３に、例えば、モード信号Ｓｍ＝「Ｌ」レベルを供給
する。これにより、セレクタ３は各メモリセルブロック
Ｍ１〜Ｍ８のＩ／Ｏゲートと、外部端子ＤＱ１〜ＤＱ８
の入力バッファ４及び出力バッファ５とをそれぞれ接続
する。これにより、書込み又は読出し動作に応じて８ビ
ットのデータがアサートされる。

【０００６】また、当該半導体メモリの試験動作時の機
能は、まず、図９に示すように、半導体メモリ６と試験
装置７とが接続され、外部端子ＤＱ２に、図９に示すよ
うな試験装置７の出力ドライバ９により、通常使用時の
電圧よりも高い電圧ＶHHが印加される。これにより、図
８に示すようなメモリ内部のモード判定部１が試験動作
モードを判定し、その判定信号は制御部２に転送され
る。制御部２では判定信号に基づいてモード信号Ｓｍ＝
「Ｈ」レベルをセレクタ３に供給する。

【０００７】ここで、８つのメモリセルブロックＭ１〜
Ｍ８を，例えば、半分づつ試験をする場合、セレクタ３
は前半のメモリセルブロックＭ１〜Ｍ４のＩ／Ｏゲート
と、例えば、４つの外部端子ＤＱ３〜ＤＱ６の各々の入
力バッファ４及び出力バッファ５とをそれぞれ接続す
る。これにより、試験時の書込み又は読出し動作に応じ
てメモリセルブロックＭ１〜Ｍ４の４ビットの入出力デ
ータがアサートされる。具体的には図９に示すような試
験装置７の４つの入出力ドライバ８により、入データＤ
IN又は出力データＤOUT が送受される。

【０００８】同様に、セレクタ３は後半のメモリセルブ
ロックＭ５〜Ｍ８のＩ／Ｏゲートと、４つの外部端子Ｄ
Ｑ３〜ＤＱ６の入力バッファ４及び出力バッファ５とを
それぞれ接続する。これにより、試験時の書込み又は読
出し動作に応じてメモリセルブロックＭ５〜Ｍ８の４ビ
ットの入出力データがアサートされ、８つのメモリセル
ブロックＭ１〜Ｍ８からの読出しデータが試験装置内の
データ比較判定部により，例えば、期待値データと比較
され、当該メモリが試験される。

【０００９】

【発明が解決しようとする課題】ところで、従来例の試
験切り換え機能を備えた多ビット構成の半導体メモリに
よれば、試験動作モードに基づいてメモリセルブロック
Ｍ１〜Ｍ８の半分づつのＩ／Ｏゲートを４つの外部端子
ＤＱ３〜ＤＱ６にそれぞれ接続するセレクタ３が設けら
れる。

【００１０】このため、メモリセルブロックＭ１〜Ｍ４
又はＭ５〜Ｍ８の４ビットの入出力データに基づいて試
験装置７により書込み又は読出し試験をすることができ
る。しかし、入力データＤINに対する読出しデータＤOU
T の一致・不一致の判定処理は、試験装置内部に設けら
れたデータ比較判定部に依存される。このことで、半導
体メモリ６の多ビット化が進み、外部端子数が増加をす
ると、試験装置７のデータ比較判定部の負担が益々増加
する。

【００１１】また、従来例の多ビット構成の半導体メモ
リの試験方法によれば、ある外部端子ＤＱ２に高電圧を
印加して、試験動作モードを識別させ、４つの外部端子
ＤＱ３〜ＤＱ６を使用して、メモリセルブロックＭ１〜
Ｍ８の半分づつの入出力データＤIN／ＤOUT を試験装置
７との間で送受している。このため、試験装置７で全メ
モリセルの動作確認をするためには、少なくとも、４ビ
ットの入出力ドライバ８やコンパレータを設ける必要が
ある。このことで、半導体メモリ６の多ビット化が進
み、外部端子数が増加されると、既存の試験装置７のド
ライバ／コンパレータ数が半導体メモリ６のビット数よ
りも少ない場合には、もはや、試験ができなくなる。

【００１２】また、メモリ単品の試験では試験装置７の
ドライバ／コンパレータ数が十分足りる場合であって
も、２個以上の半導体メモリ６を一斉に測定するような
高速試験の要求があった場合には、試験装置７のドライ
バ／コンパレータ数の大幅な増加が余儀無くされる。こ
れにより、試験装置が高価となったり、試験コストパフ
ォーマンスが悪くなるという問題がある。

【００１３】本発明は、かかる従来例の問題点に鑑み創
作されたものであり、メモリ試験時の入出力データの送
受機能及び自己試験機能を工夫して、多ビット構成のメ
モリセルを効率良く試験をすること、及び、試験コスト
の低減化を図ることが可能となる半導体記憶装置，その
試験方法及びその試験装置の提供を目的とする。

【００１４】

【課題を解決するための手段】図１，２は、本発明に係
る半導体記憶装置の原理図（その１，２）を示してい
る。本発明の第１の半導体記憶装置は図１に示すよう
に、複数のメモリセルブロックを有した多ビット構成の
半導体記憶装置において、第１の外部端子の入力情報か
ら通常動作又は試験動作モードを判定し、前記試験動作
モードを判定したときに、第２の外部端子からの入力デ
ータを前記複数のメモリセルブロックに並列に供給し、
前記複数のメモリセルブロックからの読出しデータを判
定してシリアル列の判定結果データを前記第２の外部端
子を介して外部に出力する自己試験回路100 を有するこ
とを特徴とする。

【００１５】本発明の第１の半導体記憶装置において、
前記自己試験回路100 は、図１に示すように、第１の外
部端子からの入力情報を検出して通常動作又は試験動作
モードを判定するモード判定部１１と、前記モード判定
部１１からの判定信号Ｓ11に基づいてモード切換信号Ｓ
12を発生する制御部１２と、前記制御部１２からのモー
ド切換信号Ｓ12に応じて第２の外部端子からの入力デー
タＤINを前記複数のメモリセルブロックＭ１〜Ｍｎにパ
ラレルに供給するデータ配給部１３と、前記複数のメモ
リセルブロックＭ１〜Ｍｎからの読出しデータＤ１〜Ｄ
ｎを判定してシリアル列の判定結果データＤOUT を出力
するデータ判定部１４と、前記データ判定部１４からの
判定結果データＤOUT を前記モード切換信号Ｓ12に応じ
て前記第２の外部端子を介して出力するデータ切換部１
５とを有することを特徴とする。

【００１６】本発明の第２の半導体記憶装置は、図２に
示すように、複数のメモリセルブロックを有した多ビッ
ト構成の半導体記憶装置において、第１の外部端子の入
力情報から通常動作又は試験動作モードを判定し、前記
試験動作モードを判定したときに、第２の外部端子から
の入力データを前記複数のメモリセルブロックにパラレ
ル又はシリアルに供給し、前記複数のメモリセルブロッ
クからのいずれかの読出しデータ又は前記複数のメモリ
セルブロックからの読出しデータを判定したシリアル列
の判定結果データを前記第２の外部端子を介して外部に
出力する自己試験回路200 を有することを特徴とする。

【００１７】本発明の第２の半導体記憶装置において、
前記自己試験回路200 は図２に示すように、第１の外部
端子からの入力情報を検出して通常動作又は試験動作モ
ードを判定するモード判定部２１と、第２の外部端子及
び前記第１の外部端子以外からの入力情報をデコードし
て前記複数のメモリセルブロックＭ１〜Ｍｎのいずれか
１つを選択するブロック選択信号Ｓ22を出力するデコー
ド部２２と、前記モード判定部２１からの判定信号Ｓ21
及びデコード部２２からのブロック選択信号Ｓ22に基づ
いて入出力制御信号Ｓ23を発生する制御部２３と、前記
制御部２３からの入出力制御信号Ｓ23に応じて第２の外
部端子からの入力データＤINを前記複数のメモリセルブ
ロックＭ１〜Ｍｎにパラレル又はシリアルに供給するデ
ータ配給部２４と、前記複数のメモリセルブロックＭ１
〜Ｍｎからのいずれかの読出しデータＤｉ又は前記複数
のメモリセルブロックＭ１〜Ｍｎからの読出しデータＤ
１〜Ｄｎを判定したシリアル列の判定結果データＤOUT
を前記入出力制御信号Ｓ23に応じて前記第２の外部端子
を介して出力するデータ判定出力部２５とを有すること
を特徴とする。

【００１８】本発明の半導体記憶装置の第１の試験方法
は、複数のメモリセルブロックを有し自己試験機能を備
えた半導体記憶装置の試験方法において、前記半導体記
憶装置の第１の外部端子に試験動作モードを識別させる
入力情報を供給し、前記試験動作モードに移行した半導
体記憶装置の第２の外部端子を介して試験信号を供給
し、前記半導体記憶装置からの試験結果信号を前記第２
の外部端子を介して試験装置に取り込むことを特徴とす
る。

【００１９】本発明の半導体記憶装置の第２の試験方法
は、第１の試験方法において、前記半導体記憶装置から
の試験結果信号を第２の外部端子を使用して試験装置に
取り込む際に、前記複数のメモリセルブロックのいずれ
か１つのメモリセルブロックを選択する選択データを前
記第１の外部端子及び第２の外部端子以外の空いている
外部端子に供給することを特徴とする。

【００２０】本発明の半導体記憶装置の試験装置は、自
己試験機能を備えた半導体記憶装置の試験装置におい
て、複数の半導体記憶装置の各々の第１の外部端子に試
験動作モードを識別させる入力情報をそれぞれ供給し、
前記試験動作モードに移行した半導体記憶装置の各々の
第２の外部端子を介して試験信号をそれぞれ供給し、前
記半導体記憶装置からの各々の試験結果信号を前記第２
の外部端子を介してそれぞれ取り込み、同時に複数の前
記半導体記憶装置を試験することを特徴とし、上記目的
を達成する。

【００２１】

【作 用】次に、図１を参照しながら本発明の第１の半
導体記憶装置の動作を説明する。例えば、自己試験回路
100 により、第１の外部端子の入力情報からの通常動作
又は試験動作モードが判定され、それが「試験動作モー
ド」と判定されると、第２の外部端子からの入力データ
が自己試験回路100 から複数のメモリセルブロックに供
給される。

【００２２】すなわち、図１において、第１の外部端子
からの入力情報が、自己試験回路100 のモード判定部１
１により検出され、通常動作又は試験動作モードの別が
判定されると、モード判定部１１からの判定信号Ｓ11に
基づいて制御部１２ではモード切換信号Ｓ12が発生され
る。これにより、データ配給部１３では制御部１２から
のモード切換信号Ｓ12に応じて第２の外部端子からの入
力データＤINが複数のメモリセルブロックＭ１〜Ｍｎに
パラレルに供給される。

【００２３】また、各メモリセルブロックからの読出し
データは自己試験回路100 により判定され、この際の判
定結果データＤOUT が第２の外部端子を介して外部に出
力される。例えば、複数のメモリセルブロックＭ１〜Ｍ
ｎからの読出しデータＤ１〜Ｄｎは、データ判定部１４
により判定され、この際のシリアル列の判定結果データ
ＤOUT がデータ切換部１５に出力される。データ判定部
１４からの判定結果データＤOUT は、モード切換信号Ｓ
12に応じて第２の外部端子を介してデータ切換部１５か
ら試験装置に出力される（第１の試験方法）。

【００２４】このため、メモリ試験時の入力データを第
２の外部端子を使用して試験装置から受信すること、及
び、その判定結果データを同じ外部端子を使用して試験
装置に送信することが可能となる。また、従来例とは異
なり、入力データＤINに対する各メモリセルブロックＭ
１〜Ｍｎからの読出しデータＤ１〜Ｄｎの一致・不一致
は、半導体記憶装置内部で自己判定することができる。
すなわち、ｎビットの入出力データに基づく書込み又は
読出し試験の判定結果データＤOUT は、第２の外部端子
を介して試験装置に転送され、従来例のような試験装置
内部のデータ比較判定部に依存しなくなる。

【００２５】これにより、半導体記憶装置の多ビット化
が進み、外部端子数が増加した場合であっても、試験装
置のデータ比較判定部やドライバ／コンパレータ数の増
加を抑えることができる。また、多ビット構成のメモリ
セルブロックを効率良く試験をすること、及び、試験コ
ストの低減化を図ることが可能となる。次に、図２を参
照しながら、本発明の第２の半導体記憶装置の動作を説
明する。例えば、自己試験回路200 により、第１の外部
端子の入力情報からの通常動作又は試験動作モードが判
定され、それが「試験動作モード」と判定されると、第
２の外部端子からの入力データが、自己試験回路200 か
ら複数のメモリセルブロックにパラレル又はシリアルに
供給される。

【００２６】すなわち、図２に示すように、自己試験回
路200 のモード判定部２１より、第１の外部端子からの
入力情報が検出され、それが「試験動作モード」と判定
され、しかも、第２の外部端子及び第１の外部端子以外
からの入力情報をデコードしたブロック選択信号Ｓ22が
デコード部２２から制御部２３に出力されると、モード
判定部２１からの判定信号Ｓ21及びデコード部２２から
のブロック選択信号Ｓ22に基づいて制御部２３では入出
力制御信号Ｓ23が発生される。

【００２７】これにより、データ配給部２４では制御部
２３からの入出力制御信号Ｓ23に応じて第２の外部端子
からの入力データＤINが複数のメモリセルブロックＭ１
〜Ｍｎにパラレル又はシリアルに供給される。また、複
数のメモリセルブロックからのいずれかの読出しデータ
又はこのメモリセルブロックからの読出しデータを判定
した判定結果データが、第２の外部端子を介して外部の
試験装置に出力される。

【００２８】この際に、複数のメモリセルブロックＭ１
〜Ｍｎからのいずれかの読出しデータＤｉが直接，又
は、複数のメモリセルブロックＭ１〜Ｍｎからの読出し
データＤ１〜Ｄｎを判定したシリアル列の判定結果デー
タＤOUT が、入出力制御信号Ｓ23に応じて第２の外部端
子を介してデータ判定出力部２５から出力される（第２
の試験方法）。

【００２９】このため、メモリ試験時の入データを第２
の外部端子を使用して試験装置から受信すること、及
び、その判定結果データ又は読出しデータを直接，同じ
外部端子を使用して試験装置に送信することが可能とな
る。また、第１の半導体記憶装置とは異なり、各メモリ
セルブロックからの読出しデータをそのまま試験装置に
転送することができ、全メモリセルの動作確認及び特定
のメモリセルブロックの動作確認の２通りの試験を実行
することが可能となる。

【００３０】これにより、半導体記憶装置の多ビット化
が進み、外部端子数が増加した場合であっても、試験装
置のデータ比較判定部やドライバ／コンパレータ数の増
加を抑えることができる。また、多ビット構成のメモリ
セルブロックを効率良く試験をすること、及び、試験コ
ストの低減化を図ることが可能となる。本発明の半導体
記憶装置の試験装置の動作を説明する。例えば、複数の
半導体記憶装置の各々の第１の外部端子に入力情報がそ
れぞれ供給されると、試験動作モードに移行した各々の
半導体記憶装置の第２の外部端子を介して試験信号がそ
れぞれ供給され、各半導体記憶装置からの各々の試験結
果信号が第２の外部端子を介してそれぞれ試験装置に取
り込まれる。

【００３１】このため、１ビット分の入出力ドライバや
コンパレータにより、１つの半導体記憶装置の全メモリ
セルを動作確認することが可能となる。このことで、半
導体記憶装置の多ビット化が進み、外部端子数が増加さ
れた場合であっても、既存のドライバ／コンパレータ数
だけ、半導体記憶装置を同時に試験することができる。

【００３２】これにより、２個以上の半導体記憶装置を
一斉に測定するような試験の高速化の要求に十分対処す
ることが可能となる。また、試験装置の簡易化と低廉化
を図ること、及び、試験コストパフォーマンスを向上さ
せることが可能となる。

【００３３】

【実施例】次に、図を参照しながら本発明の実施例につ
いて説明をする。図３〜７は、本発明の実施例に係る半
導体記憶装置，その試験方法及びその試験装置を説明す
る図である。 （１）第１の実施例の説明 図３は、本発明の第１の実施例に係る自己試験機能付き
多ビットメモリの構成図であり、図４は当該多ビットメ
モリと試験装置との接続図である。図５は、そのメモリ
試験時の等価回路図であり、図６は、その通常動作時の
等価回路図をそれぞれ示している。

【００３４】例えば、自己試験機能付き８ビット構成の
半導体メモリは図３に示すように、自己試験回路 100,
８つのメモリセルブロックＭ１〜Ｍ８，７つの入出力デ
ータ切換部１６，８つの入力バッファ１７及び８つの出
力バッファ１８を備える。自己試験回路 100は、図３に
おいて、モード判定部１１，制御部１２，データ配給部
１３，データ判定部１４及びデータ切換部１５とを有す
る。

【００３５】モード判定部１１は、外部端子ＤＱ２から
の入力情報を検出して通常動作又は試験動作モードを判
定し、判定信号Ｓ11を制御部１２に出力する回路であ
る。入力情報には、通常動作時の電圧よりも高い電圧が
使用される。制御部１２は、モード判定部１１からの判
定信号Ｓ11に基づいてモード切換信号Ｓ12を発生する回
路である。信号Ｓ12はデータ配給部１３，データ判定部
１４，データ切換部１５及び入出力データ切換部１６に
出力される。

【００３６】データ配給部１３は、制御部１２からのモ
ード切換信号Ｓ12に応じて外部端子ＤＱ１からの入力デ
ータＤINを８つのメモリセルブロックＭ１〜Ｍ８にパラ
レルに供給する回路である。例えば、データ配給部１３
は２回路１選択スイッチ素子から成り、その中点は入力
バッファ１７を介して外部端子ＤＱ１に接続され、ａ点
がメモリセルブロックＭＩのＩ／Ｏゲートの通常入力に
接続され、ｂ点がそのＩ／Ｏゲートの試験入力にそれぞ
れ接続される。

【００３７】データ判定部１４は、８つのメモリセルブ
ロックＭ１〜Ｍ８からの読出しデータＤ１〜Ｄ８を判定
してシリアル列の判定結果データＤOUT をデータ切換部
１５に出力する回路である。この際の判定条件は、入力
データＤINに対する読出しデータＤ１〜Ｄ８の一致又は
不一致を見い出す。データ切換部１５は、データ判定部
１４からの判定結果データＤOUT をモード切換信号Ｓ12
に応じて出力バッファ１８に出力する回路である。例え
ば、データ切換部１５は２回路１選択スイッチ素子から
成り、その中点は出力バッファ１８を介して外部端子Ｄ
Ｑ１に接続され、ａ点がメモリセルブロックＭＩのＩ／
Ｏゲートの通常出力に接続され、ｂ点がそのＩ／Ｏゲー
トの試験出力にそれぞれ接続される。

【００３８】なお、入出力データ切換部１６はモード切
換信号Ｓ12に応じて入出力を選択する回路である。入出
力データ切換部１６は、１組の２回路１選択スイッチ素
子から成り、一方の中点は入力バッファ１７を介して外
部端子ＤＱ２に接続され、ａ点がメモリセルブロックＭ
２のＩ／Ｏゲートの通常入力に接続され、ｂ点がそのＩ
／Ｏゲートの試験入力にそれぞれ接続される。他方の中
点は出力バッファ１８を介して外部端子ＤＱ２に接続さ
れ、ａ点がメモリセルブロックＭ２のＩ／Ｏゲートの通
常出力に接続され、ｂ点がそのＩ／Ｏゲートの試験出力
にそれぞれ接続される。

【００３９】同様に、他の入出力データ切換部１６は、
一方の中点が入力バッファ１７を介して外部端子ＤＱ３
〜ＤＱ８にそれぞれ接続され、ａ点がメモリセルブロッ
クＭ３〜Ｍ８のＩ／Ｏゲートの通常入力にそれぞれ接続
され、ｂ点がそのＩ／Ｏゲートの試験入力にそれぞれ接
続される。他方の中点は出力バッファ１８を介して外部
端子ＤＱ３〜ＤＱ８にそれぞれ接続され、ａ点がメモリ
セルブロックＭ３〜Ｍ８のＩ／Ｏゲートの通常出力にそ
れぞれ接続され、ｂ点がそのＩ／Ｏゲートの試験出力に
それぞれ接続される。

【００４０】これにより、入力データ切換部１３，デー
タ切換部１５及び入出力データ切換部１６をモード切換
信号Ｓ12に応じて一斉にａ点又はｂ点に接続することが
できる。ａ点の選択は通常動作モードを示し、ｂ点の選
択は試験動作モードを示している。次に、本発明の第１
の実施例に係る多ビットメモリの試験方法について、当
該メモリの自己試験回路100 の試験時の動作について説
明をする。例えば、４つの自己試験機能付きメモリ101
〜104 を同時に試験をする場合、図４に示すように、ま
ず、メモリ101 〜104 と試験装置105 とを接続する。

【００４１】ここで、試験装置105 は１つのメモリに付
き、出力ドライバ５１及び入出力ドライバ５２を備え
る。出力ドライバ５１は通常動作時の電圧より高い電圧
（入力情報）ＶHHを各メモリ101 〜104 の外部端子ＤＱ
２に供給するものである。入出力ドライバ５２は、各メ
モリ101 〜104 の外部端子ＤＱ１に接続され、入力デー
タＤIN及び判定結果データＤOUT の送受をするものであ
る。

【００４２】このように接続された多ビットメモリを試
験する場合、各メモリ101 〜104 のそれぞれの外部端子
ＤＱ２に試験動作モードを識別させる入力情報ＶHHを供
給する。例えば、１つのメモリ内では図５に示すよう
に、外部端子ＤＱ２からの入力情報ＶHHが、自己試験回
路100 のモード判定部１１により検出され、通常動作又
は試験動作モードの別が判定されると、モード判定部１
１からの判定信号Ｓ11に基づいて制御部１２ではモード
切換信号Ｓ12が発生される。

【００４３】これにより、試験動作モードに移行した各
メモリ101 〜104 の外部端子ＤＱ１を介して入力データ
ＤINを供給すると、データ配給部１３では制御部１２か
らのモード切換信号Ｓ12に応じて外部端子ＤＱ１からの
入力データＤINが８つのメモリセルブロックＭ１〜Ｍ８
にパラレルに供給される。また、８つのメモリセルブロ
ックＭ１〜Ｍ８からの読出しデータＤ１〜Ｄ８は、デー
タ判定部１４により判定され、この際のシリアル列の判
定結果データＤOUT がデータ切換部１５に出力される。
データ判定部１４からの判定結果データＤOUT は、モー
ド切換信号Ｓ12に応じて外部端子ＤＱ１を介してデータ
切換部１５から試験装置105 に出力される。

【００４４】この結果、各メモリ101 〜104 からの判定
結果データＤOUT が外部端子ＤＱ１を介して試験装置10
5 に取り込まれる（第１の試験方法）。これにより、４
つの自己試験機能付きメモリ101 〜104 を同時に試験を
することができる。なお、メモリ試験時には、モード切
換信号Ｓ12に応じて入力データ切換部１３，データ切換
部１５及び入出力データ切換部１６が一斉にｂ点に接続
されることから、外部端子ＤＱ２〜ＤＱ８に接続された
入力バッファ１７及び出力バッファ１８は非動作状態に
なる。

【００４５】また、外部端子ＤＱ２から入力情報ＶHHを
取り去ると、入力データ切換部１３，データ切換部１５
及び入出力データ切換部１６が一斉にａ点に接続される
ことから、図６に示すように、外部端子ＤＱ１〜ＤＱ８
に接続された入力バッファ１７及び出力バッファ１８は
各メモリセルブロックＭ１〜Ｍ８にそれぞれ接続され
る。モード判定部１１，制御部１２及びデータ判定部１
４は非動作状態となる。

【００４６】このようにして、本発明の実施例に係る多
ビットメモリによれば、図３に示すように、試験動作モ
ードが判定されると、１つの外部端子ＤＱ１を使用して
入力データＤINを８つのメモリセルブロックＭ１〜Ｍ８
に供給し、このメモリセルブロックＭ１〜Ｍ８からの判
定結果データＤOUT を同じ外部端子ＤＱ１を介して試験
装置105 に出力する自己試験回路100 を有する。

【００４７】このため、メモリ試験時の入力データＤIN
を外部端子ＤＱ１を使用して試験装置105 から受信する
こと、及び、その判定結果データＤOUT を同じ外部端子
ＤＱ１を使用して試験装置105 に送信することが可能と
なる。また、従来例とは異なり、入力データＤINに対す
る各メモリセルブロックＭ１〜Ｍ８からの読出しデータ
Ｄ１〜Ｄ８の一致・不一致は、各メモリ101 〜104 内部
で自己判定することができる。すなわち、８ビットの入
出力データＤIN／Ｄ１〜Ｄ８に基づく書込み又は読出し
試験の判定結果データＤOUT は、外部端子ＤＱ１を介し
て試験装置105 に転送され、従来例のような試験装置内
部のデータ比較判定部に依存しなくなる。

【００４８】これにより、半導体メモリの多ビット化が
進み、外部端子数が増加した場合であっても、試験装置
105 のデータ比較判定部やドライバ／コンパレータ数の
増加を抑えることができる。また、多ビット構成のメモ
リセルブロックＭ１〜Ｍ８を効率良く試験をすること、
及び、試験コストの低減化を図ることが可能となる。ま
た、本発明の実施例に係る試験装置によれば、試験動作
モードに移行した各メモリ101 〜104 が４つの出力ドラ
イバ５１や入出力ドライバ５２により一斉に試験され
る。

【００４９】このため、１つのメモリの全メモリセルを
１ビット分の入出力ドライバ５１やコンパレータにより
動作確認することが可能となる。このことで、メモリの
多ビット化が進み、外部端子数が増加された場合であっ
ても、既存のドライバ／コンパレータ数だけのメモリ試
験を同時に行うことができる。例えば、ｎビットのメモ
リ単品試験用に装備されたＮ個のドライバ／コンパレー
タを用いて、Ｎ個のｎビットのメモリを同時に試験する
ことが可能となる。

【００５０】これにより、２個以上の多ビットメモリを
一斉に試験するような高速試験の要求に十分対処するこ
とが可能となる。また、試験装置105 の簡易化及びその
低廉化を図ること、及び、試験コストパフォーマンスを
向上させることが可能となる。 （２）第２の実施例の説明 図７は、本発明の第２の実施例に係る自己試験機能付き
多ビットメモリの構成図を示している。第２の実施例で
は第１の実施例と異なり、入力データＤIN，判定結果デ
ータＤOUT 及び読出しデータＤｉを選択的に入出力する
自己試験回路200 が設けられる。

【００５１】すなわち、本発明の第２の多ビットメモリ
は、図７に示すように、自己試験回路 200, ８つのメモ
リセルブロックＭ１〜Ｍ８，７つの入出力データ切換部
２６，８つの入力バッファ２７及び８つの出力バッファ
２８を備える。自己試験回路200 は、モード判定部２
１，デコード部２２，制御部２３，データ配給部２４及
びデータ判定出力部２５を有する。

【００５２】モード判定部２１は、外部端子ＤＱ２から
の入力情報を検出して通常動作又は試験動作モードを判
定し判定信号Ｓ21を制御部２３に出力する回路である。
デコード部２２は、外部端子ＤＱ３〜ＤＱ８からの入力
情報をデコードしてブロック選択信号Ｓ22を制御部２３
に出力する回路である。入力情報は、８つのメモリセル
ブロックＭ１〜Ｍ８のいずれか１つを選択する二値化デ
ータである。

【００５３】制御部２３は、モード判定部２１からの判
定信号Ｓ21及びデコード部２２からのブロック選択信号
Ｓ22に基づいて入出力制御信号Ｓ23を発生する回路であ
る。信号Ｓ23は、データ配給部２４，データ判定出力部
２５及び入出力データ切換部２６にそれぞれ出力され
る。データ配給部２４は、制御部２３からの入出力制御
信号Ｓ23に応じて外部端子ＤＱ１からの入力データＤIN
を８つのメモリセルブロックＭ１〜Ｍ８にパラレル又は
シリアルに供給する。データ判定出力部２５は、８つの
メモリセルブロックＭ１〜Ｍ８からのいずれかの読出し
データＤｉ，〔ｉ＝１〜８〕又はシリアル列の判定結果
データＤOUT を入出力制御信号Ｓ23に応じて、外部端子
ＤＱ１に接続された出力バッファ２８に出力する。

【００５４】判定結果データＤOUT は８つのメモリセル
ブロックＭ１〜Ｍ８からの読出しデータＤ１〜Ｄ８を判
定したものである。この際の判定条件は、入力データＤ
INに対する読出しデータＤ１〜Ｄ８の一致又は不一致を
見い出す。なお、メモリセルブロックＭ１の通常入力は
試験入力を兼ね、通常出力は試験出力をそれぞれ兼ね
る。その他、第１の実施例と同じ名称のものは、同じ機
能を有するため、その説明を省略する。

【００５５】次に、図７を参照しながら、本発明の第２
の実施例に係る多ビットメモリの試験時の動作を説明す
る。例えば、自己試験回路200 のモード判定部２１よ
り、外部端子ＤＱ２からの入力情報が検出され、それが
「試験動作モード」と判定され、しかも、外部端子ＤＱ
３〜ＤＱ８からの入力情報をデコードしたブロック選択
信号Ｓ22がデコード部２２から制御部２３に出力される
と、モード判定部２１からの判定信号Ｓ21及びデコード
部２２からのブロック選択信号Ｓ22に基づいて制御部２
３では入出力制御信号Ｓ23が発生される。

【００５６】これにより、データ配給部２４では制御部
２３からの入出力制御信号Ｓ23に応じて外部端子ＤＱ１
からの入力データＤINが８つのメモリセルブロックＭ１
〜Ｍ８にパラレル又はシリアルに供給される。また、８
つのメモリセルブロックＭ１〜Ｍ８からのいずれかの読
出しデータＤｉ，〔ｉ＝１〜８〕が直接，又は、シリア
ル列の判定結果データＤOUT が、入出力制御信号Ｓ23に
応じて外部端子ＤＱ１を介してデータ判定出力部２５か
ら外部の試験装置に出力される（第２の試験方法）。

【００５７】このようにして、本発明の第２の実施例に
係る多ビットメモリによれば、図７に示すように、自己
試験回路 200, ８つのメモリセルブロックＭ１〜Ｍ８，
７つの入出力データ切換部２６，８つの入力バッファ２
７及び８つの出力バッファ２８を備え、自己試験回路20
0 が、モード判定部２１，デコード部２２，制御部２
３，データ配給部２４及びデータ判定出力部２５を有す
る。

【００５８】このため、メモリ試験時の入力データＤIN
を外部端子ＤＱ１を使用して試験装置から受信するこ
と、及び、その判定結果データＤOUT 又は読出しデータ
Ｄｉを直接，同じ外部端子ＤＱ１を使用して試験装置に
送信することが可能となる。また、第１の実施例とは異
なり、各メモリセルブロックＭ１〜Ｍ８からの読出しデ
ータＤｉをそのまま試験装置に転送することができ、全
メモリセルの動作確認及び特定のメモリセルブロックＭ
ｉの動作確認の２通りの試験を実行することが可能とな
る。

【００５９】これにより、半導体メモリの多ビット化が
進み、外部端子数が増加した場合であっても、複数の自
己試験機能付きメモリを同時に試験をすること、及び、
試験装置のデータ比較判定部やドライバ／コンパレータ
数の増加を抑えることができる。また、第１の実施例と
同様に、多ビット構成のメモリセルブロックを効率良く
試験をすること、及び、試験コストの低減化を図ること
が可能となる。

【００６０】なお、本発明の各実施例では複数の自己試
験機能付きメモリ単体を同時に試験をする場合について
説明をしたが、複数の自己試験機能付きメモリをモジュ
ール化した実装基板を試験する場合や、メモリの信頼性
試験のためのバーンイン試験装置にも本発明の試験方法
を適用することができ、同様な効果が得られる。

【００６１】

【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、試験動作モードを判定し、１つの外部
端子を使用して複数のメモリセルブロックに入力データ
を供給し、このメモリセルブロックからの読出しデータ
を自己判定した判定結果データを同じ外部端子を介して
外部出力する自己試験回路を有する。

【００６２】このため、最少限の外部端子を使用した自
己試験回路によるメモリ動作試験をすることができ、半
導体記憶装置の多ビット化が進み、外部端子数が増加し
た場合であっても、試験装置のデータ比較判定部やドラ
イバ／コンパレータ数の増加を抑えることができる。本
発明の他の半導体記憶装置によれば、１つの外部端子を
使用して、複数のメモリセルブロックに入力データをパ
ラレル又はシリアルに供給し、メモリセルブロックの読
出しデータ又は判定結果データを同じ外部端子を介して
外部出力する自己試験回路を有する。

【００６３】このため、各メモリセルブロックからの読
出しデータをそのまま試験装置に転送することができ、
全メモリセルの動作確認及び特定のメモリセルブロック
の動作確認の２通りの試験を実行することが可能とな
る。本発明の半導体記憶装置の試験方法及び試験装置に
よれば、試験動作モードに移行した半導体記憶装置の各
々の１つの外部端子を介して試験信号をそれぞれ供給
し、半導体記憶装置からの各々の試験結果信号を同じ外
部端子を介してそれぞれ装置内に取り込み、複数の半導
体記憶装置が一斉に試験される。

【００６４】このため、１ビット分の入出力ドライバや
コンパレータにより、１つの半導体記憶装置の全メモリ
セルを動作確認することが可能となる。このことで、半
導体記憶装置の多ビット化が進み、外部端子数が増加さ
れた場合であっても、既存のドライバ／コンパレータ数
だけ、半導体記憶装置を同時に試験することができる。

【００６５】これにより、２個以上の半導体記憶装置を
一斉かつ高速に試験をすること、また、試験装置の簡易
化及びその低廉化を図ることが可能となる。また、試験
コストの低減化に寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明に係る半導体記憶装置の原理図（その
１）である。

【図２】本発明に係る半導体記憶装置の原理図（その
２）である。

【図３】本発明の第１の実施例に係る自己試験機能付き
多ビットメモリの構成図である。

【図４】本発明の各実施例に係る多ビットメモリの試験
時の接続図である。

【図５】本発明の第１の実施例に係るメモリ試験時の等
価回路図である。

【図６】本発明の第１の実施例に係る多ビットメモリの
通常動作時の等価回路図である。

【図７】本発明の第２の実施例に係る自己試験機能付き
多ビットメモリの構成図である。

【図８】従来例に係る多ビットメモリの構成図である。

【図９】従来例に係る問題点を説明する多ビットメモリ
の試験時の接続図である。

【符号の説明】

100, 200…自己試験回路、 １１，２１…モード判定部、 １２，２３…制御部、 １３，２４…データ配給部、 １４…データ判定部、 １５…データ切換部、 １６…入出力データ切換部、 １７，２７…入力バッファ、 １８，２８…出力バッファ、 ２２…デコーダ、 ２５…データ判定出力部、 ＤＱ１〜ＤＱ８…外部端子、 Ｍ１〜Ｍｎ…メモリセルブロック、 ＤIN…入力データ、 ＶHH…入力情報、 ＤOUT …判定結果データ、 Ｄ１〜Ｄ８…読出しデータ、 Ｓ11，Ｓ21…判定信号、 Ｓ12…モード選択信号、 Ｓ22…ブロック選択信号、 Ｓ23…入出力制御信号。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルブロックを有した多ビ
   ット構成の半導体記憶装置において、 第１の外部端子の入力情報から通常動作又は試験動作モ
   ードを判定し、前記試験動作モードを判定したときに、
   第２の外部端子からの入力データを前記複数のメモリセ
   ルブロックに供給し、前記複数のメモリセルブロックか
   らの読出しデータを判定した判定結果データを前記第２
   の外部端子を介して外部に出力する自己試験回路を有す
   ることを特徴とする半導体記憶装置。
2. 【請求項２】 前記自己試験回路は、第１の外部端子か
   らの入力情報を検出して通常動作又は試験動作モードを
   判定するモード判定部と、 前記モード判定部からの判定信号に基づいてモード切換
   信号を発生する制御部と、 前記制御部からのモード切換信号に応じて第２の外部端
   子からの入力データを前記複数のメモリセルブロックに
   パラレルに供給するデータ配給部と、 前記複数のメモリセルブロックからの読出しデータを判
   定してシリアル列の判定結果データを出力するデータ判
   定部と、 前記データ判定部からの判定結果データを前記モード切
   換信号に応じて前記第２の外部端子を介して出力するデ
   ータ切換部とを有することを特徴とする請求項１記載の
   半導体記憶装置。
3. 【請求項３】 複数のメモリセルブロックを有した多ビ
   ット構成の半導体記憶装置において、 第１の外部端子の入力情報から通常動作又は試験動作モ
   ードを判定し、前記試験動作モードを判定したときに、
   第２の外部端子からの入力データを前記複数のメモリセ
   ルブロックにパラレル又はシリアルに供給し、前記複数
   のメモリセルブロックからのいずれかの読出しデータ又
   は前記複数のメモリセルブロックからの読出しデータを
   判定したシリアル列の判定結果データを前記第２の外部
   端子を介して外部に出力する自己試験回路を有すること
   を特徴とする半導体記憶装置。
4. 【請求項４】 前記自己試験回路は、第１の外部端子か
   らの入力情報を検出して通常動作又は試験動作モードを
   判定するモード判定部と、 第２の外部端子及び前記第１の外部端子以外からの入力
   情報をデコードして前記複数のメモリセルブロックのい
   ずれか１つを選択するブロック選択信号を出力するデコ
   ード部と、 前記モード判定部からの判定信号及びデコード部からの
   ブロック選択信号に基づいて入出力制御信号を発生する
   制御部と、 前記制御部からの入出力制御信号に応じて第２の外部端
   子からの入力データを前記複数のメモリセルブロックに
   パラレル又はシリアルに供給するデータ配給部と、 前記複数のメモリセルブロックからのいずれかの読出し
   データ又は前記複数のメモリセルブロックからの読出し
   データを判定したシリアル列の判定結果データを前記入
   出力制御信号応じて前記第２の外部端子を介して出力す
   るデータ判定出力部とを有することを特徴とする請求項
   ３記載の半導体記憶装置。
5. 【請求項５】 複数のメモリセルブロックを有し自己試
   験機能を備えた半導体記憶装置の試験方法において、 前記半導体記憶装置の第１の外部端子に試験動作モード
   を識別させる入力情報を供給し、前記試験動作モードに
   移行した半導体記憶装置の第２の外部端子を介して試験
   信号を供給し、前記半導体記憶装置からの試験結果信号
   を前記第２の外部端子を介して試験装置に取り込むこと
   を特徴とする半導体記憶装置の試験方法。
6. 【請求項６】 前記半導体記憶装置からの試験結果信号
   を第２の外部端子を使用して試験装置に取り込む際に、
   前記複数のメモリセルブロックのいずれか１つのメモリ
   セルブロックを選択する選択データを前記第１の外部端
   子及び第２の外部端子以外の空いている外部端子に供給
   することを特徴とする請求項５記載の半導体記憶装置の
   試験方法。
7. 【請求項７】 自己試験機能を備えた半導体記憶装置の
   試験装置において、 複数の半導体記憶装置の各々の第１の外部端子に試験動
   作モードを識別させる入力情報をそれぞれ供給し、前記
   試験動作モードに移行した半導体記憶装置の各々の第２
   の外部端子を介して試験信号をそれぞれ供給し、前記半
   導体記憶装置からの各々の試験結果信号を前記第２の外
   部端子を介してそれぞれ取り込み、複数の半導体記憶装
   置を一斉に試験することを特徴とする半導体記憶装置の
   試験装置。