JP2792327B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2792327B2 JP2792327B2 JP4115557A JP11555792A JP2792327B2 JP 2792327 B2 JP2792327 B2 JP 2792327B2 JP 4115557 A JP4115557 A JP 4115557A JP 11555792 A JP11555792 A JP 11555792A JP 2792327 B2 JP2792327 B2 JP 2792327B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に語長の異なる複数のメモリブロックを含んだ半
導体集積回路装置に関する。
し、特に語長の異なる複数のメモリブロックを含んだ半
導体集積回路装置に関する。
【０００２】
【従来の技術】近年、半導体集積回路の技術の発展はめ
ざましく、半導体集積回路装置の大規模化、複合化は加
速度的に進んでいる。また、これに伴い、半導体集積回
路装置の機能試験を効率良く、かつ不良を高い割合で検
出することが製品のコスト及び信頼性を決める一つの要
因となっている。
ざましく、半導体集積回路装置の大規模化、複合化は加
速度的に進んでいる。また、これに伴い、半導体集積回
路装置の機能試験を効率良く、かつ不良を高い割合で検
出することが製品のコスト及び信頼性を決める一つの要
因となっている。
【０００３】さらに、半導体集積回路装置の大規模化、
複合化の進展に伴い、不良解析の難易度も高くなってい
る。
複合化の進展に伴い、不良解析の難易度も高くなってい
る。
【０００４】この半導体集積回路装置の機能試験を効率
よく、かつ不良を高い割合で検出し、不良解析を安易に
行う方法として、回路分割法が用いられることが多い。
この回路分割法は、大規模な半導体集積回路装置に搭載
されたＲＡＭ（ランダム・アクセス・メモリ）やＲＯＭ
（リード・オンリ・メモリ）、あるいはあるまとまった
機能を有する回路の集合をそれぞれ機能ブロックとして
分割し、半導体集積回路装置全体の機能の検証とは別
に、各機能ブロック毎の機能の検証を行うものである。
よく、かつ不良を高い割合で検出し、不良解析を安易に
行う方法として、回路分割法が用いられることが多い。
この回路分割法は、大規模な半導体集積回路装置に搭載
されたＲＡＭ（ランダム・アクセス・メモリ）やＲＯＭ
（リード・オンリ・メモリ）、あるいはあるまとまった
機能を有する回路の集合をそれぞれ機能ブロックとして
分割し、半導体集積回路装置全体の機能の検証とは別
に、各機能ブロック毎の機能の検証を行うものである。
【０００５】回路分割法を適用した半導体集積回路装置
の具体的な第１の例を図５に示す。
の具体的な第１の例を図５に示す。
【０００６】この半導体集積回路装置は、４つのメモリ
ブロックＭＢ１〜ＭＢ４を有し、これら各メモリブロッ
クＭＢ１〜ＭＢ４は、ビットパラレルに伝達される所定
の語長の通常のデータ（ＩＮ１〜ＩＮ４）及び対応する
通常のデータと等しい語長のテスト用のデータ（ＴＩＮ
１〜ＴＩＮ４）のうちの一方を選択するセレクタ（ＳＬ
１〜ＳＬ４）と、対応するセレクタ（ＳＬ１〜ＳＬ４）
の出力データを記憶し記憶データを読出すメモリ回路
（ＭＣ１〜ＭＣ４）とをそれぞれ対応して備えている。
ブロックＭＢ１〜ＭＢ４を有し、これら各メモリブロッ
クＭＢ１〜ＭＢ４は、ビットパラレルに伝達される所定
の語長の通常のデータ（ＩＮ１〜ＩＮ４）及び対応する
通常のデータと等しい語長のテスト用のデータ（ＴＩＮ
１〜ＴＩＮ４）のうちの一方を選択するセレクタ（ＳＬ
１〜ＳＬ４）と、対応するセレクタ（ＳＬ１〜ＳＬ４）
の出力データを記憶し記憶データを読出すメモリ回路
（ＭＣ１〜ＭＣ４）とをそれぞれ対応して備えている。
【０００７】通常のデータＩＮ１〜ＩＮ４は入力端子Ｔ
ＭＩからビットパラレルに入力され、データバス２ａを
介して対応するメモリブロックのセレクタに入力され
る。また各メモリブロックＭＢ１〜ＭＢ４から読出され
た通常のデータＯＵＴ１〜ＯＵＴ４はデータバス２ｂを
介して出力端子ＴＭＯから外部へ出力される。
ＭＩからビットパラレルに入力され、データバス２ａを
介して対応するメモリブロックのセレクタに入力され
る。また各メモリブロックＭＢ１〜ＭＢ４から読出され
た通常のデータＯＵＴ１〜ＯＵＴ４はデータバス２ｂを
介して出力端子ＴＭＯから外部へ出力される。
【０００８】テスト用のデータＴＩＮ１〜ＴＩＮ４は、
これらとそれぞれ対応して設けられたテストデータ入力
端子から入力され、それぞれ対応するメモリブロックの
セレクタに伝達される。
これらとそれぞれ対応して設けられたテストデータ入力
端子から入力され、それぞれ対応するメモリブロックの
セレクタに伝達される。
【０００９】また、各メモリブロックＭＢ１〜ＭＢ４か
ら読出されたテスト用のデータＴＯＵＴ１〜ＴＯＵＴ４
は、それぞれ対応して設けられたテストデータ出力端子
からビットパラレルに外部へ出力される。
ら読出されたテスト用のデータＴＯＵＴ１〜ＴＯＵＴ４
は、それぞれ対応して設けられたテストデータ出力端子
からビットパラレルに外部へ出力される。
【００１０】この第１の例では、テスト用のデータＴＩ
Ｎ１〜ＴＩＮ４及び読出されたテスト用のデータＴＯＵ
Ｔ１〜ＴＯＵＴ４をそれぞれ対応して設けられたテスト
データ入力端子，テストデータ出力端子により入出力す
るため、端子数が多くなる。
Ｎ１〜ＴＩＮ４及び読出されたテスト用のデータＴＯＵ
Ｔ１〜ＴＯＵＴ４をそれぞれ対応して設けられたテスト
データ入力端子，テストデータ出力端子により入出力す
るため、端子数が多くなる。
【００１１】そこで、図６に示された従来の半導体集積
回路装置の第２の例では、入力データ選択回路４及び出
力選択回路５を設け、テストデータ入力端及び、テスト
データ出力端子の数を低減している。
回路装置の第２の例では、入力データ選択回路４及び出
力選択回路５を設け、テストデータ入力端及び、テスト
データ出力端子の数を低減している。
【００１２】次に、これら半導体集積回路装置のテスト
方法について説明する。
方法について説明する。
【００１３】まず、通常のデータ入力端子及びデータ出
力端子を使用し、半導体集積回路装置全体のテストを行
う。このテストは、一般的には半導体集積回路装置全体
の機能がテストできる内容のテストで、個々のメモリブ
ロックＭＢ１〜ＭＢ４の詳細な機能がテストできるもの
にはなっておらず、各メモリブロックＭＢ１〜ＭＢ４間
の接続、外部とのインターフェース等のテストが主に行
われる。
力端子を使用し、半導体集積回路装置全体のテストを行
う。このテストは、一般的には半導体集積回路装置全体
の機能がテストできる内容のテストで、個々のメモリブ
ロックＭＢ１〜ＭＢ４の詳細な機能がテストできるもの
にはなっておらず、各メモリブロックＭＢ１〜ＭＢ４間
の接続、外部とのインターフェース等のテストが主に行
われる。
【００１４】半導体集積回路装置全体の機能テスト後、
個々のメモリブロックＭＢ１〜ＭＢ４の詳細なテストを
行う。個々のメモリブロックＭＢ１〜ＭＢ４の詳細なテ
ストは、外部より直接各メモリブロックＭＢ１〜ＭＢ４
にそれぞれ対応するテスト用のデータ（ＴＩＮ１〜ＴＩ
Ｎ４）を入力し、それによる各メモリブロックの出力デ
ータＴＯＵＴ１〜ＴＯＵＴ４を外部にて判定して行う。
この場合のテスト用のデータの羅列をテストパターンと
一般的には呼んでいる。
個々のメモリブロックＭＢ１〜ＭＢ４の詳細なテストを
行う。個々のメモリブロックＭＢ１〜ＭＢ４の詳細なテ
ストは、外部より直接各メモリブロックＭＢ１〜ＭＢ４
にそれぞれ対応するテスト用のデータ（ＴＩＮ１〜ＴＩ
Ｎ４）を入力し、それによる各メモリブロックの出力デ
ータＴＯＵＴ１〜ＴＯＵＴ４を外部にて判定して行う。
この場合のテスト用のデータの羅列をテストパターンと
一般的には呼んでいる。
【００１５】図７に各メモリブロックＭＢ１〜ＭＢ４を
順次テストするときのテストパターンの構成を示す。各
メモリブロックＭＢ１〜ＭＢ４に対応してそれぞれのテ
ストパターンＰＴＩＮ１〜ＰＴＩＮ４が設けられ、全体
のテストパターンのデータ数は各メモリブロックＭＢ１
〜ＭＢ４のテストパターンＰＴＩＮ１〜ＰＴＩＮ４のデ
ータ数の和になる。一般的にメモリブロックのテスト
は、「１」，「０」状態の保持テスト、ビット間干渉、
バイト間干渉等の種々のテストが必要とされる。さら
に、その記憶容量分のテストを行う必要がある。現在、
１０００バイト容量のメモリブロックのテストを行うた
めには約２００００データのテストパターンが必要とさ
れている。現在、半導体集積回路装置は高集積度、高速
化の方向に進んでおり、内蔵されるメモリブロックの数
は今後、飛躍的に増加していくと考えられ、メモリブロ
ックのテストに必要なデータ数の増加も避けられない。
順次テストするときのテストパターンの構成を示す。各
メモリブロックＭＢ１〜ＭＢ４に対応してそれぞれのテ
ストパターンＰＴＩＮ１〜ＰＴＩＮ４が設けられ、全体
のテストパターンのデータ数は各メモリブロックＭＢ１
〜ＭＢ４のテストパターンＰＴＩＮ１〜ＰＴＩＮ４のデ
ータ数の和になる。一般的にメモリブロックのテスト
は、「１」，「０」状態の保持テスト、ビット間干渉、
バイト間干渉等の種々のテストが必要とされる。さら
に、その記憶容量分のテストを行う必要がある。現在、
１０００バイト容量のメモリブロックのテストを行うた
めには約２００００データのテストパターンが必要とさ
れている。現在、半導体集積回路装置は高集積度、高速
化の方向に進んでおり、内蔵されるメモリブロックの数
は今後、飛躍的に増加していくと考えられ、メモリブロ
ックのテストに必要なデータ数の増加も避けられない。
【００１６】
【発明が解決しようとする課題】上述した従来の半導体
集積回路装置は、第１の例では、各メモリブロックＭＢ
１〜ＭＢ４のテスト用のデータをそれぞれ対応して設け
られたテストデータ入力端子，テストデータ出力端子に
より入出力する構成となっているので、端子数が増大す
るという欠点があり、かつそれぞれのメモリブロックＭ
Ｂ１〜ＭＢ４に対してテストパターンを設定する必要が
あるため、テストパターンのデータ数の増加により、そ
れをテストする試験装置（以下ＬＳＩテスタと呼ぶ）の
性能向上が必要となり、その性能に満たないテスタにて
はテストできないという事態になり、テストできる場所
が限定される。さらには、テストパターン数の増加はそ
のままテスト時間の増加につながり、半導体集積回路装
置の生産性（スループット）が悪くなるという問題点が
あった。また、第２の例では、入力データ選択回路４及
び出力選択回路５が設けられているためテストデータ入
力端子，テストデータ出力端子の数は低減できるが、テ
ストパターンについては第１の例と同様の問題点があ
る。
集積回路装置は、第１の例では、各メモリブロックＭＢ
１〜ＭＢ４のテスト用のデータをそれぞれ対応して設け
られたテストデータ入力端子，テストデータ出力端子に
より入出力する構成となっているので、端子数が増大す
るという欠点があり、かつそれぞれのメモリブロックＭ
Ｂ１〜ＭＢ４に対してテストパターンを設定する必要が
あるため、テストパターンのデータ数の増加により、そ
れをテストする試験装置（以下ＬＳＩテスタと呼ぶ）の
性能向上が必要となり、その性能に満たないテスタにて
はテストできないという事態になり、テストできる場所
が限定される。さらには、テストパターン数の増加はそ
のままテスト時間の増加につながり、半導体集積回路装
置の生産性（スループット）が悪くなるという問題点が
あった。また、第２の例では、入力データ選択回路４及
び出力選択回路５が設けられているためテストデータ入
力端子，テストデータ出力端子の数は低減できるが、テ
ストパターンについては第１の例と同様の問題点があ
る。
【００１７】本発明の目的は、テスト用の端子数を低減
すると共に、テストパターンのデータ数を低減し、ＬＳ
Ｉテスタの制約をなくし生産性の向上をはかることがで
きる半導体集積回路装置を提供することにある。
すると共に、テストパターンのデータ数を低減し、ＬＳ
Ｉテスタの制約をなくし生産性の向上をはかることがで
きる半導体集積回路装置を提供することにある。
【００１８】
【課題を解決するための手段】本発明の半導体集積回路
装置は、ビットパラレルに伝達される所定の語長の通常
のデータ及びこのデータと等しい語長のテスト用のデー
タのうちの一方を動作モードに従って選択するセレクタ
と、このセレクタの出力データを記憶し記憶データを読
出すメモリ回路とをそれぞれ備えた複数のメモリブロッ
クと、これら各メモリブロックに伝達されるデータの語
長のうちの最大語長と等しい語長のテスト用のデータを
入力しこのテスト用のデータを前記各メモリブロックの
データの語長と等しいテスト用のデータにしてそれぞれ
対応するメモリブロックのセレクタに伝達する入力デー
タ分配回路と、前記各メモリブロックから読出された通
常のデータを外部へ出力する通常の出力回路と、前記各
メモリブロックから読出されたテスト用のデータを外部
へ出力するテスト用のデータ出力回路とを有している。
装置は、ビットパラレルに伝達される所定の語長の通常
のデータ及びこのデータと等しい語長のテスト用のデー
タのうちの一方を動作モードに従って選択するセレクタ
と、このセレクタの出力データを記憶し記憶データを読
出すメモリ回路とをそれぞれ備えた複数のメモリブロッ
クと、これら各メモリブロックに伝達されるデータの語
長のうちの最大語長と等しい語長のテスト用のデータを
入力しこのテスト用のデータを前記各メモリブロックの
データの語長と等しいテスト用のデータにしてそれぞれ
対応するメモリブロックのセレクタに伝達する入力デー
タ分配回路と、前記各メモリブロックから読出された通
常のデータを外部へ出力する通常の出力回路と、前記各
メモリブロックから読出されたテスト用のデータを外部
へ出力するテスト用のデータ出力回路とを有している。
【００１９】また、テスト用のデータ出力回路が、各メ
モリブロックから読出されたテスト用のデータと対応す
る検証用のデータとを比較しこれらが一致したか否かを
示す比較結果信号を出力する比較回路を備えて構成され
る。
モリブロックから読出されたテスト用のデータと対応す
る検証用のデータとを比較しこれらが一致したか否かを
示す比較結果信号を出力する比較回路を備えて構成され
る。
【００２０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２１】図１は本発明の第１の実施例のブロック図
である。
である。
【００２２】この実施例が図５に示された従来の半導体
集積回路装置と相違する点は、各メモリブロックＭＢ１
〜ＭＢ４に伝達されるデータの語長のうちの最大語長と
等しい語長のテスト用のデータＴＩＮを入力しこのテス
ト用のデータＴＩＮを各メモリブロックＭＢ１〜ＭＢ４
のデータの語長と等しいテスト用のデータＴＩＮ１〜Ｔ
ＩＮ４にしてそれぞれ対応するメモリブロックのセレク
タに伝達する入力データ分配回路１を設けた点にある。
入力データ分配回路１は、図２に示すように、最大語長
のデータを保持するレジスタ１１を備え、このレジスタ
１１の出力から各テスト用のデータＴＩＮ１〜ＴＩＮ４
を生成する構成となっている。
集積回路装置と相違する点は、各メモリブロックＭＢ１
〜ＭＢ４に伝達されるデータの語長のうちの最大語長と
等しい語長のテスト用のデータＴＩＮを入力しこのテス
ト用のデータＴＩＮを各メモリブロックＭＢ１〜ＭＢ４
のデータの語長と等しいテスト用のデータＴＩＮ１〜Ｔ
ＩＮ４にしてそれぞれ対応するメモリブロックのセレク
タに伝達する入力データ分配回路１を設けた点にある。
入力データ分配回路１は、図２に示すように、最大語長
のデータを保持するレジスタ１１を備え、このレジスタ
１１の出力から各テスト用のデータＴＩＮ１〜ＴＩＮ４
を生成する構成となっている。
【００２３】この入力データ分配回路１を設けることに
より、テストデータ入力端子の数を大幅に低減すること
ができる。また、テストパターンは、図３に示すよう
に、各メモリブロックのテストパターンＰＴＩＮ１〜う
ＰＴＩＮ４を重ね合せ、相互に重なり合う部分は同一デ
ータとすることにより、全体を一つのテストパターンＰ
ＴＩＮとすることができるので、この全体のテストパタ
ーンＰＴＩＮのデータ数を従来例のメモリブロック数分
の１程度に低減することができる。
より、テストデータ入力端子の数を大幅に低減すること
ができる。また、テストパターンは、図３に示すよう
に、各メモリブロックのテストパターンＰＴＩＮ１〜う
ＰＴＩＮ４を重ね合せ、相互に重なり合う部分は同一デ
ータとすることにより、全体を一つのテストパターンＰ
ＴＩＮとすることができるので、この全体のテストパタ
ーンＰＴＩＮのデータ数を従来例のメモリブロック数分
の１程度に低減することができる。
【００２４】図４は本発明の第２の実施例のブロック図
である。
である。
【００２５】この実施例は、テスト用のデータ出力回路
を、各メモリブロックＭＢ１〜ＭＢ４から読出されたテ
スト用のデータＴＯＵＴ１〜ＴＯＵＴ４を検証するため
の検証用のデータを入力する検証データ入力端子を設
け、各メモリブロックＭＢ１〜ＭＢ４から読出されたテ
スト用のデータＴＯＵＴ１〜ＴＯＵＴ４と対応する検証
用のデータとを比較しこれらが一致しているか否かを示
す比較結果信号ＲＳＴを出力する比較回路３を設けた構
成としたものである。
を、各メモリブロックＭＢ１〜ＭＢ４から読出されたテ
スト用のデータＴＯＵＴ１〜ＴＯＵＴ４を検証するため
の検証用のデータを入力する検証データ入力端子を設
け、各メモリブロックＭＢ１〜ＭＢ４から読出されたテ
スト用のデータＴＯＵＴ１〜ＴＯＵＴ４と対応する検証
用のデータとを比較しこれらが一致しているか否かを示
す比較結果信号ＲＳＴを出力する比較回路３を設けた構
成としたものである。
【００２６】このような構成とすることにより、読出さ
れたテスト用のデータの出力に関連する端子を大幅に低
減することができる。
れたテスト用のデータの出力に関連する端子を大幅に低
減することができる。
【００２７】この実施例では、検証データ入力端子を新
たに設けたが、これをテストデータ入力端子と兼用する
こともでき、この場合には更にテスト用の端子を低減す
ることができる。
たに設けたが、これをテストデータ入力端子と兼用する
こともでき、この場合には更にテスト用の端子を低減す
ることができる。
【００２８】
【発明の効果】以上説明したように本発明は、各メモリ
ブロックに伝達されるデータの語長のうちの最大語長と
等しい語長のテスト用のデータを入力しこのテスト用の
データを各メモリブロックのデータの語長と等しいテス
ト用のデータにしてそれぞれ対応するメモリブロックの
セレクタに伝達する入力データ分配回路を設けた構成と
することにより、テストデータ入力端子数を低減するこ
とができ、かつ各メモリブロックのテストパターンを重
ね合わせて一つのテストパターンとすることができるの
でテストパターンのデータ数を大幅に低減することがで
き、従ってＬＳＩテスタの制約をなくして生産性の向上
をはかることができる効果がある。
ブロックに伝達されるデータの語長のうちの最大語長と
等しい語長のテスト用のデータを入力しこのテスト用の
データを各メモリブロックのデータの語長と等しいテス
ト用のデータにしてそれぞれ対応するメモリブロックの
セレクタに伝達する入力データ分配回路を設けた構成と
することにより、テストデータ入力端子数を低減するこ
とができ、かつ各メモリブロックのテストパターンを重
ね合わせて一つのテストパターンとすることができるの
でテストパターンのデータ数を大幅に低減することがで
き、従ってＬＳＩテスタの制約をなくして生産性の向上
をはかることができる効果がある。
【００２９】また、各メモリブロックから読出されたテ
スト用のデータと対応する検証用のデータとを比較しこ
れらが一致したか否かを示す比較結果信号を出力する比
較回路を設けることにより、更にテストデータ出力端子
の数を低減することができる効果がある。
スト用のデータと対応する検証用のデータとを比較しこ
れらが一致したか否かを示す比較結果信号を出力する比
較回路を設けることにより、更にテストデータ出力端子
の数を低減することができる効果がある。
【図１】本発明の第１の実施例のブロック図である。
【図２】図１に示された実施例の入力データ分配回路の
具体例を示す回路図である。
具体例を示す回路図である。
【図３】図１に示された実施例に使用されるテストパタ
ーンのデータ配置図である。
ーンのデータ配置図である。
【図４】本発明の第２の実施例のブロック図である。
【図５】従来の半導体集積回路装置の第１の例のブロッ
ク図である。
ク図である。
【図６】従来の半導体集積回路装置の第２の例のブロッ
ク図である。
ク図である。
【図７】図５，図６に示された半導体集積回路装置用の
テストパターンのデータ配置図である。
テストパターンのデータ配置図である。
１ 入力データ分配回路 ２ａ，２ｂ データバス ３ 比較回路 ４ 入力データ選択回路 ５ 出力選択回路 ＭＢ１〜ＭＢ４ メモリブロック ＭＣ１〜ＭＣ４ メモリ回路 ＳＬ１〜ＳＬ４ セレクタ
Claims (2)
- 【請求項１】 ビットパラレルに伝達される所定の語長
の通常のデータ及びこのデータと等しい語長のテスト用
のデータのうちの一方を動作モードに従って選択するセ
レクタと、このセレクタの出力データを記憶し記憶デー
タを読出すメモリ回路とをそれぞれ備えた複数のメモリ
ブロックと、これら各メモリブロックに伝達されるデー
タの語長のうちの最大語長と等しい語長のテスト用のデ
ータを入力しこのテスト用のデータを前記各メモリブロ
ックのデータの語長と等しいテスト用のデータにしてそ
れぞれ対応するメモリブロックのセレクタに伝達する入
力データ分配回路と、前記各メモリブロックから読出さ
れた通常のデータを外部へ出力する通常の出力回路と、
前記各メモリブロックから読出されたテスト用のデータ
を外部へ出力するテスト用のデータ出力回路とを有する
ことを特徴とする半導体集積回路装置。 - 【請求項２】 テスト用のデータ出力回路が、各メモリ
ブロックから読出されたテスト用のデータと対応する検
証用のデータとを比較しこれらが一致したか否かを示す
比較結果信号を出力する比較回路を備えて構成された請
求項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4115557A JP2792327B2 (ja) | 1992-05-08 | 1992-05-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4115557A JP2792327B2 (ja) | 1992-05-08 | 1992-05-08 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05314794A JPH05314794A (ja) | 1993-11-26 |
| JP2792327B2 true JP2792327B2 (ja) | 1998-09-03 |
Family
ID=14665494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4115557A Expired - Lifetime JP2792327B2 (ja) | 1992-05-08 | 1992-05-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2792327B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002237198A (ja) | 2001-02-09 | 2002-08-23 | Mitsubishi Electric Corp | 半導体記憶回路装置並びにその検査方法及びセル不良救済方法 |
-
1992
- 1992-05-08 JP JP4115557A patent/JP2792327B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05314794A (ja) | 1993-11-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980519 |