JP3271443B2 - 撮像装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、次世代テレビ方式に対
応する撮像装置に関するものである。

【０００２】

【従来の技術】次世代テレビ方式において、垂直方向の
高画質化や画面のアスペクト比を１６：９とするワイド
化を追求するため、ＨＤＴＶ（走査線１１２５本インタ
ーレース走査）や第２世代ＥＤＴＶ（走査線５２５本順
次走査）等のテレビ方式が推進されている。

【０００３】このようにアスペクト比が従来の４：３か
ら１６：９になり、かつ順次走査の撮像装置になると、
従来の撮像装置より広帯域の信号を扱わねばならず、撮
像装置やディスプレイのみならず信号処理回路も標準テ
レビ方式の映像信号処理装置とは異なった専用回路が必
要となる。特に、最近では映像信号処理回路のディジタ
ル化が進み、しかも、これらの回路の大部分はＬＳＬ化
されている。画面をワイド化し、さらに順次走査化する
と映像信号のディジタル処理を行う回路のクロック周波
数が上がるため、乗算器、加算器、メモリ等の演算回路
を高速化しなければならない。

【０００４】故に、画面をワイド化し、さらに順次走査
化した映像信号処理装置において、映像信号をディジタ
ル処理するためには演算回路のスピードを考慮した専用
のディジタル処理回路やＬＳＩを開発しなければなら
ず、開発コストが大きくなるという問題点がある。

【０００５】このため画面をワイド化し、さらに順次走
査化したテレビ方式に対応した映像信号処理装置を構成
するに当たり、従来の標準テレビ用の映像信号処理装置
の回路やＬＳＩを共用することにより開発コストを低減
し、かつ従来のインターレース信号も出力可能である安
価なワイド画面用の映像信号処理装置を提供する手法が
近年提案されてきている。

【０００６】以下、図３〜図５を用いて従来のワイド画
面対応の順次走査撮像装置について説明する。

【０００７】図３において、撮像素子２３により光電変
換された信号はアナログ信号処理回路群（アナログプロ
セス回路）２４で、ブラックバランス等による黒レベル
調整やホワイトバランス等による白レベル調整、さらに
プリニー処理等が施される。このアナログ信号は後段の
ＡＤ変換器２５によりディジタル信号に変換される。こ
のＡＤ変換器２５の出力信号はライン分割・時間伸長回
路群２６に入力され、順次走査撮像信号を１水平走査ラ
イン毎に奇数ライン（１、３、５…番目走査ライン）の
信号系列と、偶数ライン（２、４、６…番目走査ライ
ン）の信号系列に分割し、それぞれの信号系列を順次走
査系の１水平走査時間からインターレース走査系の１水
平走査時間に時間伸長され、かつインターレース走査系
の水平走査に同期して同タイミングで出力される。

【０００８】このライン分割・時間伸長回路群２６の動
作について、図４の（ａ）、（ｂ）を用いて説明する。

【０００９】ライン分割・時間伸長回路群２６は、図４
の（ａ）に示すように、１ＨメモリＡ３７と１Ｈメモリ
３８により構成される。同図（ｂ）のタイミングチャー
ト図に示すように、１ＨメモリＡ３７は順次走査系の入
力信号の奇数ライン（１、３、５…番目ライン）を書き
込み、順次走査系の１水平走査期間遅延して書き込みの
１／２の周波数で順次走査系の２水平走査期間、つまり
インターレース走査系の１水平走査期間かけて読み出す
ことにより時間伸長を行う。また、１ＨメモリＢ３８は
偶数ライン（２、４、６…番目ライン）を書き込み、書
き込み開始と同時に書き込みの１／２の周波数で順次走
査系の２水平走査期間、つまりインターレース走査系の
１水平走査期間かけて読み出すことにより時間伸長を行
う。 このようにライン分割・時間伸長回路群２６は、
入力信号を奇数ラインの信号系列と偶数ラインの信号系
列に分割し、さらにインターレース走査系に同期して時
間伸長を行うことにより、後段のディジタル信号処理回
路群２７、２８で従来のテレビ方式に対応した映像信号
処理回路を用いることができる。

【００１０】時間伸長された２系統の信号系列は、それ
ぞれディジタル信号処理回路群２７、２８に入力され、
ガンマ補正、ブランキング処理、マトリクス処理、垂直
・水平輪郭補正処理等の種々のディジタル処理が施さ
れ、輝度信号および色差信号として出力される。

【００１１】このディジタル信号処理回路群２７、２８
の垂直輪郭補正処理について、その構成の１例を図５に
示す。

【００１２】図示していない前段信号処理回路より入力
されたＲ、Ｇ、Ｂ撮像信号は、それぞれ入力信号を１水
平走査期間遅延する１Ｈディレイライン３９、４０、４
１に書き込まれ、インターレース走査系の１水平走査期
間遅延される。１Ｈディレイラインにより１水平走査期
間遅延されたＲ、Ｇ撮像信号は、さらに次の１Ｈディレ
イライン４２、４３にそれぞれ入力され、入力から合計
２水平走査期間遅延される。また、遅延されていない
（０Ｈ遅延）Ｒ、Ｇ撮像信号は加算器４４により加算さ
れ、０Ｈ遅延高域輝度信号となる。

【００１３】１水平走査期間遅延された（１Ｈ遅延）
Ｒ、Ｇ撮像信号は加算器４５により加算され、１Ｈ遅延
高域輝度信号となる。そして２水平走査期間遅延された
（２Ｈ遅延）Ｒ、Ｇ撮像信号は加算器４６により加算さ
れて２Ｈ遅延高域輝度信号となる。

【００１４】０Ｈ、２Ｈ高域輝度信号は垂直輪郭補正信
号用の１Ｈ−（０Ｈ＋２Ｈ）／２のバンドパスフィルタ
（ＢＰＦ）を構成するための加算器４７により加算され
て（０Ｈ＋２Ｈ）／２の垂直ＢＰＦ作成用信号として出
力される。また、水平輪郭補正信号用のローパスフィル
タ（ＬＰＦ）を構成するためにセレクタ４８で（０Ｈ＋
２Ｈ）／２、０Ｈ、１Ｈ、２Ｈの高域輝度信号から垂直
ＬＰＦ選択信号で１系統の信号が選択され、垂直ＬＰＦ
作成用信号として出力される。また、輪郭強調信号作成
処理部のＲ、Ｇ、Ｂ撮像信号出力は垂直ＢＰＦ、ＬＰＦ
の中心信号と垂直方向の位相を一致させるため、１Ｈ遅
延されたＲ、Ｇ、Ｂ撮像信号が出力される。

【００１５】このようにディジタル信号処理回路群２
７、２８でディジタル処理された２系統の信号系列は、
時間圧縮・ライン合成回路群２９でそれぞれの信号系列
が時間伸長前の位相関係となるようにインターレース走
査系の１水平走査時間から順次走査系の１水平走査時間
へ時間圧縮され、１系統信号の信号としてライン合成さ
れる。時間圧縮・ライン合成回路群２９の出力信号はＤ
Ａ変換器３０でアナログ信号に変換され、順次走査信号
として出力される。

【００１６】一方、ディジタル信号処理回路群２７、２
８でディジタル処理された２系統の信号系列は、画素合
成回路群３１にも入力される。画素合成回路群３１で
は、奇数ラインの信号系列と偶数ラインの信号系列を加
算して１系統の信号として出力し、アスペクト比変換回
路群３２でアスペクト比１６：９の信号をアスペクト比
４：３の信号に変換する。アスペクト比変換回路群３２
でアスペクト比変換された信号は、ＤＡ変換器３３によ
りアナログ信号に変換され、インターレース走査信号が
得られる。

【００１７】また、ディジタル信号処理回路群２７、２
８でディジタル処理された２系統の信号系列は色差信号
ＶＬＰＦ回路群３４に入力される。２系統の信号系列の
色差信号は１Ｈディレイラインでインターレース走査系
の１水平走査時間遅延された（ｎ−１）ライン目信号
と、同時に入力されたｎライン目と（ｎ＋１）ライン目
信号の３ラインで１：２：１の垂直ローパスフィルタ処
理が施され１系統の信号として出力される。２系統の信
号系列の輝度信号は、インターレース走査系の１水平走
査期間遅延されてそのまま出力される。色差信号ＶＬＰ
Ｆ回路群３４の２系統の輝度信号出力および１系統の色
差信号出力はマッピング回路群３５に入力される。

【００１８】マッピング回路群３５では、２系統の輝度
信号と１系統の色差信号の計３系統の信号系列を２系統
の信号系列として光ファイバー伝送するために輝度信号
の１系統と色差信号を時間圧縮し、輝度信号の残り１系
統は補強信号として奇数画素（１、３、５…番目画素）
と偶数画素（２、４、６…番目画素）に分解され、この
画素分解された２系統の信号系列をそれぞれ時間圧縮
し、前記時間圧縮された輝度信号と色差信号の無信号部
分に挿入することによりマッピングを行う。

【００１９】マッピング回路群３５の２系統の出力信号
は光伝送部でパラレル・シリアル変換されて光信号とし
て光信号として光ファイバーで伝送され、受信側でシリ
アル・パラレル変換されてデ・マッピング回路群３６に
入力される。デ・マッピング回路群３６では、２系統の
信号から輝度信号、色差信号、奇数画素および偶数画素
に分割された補強信号を分離し、補強信号は奇数画素と
偶数画素の信号を合成して１系統とし、それぞれを時間
伸長してインターレース走査の輝度信号と色差信号およ
び補強信号として出力する。

【００２０】

【発明が解決しようとする課題】しかしながら、上記従
来のワイド画面対応の順次走査撮像装置では、従来のデ
ィジタル信号処理回路群を利用するため、またインター
レース走査信号、順次走査信号、インターレース走査信
号＋補強信号等の各種装置に合わせた出力信号形態を得
るために１Ｈディレイラインを使用した専用の特別処理
回路群を必要としており、高価な汎用のメモリを使用す
ることにより回路規模および撮像装置のコストが大きく
なる。また、個々の処理を専用ＬＳＩとして開発すると
しても各ＬＳＩに対してそれぞれ開発費が必要となり、
開発コストが大きくなるという問題があった。

【００２１】本発明は、このような従来の問題を解決す
るものであり、ワイド画面対応の順次走査撮像装置にお
いて、ディジタル信号処理回路群の垂直輪郭補正信号作
成に使用する１水平走査期間遅延回路および周辺回路を
利用して、小規模の回路増加のみでライン分割・時間伸
長回路を実現し、専用に開発コストを必要とせず、安価
にＬＳＩ化を可能にした撮像装置を提供することを目的
とする。

【００２２】

【課題を解決するための手段】上記目的を達成するため
に本発明の撮像装置は、１水平走査期間の撮像信号を保
持する第１と第２の記憶手段と、前記記憶手段の書き込
みおよび読み出しを任意に制御する記憶手段制御部と、
入力撮像信号と前記第１の記憶手段の出力信号が入力さ
れ、前記第２の記憶手段へ選択された信号を出力する第
１の信号切換回路と、前記第２の記憶手段の出力信号と
外部へ出力する任意の信号が入力され、選択された信号
を出力する第２の信号切換回路と、前記第１の記憶手段
の出力信号を出力する第１の出力手段と、前記第２の信
号切換回路で選択された信号を出力する第２の出力手段
とを備え、前記第１の信号切換回路で前記第１の記憶手
段の出力信号を出力し、前記第２の信号切換回路で前記
外部へ出力する任意の信号を出力して、入力撮像信号
（０Ｈ遅延信号）を前記第１の記憶手段で前記記憶手段
制御部の制御により１水平走査期間遅延して１水平走査
期間遅延信号（１Ｈ遅延信号）を得、前記１Ｈ遅延信号
を前記第２の遅延信号を前記第２の記憶手段で前記記憶
手段制御部の制御によりさらに１水平走査期間遅延して
入力より２水平走査期間遅延した信号（２Ｈ遅延信号）
を得て、前記０、１、２Ｈ遅延信号より垂直輪郭強調信
号を作成して前記第２の出力手段より出力するとともに
前記第１の前記第１の出力手段より前記１Ｈ遅延信号を
出力する垂直輪郭強調信号作成回路を備えると共に、前
記第１の信号切換回路で入力撮像信号を出力し、前記第
２の信号切換回路で前記第２の記憶手段の出力信号を出
力し、また前記記憶手段制御部の動作を切り換えて入力
撮像信号が奇数ラインの時は前記第１の記憶手段に入力
撮像信号を書き込み、入力撮像信号が偶数ラインの時は
前記第２の記憶手段に入力撮像信号を書き込むように前
記第１及び第２の記憶手段が１水平走査期間毎に交互に
書き込み動作を行うように制御し、前記第１および第２
の記憶手段に書き込まれた信号を書き込み時の１／２倍
の周波数で２水平走査期間かけて同時に読み出し動作を
行うように制御して、前記第１の記憶手段の出力信号を
前記第１の出力手段より出力し、前記第２の記憶手段の
出力信号を前記第２の出力手段より出力して、前記第１
と第２の出力手段より２系統の信号系列を出力すること
により２水平走査期間に時間伸長された奇数ライン信号
系列と偶数ライン信号系列の２系統の信号系列を出力す
るライン分割・時間伸長回路を備えたものである。

【００２３】また、本発明の撮像装置は、入力撮像信号
を画素毎に分割して２系統の信号系列を出力する画素分
割回路と、前記画素分割回路より出力される第１の系統
の信号系列と第２の系統の信号系列それぞれについて１
水平走査期間の撮像信号を保持する第１と第２の記憶手
段と、前記記憶手段の書き込みおよび読み出しを任意に
制御する記憶手段制御部と、前記画素分割回路の出力信
号と前記第１の記憶手段の出力信号が入力され、前記第
２の記憶手段へ選択された信号を出力する第１の信号切
換回路と、画素毎に分割された第１と第２の系統の信号
系列それぞれの第１の記憶手段の出力信号が入力され、
選択された信号を出力する第２の信号切換回路と、画素
毎に分割された第１と第２の系統の信号系列それぞれの
第２の記憶手段の出力信号が入力され、選択された信号
を出力する第３の信号切換回路と、前記第２の信号切換
回路の出力信号と外部へ出力する任意の信号が入力さ
れ、選択された信号を出力する第４の信号切換回路と、
前記第２の信号切換回路の出力信号を出力する第１の出
力手段と、前記第４の信号切換回路の出力信号を出力す
る第２の出力手段とを備えており、更に前記画素分割回
路で画素分割動作を行わず、入力撮像信号をそのまま出
力し、前記第１の信号切換回路で前記第１の記憶手段の
出力信号を出力し、前記第２の信号切換回路で第１の系
統の信号系列の出力信号を出力し、前記第３の信号切換
回路で第２の系統の信号系列の出力信号を出力し、前記
第４の信号切換回路で前記外部へ出力する任意の信号を
出力して、入力撮像信号（０Ｈ遅延信号）を前記第１の
記憶手段で記憶手段制御部の制御により１水平走査期間
遅延して１水平走査期間遅延信号（１Ｈ遅延信号）を
得、前記１Ｈ水平信号を第２の記憶手段で前記記憶手段
制御部の制御によりさらに１水平走査期間遅延して入力
より２水平走査期間遅延した信号（２Ｈ遅延信号）を得
て、前記０、１、２遅延信号より垂直輪郭強調信号を作
成するとともに前記１Ｈ遅延信号を出力する垂直輪郭強
調信号作成回路を備え、かつ前記画素分割回路により入
力の撮像信号を奇数画素と偶数画素の画素毎に２系統の
信号系列に分割して入力撮像信号の周波数を１／２倍と
し、２系統のそれぞれの信号系列について前記第１の信
号切換回路で入力撮像信号を出力し、前記第４の信号切
換回路で前記第３の信号切換回路の出力信号を出力し、
また前記記憶手段制御部の動作を切り換えて入力撮像信
号が奇数ラインの時は前記第１の記憶手段に入力撮像信
号を書き込み、入力撮像信号が偶数ラインの時は前記第
２の記憶手段に入力撮像信号を書き込むように前記第１
および第２の記憶手段が１水平走査期間毎に交互に書き
込み動作を行うように制御し、前記第１および第２の記
憶手段に書き込まれた信号を書き込み時の１／２倍の周
波数で２水平走査期間かけて同時に読み出し動作を行う
ように制御して奇数ラインと偶数ラインの２系統の信号
系列の時間伸長を行い、前記第２の信号切換回路で奇数
画素と偶数画素に画素毎に分割された奇数ラインを１系
統の信号系列となるように合成し、同様に第３の信号切
換回路で奇数画素と偶数画素に画素毎に分割された偶数
ラインを１系統の信号系列となるよう合成して出力する
ことにより１水平走査期間の有効画素数が記憶手段の画
素数を超える信号に対応することができる撮像信号を奇
数ライン信号系列と偶数ライン信号系列の２系統の信号
系列にライン毎に分割して２水平走査期間に時間伸長し
て出力するライン分割・時間伸長回路を備えたものであ
る。

【００２４】

【作用】本発明によれば、ディジタル信号処理回路の垂
直輪郭補正信号作成に使用する１Ｈメモリおよび周辺回
路の動作を切り換えてライン分割・時間伸長動作をさ
せ、１Ｈメモリを共用することにより機能毎に開発コス
トを必要とせず安価にＬＳＩ化を可能とするライン分割
・時間伸長回路を３系統構成することができるという作
用を有する。

【００２５】また、本発明によれば、ディジタル信号処
理回路の垂直輪郭補正信号作成に使用する１Ｈメモリお
よび周辺回路の動作を切り換えて、画素分割、ライン分
割・時間伸長、画素合成動作をさせ、１Ｈメモリを共用
することにより１水平走査期間の有効画素数が１Ｈメモ
リの画素数を超える撮像装置においても入力信号をｎ系
統の信号に画素毎に分割してライン分割・時間伸長後に
画素分割する前の順となるように画素合成することで１
Ｈメモリのｎ倍の画素数に対応した、機能毎に開発コス
トを必要とせず安価にＬＳＩ化を可能とするライン分割
・時間伸長回路を構成することができるという作用を有
する。

【００２６】

【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。

【００２７】図１は、本発明の第１の実施例における撮
像装置の構成を示すブロック図である。図１において、
１、２、３、４、５、６は撮像信号を１水平走査期間
（１Ｈ）遅延し、書き込みおよび読み出しが別々に制御
可能な１Ｈメモリ、７は前記１Ｈメモリ１〜６の制御信
号を発生する１Ｈメモリ制御回路、８、９、１０、１１
は加算器、１２は加算器８〜１１からの４信号入力のう
ち任意の１信号を出力するセレクタ、１３、１４、１
５、１６、１７、１８は２信号入力のうち任意の１信号
を出力するセレクタである。

【００２８】以下、本発明の第１の実施例の垂直輪郭強
調信号作成回路としての動作について説明する。

【００２９】図１において、図示していない前段信号処
理部より入力端ａ、ｂ、ｃに入力されたＲ、Ｇ、Ｂ撮像
信号はそれぞれ１Ｈメモリ１、２、３に入力される。１
Ｈメモリ１、２、３は１Ｈメモリ制御回路７により入力
信号を１Ｈ遅延するように制御される。

【００３０】１Ｈメモリ１、２、３から出力される１Ｈ
遅延されたＲ、Ｇ、Ｂ撮像信号はセレクタ１３、１４、
１５に入力される。セレクタ１３、１４、１５にはそれ
ぞれ遅延されていない（０Ｈ遅延）Ｒ、Ｇ、Ｂ撮像信号
と１Ｈ遅延されたＲ、Ｇ、Ｂ撮像信号が入力されるが、
１Ｈ遅延信号のみを出力する。

【００３１】セレクタ１３、１４、１５の出力信号はそ
れぞれ１Ｈメモリ４、５、６に入力される。１Ｈメモリ
４、５、６は１Ｈメモリ１、２、３と同様に１Ｈメモリ
制御回路７により入力信号を１Ｈ遅延するように制御さ
れる。１Ｈメモリ４、５、６より２Ｈ遅延されたＲ、
Ｇ、Ｂ撮像信号が出力される。また、１Ｈ遅延された
Ｒ、Ｇ、Ｂ撮像信号はセレクタ１６、１７、１８に入力
される。セレクタ１６、１７、１８にはそれぞれ２Ｈ遅
延されたＲ、Ｇ、Ｂ撮像信号と垂直ＢＰＦ、ＬＰＦ作成
用信号および図示されていないシェーディング補正回路
より作成されたシェーディング補正信号が入力されてい
るが、垂直ＢＰＦ、ＬＰＦ作成用信号およびシェーディ
ング補正信号のみが出力される。

【００３２】加算器８、９、１０、１１およびセレクタ
１２は、従来例の垂直輪郭強調信号作成処理と全く同様
であり、故にその動作も同様であるので、その動作説明
は省略する。

【００３３】このようにして従来の垂直輪郭強調信号作
成回路と同様の動作を得ることができる。

【００３４】次に、ライン分割・時間伸長回路としての
動作を説明する。入力端ａ、ｂ、ｃより入力される順次
走査系のＲ、Ｇ、Ｂ撮像信号は１Ｈメモリ１、２、３と
セレクタ１３、１４、１５に入力される。セレクタ１
３、１４、１５は入力端ａ、ｂ、ｃからのＲ、Ｇ、Ｂ撮
像信号を出力する。セレクタ１３、１４、１５より出力
されたＲ、Ｇ、Ｂ撮像信号は１Ｈメモリ４、５、６に入
力される。１Ｈメモリ１、２、３と１Ｈメモリ４、５、
６は１Ｈメモリ制御回路７により１Ｈ毎に交互に入力信
号を書き込み、書き込みの１／２の周波数で同時に読み
出すように制御される。

【００３５】１Ｈメモリ１、２、３は入力信号の奇数ラ
イン（１，３，５…番目ライン）を書き込み、順次走査
系の１Ｈ遅延して書き込みの１／２の周波数で順次走査
系の２水平走査期間、つまりインターレース走査系の１
水平走査期間かけて、かつインターレース走査系の水平
走査と同期して同タイミングで読み出しを行う。１Ｈメ
モリ４、５、６は入力信号の偶数ライン（２、４、６…
番目ライン）を書き込み、書き込み開始と同時に書き込
みの１／２の周波数で順次走査系の２水平走査期間、つ
まりインターレース走査系の１水平走査期間かけて、か
つインターレース走査系の水平走査と同期して同タイミ
ングで読み出しを行う。

【００３６】セレクタ１６、１７、１８は１Ｈメモリ
４、５、６の出力信号を出力するように制御される。加
算器８、９、１０およびセレクタ１２はライン分割・時
間伸長回路としての動作とは無関係である。

【００３７】このようにして従来のライン分割・時間伸
長回路と同様の動作を得ることができる。

【００３８】このように本発明の第１の実施例によれ
ば、順次走査対応の撮像装置において、ディジタル信号
処理回路の垂直輪郭強調信号作成回路の１Ｈメモリおよ
び周辺回路を利用して、１Ｈメモリの動作を切り換え、
従来の垂直輪郭強調信号作成回路に加えてライン分割・
時間伸長回路を３系統実現することができ、専用に開発
コストを必要とせず、安価にＬＳＩ化が可能な信号処理
構成を得ることができる。

【００３９】また、この第１の実施例においては、順次
走査の撮像信号を入力信号としているが、入力信号をハ
イビジョン信号として、インターレース走査系の水平走
査期間とは同期しないライン分割・時間伸長処理を行
い、入力のハイビジョン信号を１／２倍の周波数に変換
することにより、従来のテレビ方式に対応した映像信号
処理回路をハイビジョン撮像装置に利用することができ
る。

【００４０】次に、本発明の第２の実施例の撮像装置に
ついて説明する。図２は、本発明の第２の実施例におけ
る撮像装置の構成を示すブロック図である。

【００４１】図２において、１、２、３、４、５、６は
撮像信号を１Ｈ遅延し、書き込みおよび読み出しが別々
に制御可能な１Ｈメモリ、７は１Ｈメモリ１〜６の制御
信号を発生する１Ｈメモリ制御回路、８、９、１０、１
１は加算器、１２は加算器８〜１１からの４信号入力の
うち任意の１信号を出力するセレクタ、１３、１４、１
５、１６、１７、１８は２信号入力のうち任意の１信号
を出力するセレクタ、１９は入力信号のうち奇数画素
（１、３、５…番目画素）のみを出力する第１の画素間
引き回路、２０は入力信号のうち偶数画素（２、４、６
…番目画素）を出力する第２の画素間引き回路、２１、
２２は奇数画素の信号系列と偶数画素の信号系列を１系
統の信号系列に切り換えるセレクタである。

【００４２】この第２の実施例において、第１の実施例
と違うところは、第１の画素間引き回路１９と第２の画
素間引き回路２０、及びセレクタ２１、２２が追加され
る点にある。その他の回路は第１の実施例と同様であ
り、故にその動作、作用も同様であるから、その動作説
明は省略し、異なる部分の動作を重点に説明する。

【００４３】以下、追加した回路の動作について述べ
る。１水平走査期間の有効画素数がそれぞれ１Ｈメモリ
１、２、３、４、５、６の画素数を超える撮像装置にお
いて、入力端ａおよび入力端ｂに同じ信号を入力する。
入力端ａより入力された信号は画素間引き回路１９に入
力され、奇数画素（１、３、５…番目画素）のみを出力
する。入力端ｂより入力された信号は画素間引き回路２
０に入力され、偶数画素（２、４、６…番目画素）のみ
を出力する。

【００４４】画素間引き回路１９の出力信号が奇数ライ
ンの時１Ｈメモリ１に、偶数ラインの時は１Ｈメモリ４
に１Ｈ毎に交互に書き込まれる。また、その読み出しは
奇数ラインと偶数ラインが同時に行われる。そして、画
素間引き回路２０の出力信号が奇数ラインの時は１Ｈメ
モリ２に、偶数ラインの時は１Ｈメモリ５に１Ｈ毎に書
き込まれ、その読み出しは奇数ラインと偶数ラインが同
時に行われる。

【００４５】１Ｈメモリ１より奇数ラインの奇数画素の
信号系列が出力され、１Ｈメモリ２より奇数ラインの偶
数画素の信号系列が出力されてそれぞれセレクタ２１に
入力される。セレクタ２１では、奇数画素と偶数画素の
２系統の信号系列に分割された信号を元の１系統の信号
系列（１、２、３、４、５、６…番目画素）になるよう
に切り換えられて出力される。セレクタ２１の出力信号
はそのまま出力端Ａに出力される。同様に１Ｈメモリ４
より偶数ラインの奇数画素の信号系列が出力され、１Ｈ
メモリ５より偶数ラインの偶数画素の信号系列が出力さ
れてそれぞれセレクタ２２に入力される。セレクタ２２
で奇数画素と偶数画素の２系統の信号系列に分割された
信号を元の１系統の信号系列になるように切り換えられ
て出力される。セレクタ２２の出力はセレクタ１７に入
力され、そのまま出力端Ｅに出力される。

【００４６】このようにして１水平走査期間の有効画素
数が１Ｈメモリの画素数を超える撮像装置においても、
撮像信号を奇数画素と偶数画素の２系統信号系列に分割
して処理し、元の１系統の信号系列に合成することによ
り１Ｈメモリの２倍の画素数の撮像装置に対応した１系
統のライン分割・時間伸長回路を得ることができる。

【００４７】また、撮像信号をｎ系統の信号系列に画素
毎に分割して処理し、画素毎に分割されたｎ系統の信号
系列を元の１系統の信号系列となるように切り換えて合
成することにより１Ｈメモリのｎ倍の水平有効画素数を
有する撮像装置に対応できることは言うまでもない。

【００４８】次に、１水平走査期間の有効画素数が１Ｈ
メモリ１、２、３、４、５、６の画素数以内である撮像
装置における通常の垂直輪郭強調信号作成回路としての
動作について説明する。

【００４９】図２において、入力端ａより入力されたＲ
撮像信号は画素間引き回路１９に入力される。画素間引
き回路１９は入力信号をそのまま出力するように制御さ
れ、その出力信号は１Ｈメモリ１に入力される。同様に
画素間引き回路２０も入力信号をそのまま出力するよう
に制御されるため、入力端ｂより入力されたＧ撮像信号
は画素間引き回路Ｂ２０をそのまま通り、１Ｈメモリ２
に入力される。

【００５０】セレクタ２１は１Ｈメモリ１と１Ｈメモリ
２の出力を入力するが、１Ｈメモリ１の出力信号をその
まま出力する。セレクタ２２は１Ｈメモリ４と１Ｈメモ
リ５の出力信号を入力するが、１Ｈメモリ５の出力信号
をそのまま出力する。

【００５１】このようにして画素間引き回路１９、２０
を追加しても従来の垂直輪郭強調信号作成回路と全く同
様の動作を得ることができる。また、ライン分割・時間
伸長も画素間引き回路１９、２０およびセレクタ２１、
２２を垂直輪郭強調信号作成回路と同じように制御する
ことにより第１の実施例の３系統のライン分割・時間伸
長回路と同様の動作を得ることができる。

【００５２】このように本発明の第２の実施例によれ
ば、順次走査対応の撮像装置において、ディジタル信号
処理回路の垂直輪郭強調信号作成回路の１Ｈメモリおよ
び周辺回路を利用して、１Ｈメモリの動作を切り換え、
信号経路に画素間引き回路とセレクタ回路を追加して切
り換えられるようにすることにより、従来の垂直輪郭強
調信号作成回路と１水平走査期間の有効画素数が１Ｈメ
モリの画素数を超える撮像装置にも対応できるライン分
割・時間伸長回路を実現することができ、専用に開発コ
ストを必要とせず、安価にＬＳＩ化ができる信号処理構
成が得られる。

【００５３】

【発明の効果】本発明は上記実施例から明らかなよう
に、従来ではディジタル信号処理に必要な回路群とは別
に高価なメモリ等の回路を使用してライン分割・時間伸
長回路を実現していたのに対して、ディジタル信号処理
回路群の垂直輪郭強調信号作成回路にセレクタ回路を追
加して１Ｈメモリを共用した回路構成とすることによ
り、１つのＬＳＩの制御を切り換えて垂直輪郭強調信号
作成回路とライン分割・時間伸長回路の両方の回路が得
られるから、安価で専用の開発費を必要としない撮像装
置を提供できる。

【００５４】また、本発明によれば、画素間引き回路で
奇数画素と偶数画素に画素分割して画素合成用のセレク
タで画素合成する回路を追加することにより、１つのＬ
ＳＩの制御を切り換えて垂直輪郭強調信号作成回路と１
水平操作期間の有効画素数が１Ｈメモリの画素数を超え
る撮像装置にも対応したライン分割・時間伸長回路が得
られるから安価で専用の開発費を必要としない撮像装置
が提供できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例である撮像装置の構成を
示すブロック図

【図２】本発明の第２の実施例である撮像装置の構成を
示すブロック図

【図３】従来の撮像装置の構成を示すブロック図

【図４】（ａ）は従来の撮像装置のライン分割・時間伸
長回路群の構成を示すブロック図 （ｂ）はそのタイミングチャート

【図５】従来の撮像装置の垂直輪郭強調信号作成回路の
構成を示すブロック図

【符号の説明】

１、２、３、４、６ １Ｈメモリ ７ １Ｈ制御回路 ８、９、１０、１１ 加算器 １２ セレクタ １３、１４、１５、１６、１７、１８ セレクタ １９ 第１の画素間引き回路 ２０ 第２の画素間引き回路 ２１、２２ セレクタ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−266672（ＪＰ，Ａ) 特開 平４−299671（ＪＰ，Ａ) 特開 昭63−30076（ＪＰ，Ａ) 特開 平３−145290（ＪＰ，Ａ) 特開 平４−336885（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/14 - 5/217 H04N 7/01

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 １水平走査期間の撮像信号を保持する第
   １および第２の記憶手段と、前記記憶手段の書き込みお
   よび読み出しを任意に制御する記憶手段制御部と、入力
   撮像信号と前記第１の記憶手段の出力信号が入力され、
   前記第２の記憶手段へ選択された信号を出力する第１の
   信号切換回路と、前記第２の記憶手段の出力信号と外部
   へ出力する任意の信号が入力され、選択された信号を出
   力する第２の信号切換回路と、前記第１の記憶手段の出
   力信号を出力する第１の出力手段と、前記第２の信号切
   換回路で選択された信号を出力する第２の出力手段とを
   有する撮像装置であって、 前記第１の信号切換回路で前記第１の記憶手段の出力信
   号を出力し、前記第２の信号切換回路で前記外部へ出力
   する任意の信号を出力して、入力撮像信号（０Ｈ遅延信
   号）を前記第１の記憶手段で前記記憶手段制御部の制御
   により１水平走査期間遅延して１水平走査期間遅延信号
   （１Ｈ遅延信号）を得、前記１Ｈ遅延信号を前記第２の
   記憶手段で前記記憶手段制御部の制御によりさらに１水
   平走査期間遅延して入力より２水平走査期間遅延した信
   号（２Ｈ遅延信号）を得て、前記０、１、２Ｈ遅延信号
   より垂直輪郭強調信号を作成して出力するとともに前記
   第１の出力手段より前記１Ｈ遅延信号を出力する垂直輪
   郭強調信号作成回路と、 かつ前記第１の信号切換回路で入力撮像信号を出力し、
   前記第２の信号切換回路で前記第２の記憶手段の出力信
   号を出力し、また前記記憶手段制御部の動作を切り換え
   て入力撮像信号が奇数ラインの時は前記第１の記憶手段
   に入力撮像信号を書き込み、入力撮像信号が偶数ライン
   の時は前記第２の記憶手段に入力撮像信号を書き込むよ
   うに前記第１および第２の記憶手段が１水平走査期間毎
   に交互に書き込み動作を行うように制御し、前記第１お
   よび第２の記憶手段に書き込まれた信号を書き込み時の
   １／２倍の周波数で２水平走査期間かけて同時に読み出
   し動作を行うように制御して、前記第１の記憶手段の出
   力信号を前記第１の出力手段より出力し、前記第２の記
   憶手段の出力信号を前記第２の出力手段より出力して、
   前記第１と第２の出力手段より２系統の信号系列を出力
   することにより２水平走査期間に時間伸長された奇数ラ
   イン信号系列と偶数ライン信号系列の２系統の信号系列
   を出力するライン分割・時間伸長回路とを備えたことを
   特徴とする撮像装置。
2. 【請求項２】 入力撮像信号を画素毎に分割して２系統
   の信号系列を出力する画素分割回路と、前記画素分割回
   路より出力される第１の系統の信号系列と第２の系統の
   信号系列それぞれについて１水平走査期間の撮像信号を
   保持する第１および第２の記憶手段と、前記記憶手段の
   書き込みおよび読み出しを任意に制御する記憶手段制御
   部と、前記画素分割回路の出力信号と前記第１の記憶手
   段の出力信号が入力され、前記第２の記憶手段へ選択さ
   れた信号を出力する第１の信号切換回路と、画素毎に分
   割された第１と第２の系統の信号系列それぞれの第１の
   記憶手段の出力信号が入力され、選択された信号を出力
   する第２の信号切換回路と、画素毎に分割された第１の
   第２の系統の信号系列それぞれの第２の記憶手段の出力
   信号が入力され、選択された信号を出力する第３の信号
   切換回路と、前記第３の信号切換回路の出力信号と外部
   へ出力する任意の信号が入力され、選択された信号を出
   力する第４の信号切換回路と、前記第２の信号切換回路
   の出力信号を出力する第１の出力手段と、前記第４の信
   号切換回路の出力信号を出力する第２の出力手段とを有
   する撮像装置であって、 前記画素分割回路で画素分割動作を行わず、入力撮像信
   号をそのまま出力し、前記第１の信号切換回路で前記第
   １の記憶手段の出力信号を出力し前記第２の信号切換回
   路で第１の系統の信号系列の出力信号を出力し、前記第
   ３の信号切換回路で第２の系統の信号系列の出力信号を
   出力し、前記第４の信号切換回路で外部へ出力する信号
   を出力して、入力撮像信号（０Ｈ遅延信号）を前記第１
   の記憶手段で記憶手段制御部の制御により１水平走査期
   間遅延して１水平走査期間遅延信号（１Ｈ遅延信号）を
   得、前記１Ｈ遅延信号を第２の記憶手段で前記記憶手段
   制御部の制御によりさらに１水平走査期間遅延して入力
   より２水平走査期間遅延した信号（２Ｈ遅延信号）を得
   て、前記０、１、２Ｈ遅延信号より垂直輪郭強調信号を
   作成するとともに前記１Ｈ遅延信号を出力する垂直輪郭
   部強調信号作成回路を得、 かつ前記画素分割回路により入力の撮像信号を奇数画素
   と偶数画素の画素毎に、２系統の信号系列に分割して入
   力撮像信号の周波数を１／２倍とし、２系統のそれぞれ
   の信号系列について前記第１の信号切換回路で入力撮像
   信号を出力し、前記第４の信号切換回路で前記第３の信
   号切換回路の出力信号を出力し、また前記記憶手段制御
   部の動作を切り換えて入力撮像信号が奇数ラインの時は
   前記第１の記憶手段に入力撮像信号を書き込み、入力撮
   像信号が偶数ラインの時は前記第２の記憶手段に入力撮
   像信号を書き込むように前記第１および第２の記憶手段
   が１水平走査期間毎に交互に書き込み動作を行うように
   制御し、前記第１および第２の記憶手段に書き込まれた
   信号を書き込み時の１／２倍の周波数で２水平走査期間
   かけて同時に読み出し動作を行うように制御して奇数ラ
   インと偶数ラインの２系統の信号系列の時間伸長を行な
   い、前記第２の信号切換回路で奇数画素と偶数画素に分
   割された奇数ラインを１系統の信号系列となるように合
   成し、同様に第３の信号切換回路で奇数画素と偶数画素
   に画素毎に分割された偶数ラインを１系統の信号系列と
   なるよう合成して出力することにより１水平走査期間の
   有効画素数が記憶手段の画素数を超える信号に対応する
   ことができる撮像信号を奇数ライン信号系列と偶数ライ
   ン信号系列の２系統の信号系列にライン毎に分割して２
   水平走査期間に時間伸長して出力するライン分割・時間
   伸長回路とを備えたことを特徴とする撮像装置。