JPH0818819A - 画像表示装置 - Google Patents
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- JPH0818819A JPH0818819A JP6150971A JP15097194A JPH0818819A JP H0818819 A JPH0818819 A JP H0818819A JP 6150971 A JP6150971 A JP 6150971A JP 15097194 A JP15097194 A JP 15097194A JP H0818819 A JPH0818819 A JP H0818819A
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Abstract
(57)【要約】
【目的】 画像表示装置において、低消費電力と、高解
像の静止画と乱れのない動画を実現する。 【構成】 画像サンプリング回路10と、画像メモリ2
0と、表示回路と、動画静止画判別回路50と、書込P
LL発振器60と、読出PLL発振器70と、書込制御
回路80および読出制御回路90とからなる画像切替手
段110からなる画像表示装置において、サンプリング
回路10は、判別回路50の判別信号に従って、通常の
動作の他に、高解像度の静止画の場合は複数のフィール
ドから1画面を合成し、高解像度動画の場合は間引いた
サンプリングを行う。この結果、高速のADCを用いる
ことによる消費電力増大を避けつつ、最適な高解像表示
が実現できる。
像の静止画と乱れのない動画を実現する。 【構成】 画像サンプリング回路10と、画像メモリ2
0と、表示回路と、動画静止画判別回路50と、書込P
LL発振器60と、読出PLL発振器70と、書込制御
回路80および読出制御回路90とからなる画像切替手
段110からなる画像表示装置において、サンプリング
回路10は、判別回路50の判別信号に従って、通常の
動作の他に、高解像度の静止画の場合は複数のフィール
ドから1画面を合成し、高解像度動画の場合は間引いた
サンプリングを行う。この結果、高速のADCを用いる
ことによる消費電力増大を避けつつ、最適な高解像表示
が実現できる。
Description
【0001】
【産業上の利用分野】本発明は、画像の表示装置、特に
解像度の異なる複数種類の画像の表示を行う画像表示装
置およびそのシステムに関する。
解像度の異なる複数種類の画像の表示を行う画像表示装
置およびそのシステムに関する。
【0002】
【従来の技術】従来の画像表示装置では、動画および静
止画の入力信号、特にコンピュータの画像信号をディジ
タル変換して取り込む場合は、一般に入力信号のドット
クロックを再生し、該ドットクロックで入力信号をサン
プリングする。このため、EWS(Engineering Work S
tation)からの画像等の高解像度で高速なドットクロッ
クをもつ信号をサンプリングするには、高速のアナログ
ディジタル変換器(以下ADCと記す)を用い、なおか
つ周辺回路に高速で、それがため消費電力の大きい回路
を用いている。このADCの動作速度を下げるため、静
止画の取り込みにおいては、従来の技術として複数フィ
ールドを用いて1枚の画像をサンプリングする方法が特
開昭61−157029号公報に、複数個のADCを用
いる方法が特開昭63−125020号公報に述べられ
ている。
止画の入力信号、特にコンピュータの画像信号をディジ
タル変換して取り込む場合は、一般に入力信号のドット
クロックを再生し、該ドットクロックで入力信号をサン
プリングする。このため、EWS(Engineering Work S
tation)からの画像等の高解像度で高速なドットクロッ
クをもつ信号をサンプリングするには、高速のアナログ
ディジタル変換器(以下ADCと記す)を用い、なおか
つ周辺回路に高速で、それがため消費電力の大きい回路
を用いている。このADCの動作速度を下げるため、静
止画の取り込みにおいては、従来の技術として複数フィ
ールドを用いて1枚の画像をサンプリングする方法が特
開昭61−157029号公報に、複数個のADCを用
いる方法が特開昭63−125020号公報に述べられ
ている。
【0003】
【発明が解決しようとする課題】上記従来技術におけ
る、複数フィールドを用いて1枚の画像をサンプリング
する方法においては、動画の取り込みの場合については
考慮されていないことから、あえて動画を表示させる
と、フィールド間で画像内容が異なることから、動画が
乱れてしまうという問題があった。また、複数のADC
を用いてサンプリングを行う方法においては、ADCを
増やさなければならず消費電力を抑えることができない
という問題があった。このため、動画と静止画の双方を
表示する必要がある画像表示装置において高解像度な画
像を表示するには、高速なADCおよび周辺回路が必要
であった。
る、複数フィールドを用いて1枚の画像をサンプリング
する方法においては、動画の取り込みの場合については
考慮されていないことから、あえて動画を表示させる
と、フィールド間で画像内容が異なることから、動画が
乱れてしまうという問題があった。また、複数のADC
を用いてサンプリングを行う方法においては、ADCを
増やさなければならず消費電力を抑えることができない
という問題があった。このため、動画と静止画の双方を
表示する必要がある画像表示装置において高解像度な画
像を表示するには、高速なADCおよび周辺回路が必要
であった。
【0004】本発明の目的は、動画と静止画の双方を表
示可能な画像表示装置において、省電力化を図るために
高速なADCおよび周辺回路を用いることなく、所定の
クロックのADCを用いてADCの最大クロック以上の
速度の入力に対しても、高解像度の静止画表示と画像乱
れの無い正しい動画表示を両立させることにある。
示可能な画像表示装置において、省電力化を図るために
高速なADCおよび周辺回路を用いることなく、所定の
クロックのADCを用いてADCの最大クロック以上の
速度の入力に対しても、高解像度の静止画表示と画像乱
れの無い正しい動画表示を両立させることにある。
【0005】
【課題を解決するための手段】上記課題を実現するた
め、本発明では入力画像の動画と静止画の判別を行う動
画静止画判別回路と、該判別回路からの信号に従い動画
と静止画でサンプリングの方法を切替え得る画像サンプ
リング回路および画像メモリ回路を用い、動画と静止画
においてサンプリングの動作を自動的に切替え可能な構
成とした。
め、本発明では入力画像の動画と静止画の判別を行う動
画静止画判別回路と、該判別回路からの信号に従い動画
と静止画でサンプリングの方法を切替え得る画像サンプ
リング回路および画像メモリ回路を用い、動画と静止画
においてサンプリングの動作を自動的に切替え可能な構
成とした。
【0006】
【作用】本発明の画像表示装置において、ある規定され
たクロック周波数以下のドットクロック周波数をもつ画
像が入力された場合は、該入力信号のドットクロックと
同じ周波数でサンプリングを行う。入力画像のドットク
ロック周波数が規定されたクロック周波数よりも高い場
合は、入力画像が動画か静止画かにより、以下の2つの
方法のうち一方を用いてサンプリングを行う。まず、入
力画像が動画である場合は、解像度が多少劣化しても目
立たないため、入力信号を間引いてサンプリングするこ
とでドットクロック周波数を下げる。入力画像が静止画
である場合は、間引きを行うと解像度の劣化が目立つた
め複数のフィールドを用いて1枚の画像をサンプリング
する事でサンプリングクロックを下げる。これにより、
ADCの動作周波数を規定のクロック周波数以上に高く
することなく、動画と静止画の表示を両立させることが
できる。
たクロック周波数以下のドットクロック周波数をもつ画
像が入力された場合は、該入力信号のドットクロックと
同じ周波数でサンプリングを行う。入力画像のドットク
ロック周波数が規定されたクロック周波数よりも高い場
合は、入力画像が動画か静止画かにより、以下の2つの
方法のうち一方を用いてサンプリングを行う。まず、入
力画像が動画である場合は、解像度が多少劣化しても目
立たないため、入力信号を間引いてサンプリングするこ
とでドットクロック周波数を下げる。入力画像が静止画
である場合は、間引きを行うと解像度の劣化が目立つた
め複数のフィールドを用いて1枚の画像をサンプリング
する事でサンプリングクロックを下げる。これにより、
ADCの動作周波数を規定のクロック周波数以上に高く
することなく、動画と静止画の表示を両立させることが
できる。
【0007】
【実施例】図1に本発明に係る画像表示装置の第1の実
施例の構成図を示す。画像表示装置は、画像サンプリン
グ回路10と、画像メモリ回路20と、デジタルアナロ
グ変換(以下、D/Aという)回路30および陰極線管
(以下、CRTという)40からなる表示回路と、動画
静止画判別回路50と、書込ドットクロック再生回路
(以下、書込PLL発振器という)60と、読出ドット
クロック再生回路(以下、読出PLL発振器という)7
0と、書込制御回路80および読出制御回路90からな
る画像切替手段110から構成される。
施例の構成図を示す。画像表示装置は、画像サンプリン
グ回路10と、画像メモリ回路20と、デジタルアナロ
グ変換(以下、D/Aという)回路30および陰極線管
(以下、CRTという)40からなる表示回路と、動画
静止画判別回路50と、書込ドットクロック再生回路
(以下、書込PLL発振器という)60と、読出ドット
クロック再生回路(以下、読出PLL発振器という)7
0と、書込制御回路80および読出制御回路90からな
る画像切替手段110から構成される。
【0008】以下、図1を用いて本発明に係る画像表示
装置の回路の動作を説明する。画像サンプリング回路1
0に入力されたR,G,Bの各原色画像信号は、画像メ
モリ回路20と動画静止画判別回路50へ出力される。
該動画静止画判別回路50では、入力された画像を、動
画静止画判別回路50の内部にある遅延している画像
(例えば1フィールド前の画像)と比較し、該比較結果
から動画と静止画の判別を行い、結果を出力する。書込
PLL発振器60は、入力映像信号に同期した同期信号
から、ドットクロックを再生する。読出PLL発振器7
0は、出力映像信号の同期信号から、ドットクロックを
再生する。該2つのドットクロックと前記判別信号およ
び外部からの解像度指定信号を受け、書込制御回路80
と読出制御回路90は、画像サンプリング回路10と画
像メモリ回路20およびD/A回路30の動作を切り替
える。すなわち、書込制御回路80と読出制御回路90
は画像切替手段110を構成している。
装置の回路の動作を説明する。画像サンプリング回路1
0に入力されたR,G,Bの各原色画像信号は、画像メ
モリ回路20と動画静止画判別回路50へ出力される。
該動画静止画判別回路50では、入力された画像を、動
画静止画判別回路50の内部にある遅延している画像
(例えば1フィールド前の画像)と比較し、該比較結果
から動画と静止画の判別を行い、結果を出力する。書込
PLL発振器60は、入力映像信号に同期した同期信号
から、ドットクロックを再生する。読出PLL発振器7
0は、出力映像信号の同期信号から、ドットクロックを
再生する。該2つのドットクロックと前記判別信号およ
び外部からの解像度指定信号を受け、書込制御回路80
と読出制御回路90は、画像サンプリング回路10と画
像メモリ回路20およびD/A回路30の動作を切り替
える。すなわち、書込制御回路80と読出制御回路90
は画像切替手段110を構成している。
【0009】したがって、画像サンプリング回路10
は、入力画像がさほど高解像度でなく、ドットクロック
周波数があらかじめ定められた規定周波数以下の場合
は、そのまま入力画像のドットクロックに同期してサン
プリングを行う。一方、入力信号源の解像度が高く、あ
らかじめ定められた規定周波数よりも高い場合は、入力
画像が動画か静止画かにより、以下の2つの内の一方を
行う。まず、入力画像が静止画である場合には、動画よ
りも解像度の劣化が目立ちやすい。そこで、静止画では
複数のフィールドにわたって同じ画像が入力されること
を利用し、複数のフィールドでの取り込み画像を合成し
て1枚の画像とすることで、サンプリングクロックを規
定周波数内に抑え、かつ、解像度の劣化も抑えることが
できる。他方、入力画像が動画である場合には、静止画
の場合に比べて解像度の劣化はあまり目立たない。ま
た、フレーム間で画像が異なるため、ドットを間引いて
解像度を落とすことでサンプリングクロックを規定周波
数内に抑える。以上のように動作を切り替えることで、
各回路の動作速度をあらかじめ規定されたドットクロッ
ク周波数以下に抑えることができる。
は、入力画像がさほど高解像度でなく、ドットクロック
周波数があらかじめ定められた規定周波数以下の場合
は、そのまま入力画像のドットクロックに同期してサン
プリングを行う。一方、入力信号源の解像度が高く、あ
らかじめ定められた規定周波数よりも高い場合は、入力
画像が動画か静止画かにより、以下の2つの内の一方を
行う。まず、入力画像が静止画である場合には、動画よ
りも解像度の劣化が目立ちやすい。そこで、静止画では
複数のフィールドにわたって同じ画像が入力されること
を利用し、複数のフィールドでの取り込み画像を合成し
て1枚の画像とすることで、サンプリングクロックを規
定周波数内に抑え、かつ、解像度の劣化も抑えることが
できる。他方、入力画像が動画である場合には、静止画
の場合に比べて解像度の劣化はあまり目立たない。ま
た、フレーム間で画像が異なるため、ドットを間引いて
解像度を落とすことでサンプリングクロックを規定周波
数内に抑える。以上のように動作を切り替えることで、
各回路の動作速度をあらかじめ規定されたドットクロッ
ク周波数以下に抑えることができる。
【0010】次に、前記動作を実現するための各回路の
具体的構成および動作の一例を示す。まず、入力画像信
号が静止画で、かつ4フィールドを用いて1画面を作成
することで高解像度表示を実現する場合を例にとって説
明する。
具体的構成および動作の一例を示す。まず、入力画像信
号が静止画で、かつ4フィールドを用いて1画面を作成
することで高解像度表示を実現する場合を例にとって説
明する。
【0011】図2は、画像サンプリング回路10の具体
的な構成の1例である。画像サンプリング回路10は、
サンプルホールド回路11と、アナログディジタル変換
器(以下、ADCという)12とから構成される。尚、
画像のサンプリングの際にADCだけで十分に精度が得
られる場合は、サンプルホールド回路11を省くことも
可能であるが、以下はサンプルホールド回路11も含め
て説明を進める。図3に、画像メモリ回路20の具体的
な構成の1例を示す。画像メモリ回路20は、直並列変
換回路21と、メモリ22〜25と、並直列変換回路2
6から構成される。以下、図2および図3を用いて、そ
れぞれの回路の動作を説明する。
的な構成の1例である。画像サンプリング回路10は、
サンプルホールド回路11と、アナログディジタル変換
器(以下、ADCという)12とから構成される。尚、
画像のサンプリングの際にADCだけで十分に精度が得
られる場合は、サンプルホールド回路11を省くことも
可能であるが、以下はサンプルホールド回路11も含め
て説明を進める。図3に、画像メモリ回路20の具体的
な構成の1例を示す。画像メモリ回路20は、直並列変
換回路21と、メモリ22〜25と、並直列変換回路2
6から構成される。以下、図2および図3を用いて、そ
れぞれの回路の動作を説明する。
【0012】今、サンプルホールド回路11は、書込制
御回路80からのクロックに従って、入力されたアナロ
グの画像信号Rを保持する。ADC12は、該保持され
た信号をディジタル信号に変換し出力する。該ADC1
2から出力されたディジタル画像信号Rは、書込制御回
路80からの指示に従って、メモリ22〜25のうちの
1つに書き込まれる。該書き込まれるメモリは、第1フ
ィールドはメモリ22に、第2フィールドはメモリ23
にという具合に、フィールドごとに切り替えられ、4フ
ィールドで1組の画像を4つのメモリに取り込むことに
なる。書き込まれた4フィールド分の画像は、4つのメ
モリに共通な読出クロックで同時に読み出される。該読
み出された画像は並直列変換器26で元の画像に復元さ
れ、出力される。
御回路80からのクロックに従って、入力されたアナロ
グの画像信号Rを保持する。ADC12は、該保持され
た信号をディジタル信号に変換し出力する。該ADC1
2から出力されたディジタル画像信号Rは、書込制御回
路80からの指示に従って、メモリ22〜25のうちの
1つに書き込まれる。該書き込まれるメモリは、第1フ
ィールドはメモリ22に、第2フィールドはメモリ23
にという具合に、フィールドごとに切り替えられ、4フ
ィールドで1組の画像を4つのメモリに取り込むことに
なる。書き込まれた4フィールド分の画像は、4つのメ
モリに共通な読出クロックで同時に読み出される。該読
み出された画像は並直列変換器26で元の画像に復元さ
れ、出力される。
【0013】図4に画像サンプリング回路に入力される
画像信号と、書込PLL発振器60において再生したド
ットクロックと、サンプリングに用いるクロックの関係
を示す。また、図5に入力画像信号と、メモリ中の画像
と、出力画像信号の関係を示す。図4中、(a)は入力
画像信号を、(b)は水平同期信号を、(c)はPLL
発振器60の出力するドットクロックを、(d),
(e),(f),(g)はそれぞれ第1〜第4フィール
ドにおけるサンプルホールド回路およびADCのクロッ
クである。図4に示すように(d)〜(g)のクロック
はそれぞれが(c)のクロックの4分の1の周波数であ
り、互いに4分の1周期分位相がずれている。
画像信号と、書込PLL発振器60において再生したド
ットクロックと、サンプリングに用いるクロックの関係
を示す。また、図5に入力画像信号と、メモリ中の画像
と、出力画像信号の関係を示す。図4中、(a)は入力
画像信号を、(b)は水平同期信号を、(c)はPLL
発振器60の出力するドットクロックを、(d),
(e),(f),(g)はそれぞれ第1〜第4フィール
ドにおけるサンプルホールド回路およびADCのクロッ
クである。図4に示すように(d)〜(g)のクロック
はそれぞれが(c)のクロックの4分の1の周波数であ
り、互いに4分の1周期分位相がずれている。
【0014】したがって、図5(a)に示される静止画
像の入力信号の第1フィールドでは、図5(b)に示さ
れるように、入力画像信号の内の4n+1(1,5,
9,…)番目の画素がサンプリングされ、以下第2,第
3,第4の各フィールドでは、それぞれ4n+2(2,
6,10,…)番目,4n+3(3,7,11,…)番
目,4n+4(4,8,12,…)番目の画素がサンプ
リングされる。
像の入力信号の第1フィールドでは、図5(b)に示さ
れるように、入力画像信号の内の4n+1(1,5,
9,…)番目の画素がサンプリングされ、以下第2,第
3,第4の各フィールドでは、それぞれ4n+2(2,
6,10,…)番目,4n+3(3,7,11,…)番
目,4n+4(4,8,12,…)番目の画素がサンプ
リングされる。
【0015】図5(b)に示すように、第1フィールド
でサンプリングされた画像は、図3に示した直並列変換
回路21でメモリ22に切り替えられ、このメモリ22
に書き込まれる。第2〜第4フィールドでサンプリング
された画像もそれぞれ同様にメモリ23〜25へ切り替
えられ、それぞれのメモリ23〜25に書き込まれる。
該書き込まれた画像は、4つのメモリで共通の読み出し
クロックによって読み出され、図3に示した並直列変換
回路26で入力信号と同じ画像すなわち、図5(c)の
様に復元される。
でサンプリングされた画像は、図3に示した直並列変換
回路21でメモリ22に切り替えられ、このメモリ22
に書き込まれる。第2〜第4フィールドでサンプリング
された画像もそれぞれ同様にメモリ23〜25へ切り替
えられ、それぞれのメモリ23〜25に書き込まれる。
該書き込まれた画像は、4つのメモリで共通の読み出し
クロックによって読み出され、図3に示した並直列変換
回路26で入力信号と同じ画像すなわち、図5(c)の
様に復元される。
【0016】図6にD/A回路30の具体的な構成の1
例を示す。D/A回路30は、ディジタルアナログ変換
器(以下、DACという)31から構成される。DAC
31は読出制御回路90からのクロックに従って、画像
メモリ回路20からの出力信号をアナログに変換し、C
RT40上に表示させる。
例を示す。D/A回路30は、ディジタルアナログ変換
器(以下、DACという)31から構成される。DAC
31は読出制御回路90からのクロックに従って、画像
メモリ回路20からの出力信号をアナログに変換し、C
RT40上に表示させる。
【0017】尚、図2、図3、図6では、Rの画像信号
用の回路のみを示しているが、実際はG,Bの画像信号
についても同様の回路を用い、それぞれの回路を構成す
る。これらにより、入力画像が静止画で、かつ入力画像
のクロック周波数が規定周波数以上である信号源の信号
を規定周波数以下で処理し、表示を行うことができる。
用の回路のみを示しているが、実際はG,Bの画像信号
についても同様の回路を用い、それぞれの回路を構成す
る。これらにより、入力画像が静止画で、かつ入力画像
のクロック周波数が規定周波数以上である信号源の信号
を規定周波数以下で処理し、表示を行うことができる。
【0018】入力画像が静止画で、かつ入力画像のクロ
ック周波数が規定周波数以下であった場合は、図7に示
すように、書込PLL発振器60からのクロックを分周
せずに用い、画像信号を間引かず、そのままサンプリン
グする。この場合は、入力画像はそのままサンプリング
され、図3のメモリ回路では、情報の欠落のない4フィ
ールド分の画像を取り込むことが可能となる。なお、入
力画像が動画で、かつ、入力画像のクロック周波数が規
定周波数以下であった場合も動作は同様である。
ック周波数が規定周波数以下であった場合は、図7に示
すように、書込PLL発振器60からのクロックを分周
せずに用い、画像信号を間引かず、そのままサンプリン
グする。この場合は、入力画像はそのままサンプリング
され、図3のメモリ回路では、情報の欠落のない4フィ
ールド分の画像を取り込むことが可能となる。なお、入
力画像が動画で、かつ、入力画像のクロック周波数が規
定周波数以下であった場合も動作は同様である。
【0019】入力画像が動画で、かつ、入力信号のドッ
トクロックが規定周波数よりも高い場合は、前記の場合
と同様に間引かずサンプリングを行うことはできない。
そこで、図8(a)に示される入力画素を所定の間隔で
間引いてサンプリングして(b)に示す出力信号が得ら
れる。この場合も、図3のメモリ回路では、前記規定周
波数よりも低い場合と同様に4フィールド分を取り込む
ことが可能であるが、間引いた情報は欠落している点が
異なる。また、静止画の場合と異なる点に注目すると、
サンプリングクロックの位相をフィールドごとに変えな
い点、および、サンプリングした各1フィールドで出力
の1画面を構成する点が静止画の場合と異なっている。
もし、静止画の場合と同様に複数のフィールドから1画
面を構成しようとすると、動画ではフィールド毎に画像
が異なるために、合成した画像が乱れてしまう。しか
し、前記のように1フィールド分の画像の一部を間引い
て出力画像を作ることで、画像の乱れを防ぐことができ
る。
トクロックが規定周波数よりも高い場合は、前記の場合
と同様に間引かずサンプリングを行うことはできない。
そこで、図8(a)に示される入力画素を所定の間隔で
間引いてサンプリングして(b)に示す出力信号が得ら
れる。この場合も、図3のメモリ回路では、前記規定周
波数よりも低い場合と同様に4フィールド分を取り込む
ことが可能であるが、間引いた情報は欠落している点が
異なる。また、静止画の場合と異なる点に注目すると、
サンプリングクロックの位相をフィールドごとに変えな
い点、および、サンプリングした各1フィールドで出力
の1画面を構成する点が静止画の場合と異なっている。
もし、静止画の場合と同様に複数のフィールドから1画
面を構成しようとすると、動画ではフィールド毎に画像
が異なるために、合成した画像が乱れてしまう。しか
し、前記のように1フィールド分の画像の一部を間引い
て出力画像を作ることで、画像の乱れを防ぐことができ
る。
【0020】次に、動画静止画判別回路50の構成およ
びその動作の一例について説明を行う。図9に動画静止
画判別回路50の構成例を示す。動画静止画判別回路5
0は、データラッチ51と、メモリ52と、データ比較
回路53と、信号保持回路54と、同期微分回路56
と、信号合成回路(OR回路)58から構成される。
びその動作の一例について説明を行う。図9に動画静止
画判別回路50の構成例を示す。動画静止画判別回路5
0は、データラッチ51と、メモリ52と、データ比較
回路53と、信号保持回路54と、同期微分回路56
と、信号合成回路(OR回路)58から構成される。
【0021】今、画像サンプリング回路10でディジタ
ル変換された画像信号R,G,Bは、それぞれ書込制御
回路80からのクロックに従ってデータラッチ51でラ
ッチされる。このとき、データラッチのクロックの周波
数を画像サンプリング回路10のサンプリングクロック
よりも下げ、サンプル数を減らすことで、メモリ52の
容量を節約することができる。例えば、画像サンプリン
グ回路10の入力画像信号が図10(a)に示す信号で
あるとき、該入力画像信号を画像サンプリング回路10
でサンプリングすると、第1〜第4フィールドでそれぞ
れ図10(b)に示す信号が出力される。このとき、デ
ータラッチ51に与えるクロックを間引いて、水平方向
および垂直方向のサンプリング量をそれぞれ2分の1に
することで、データラッチ51からの出力信号を図10
(c)に示すように4分の1に間引いた出力信号とする
ことができ、これを格納するメモリ容量を4分の1に減
らすことができる。
ル変換された画像信号R,G,Bは、それぞれ書込制御
回路80からのクロックに従ってデータラッチ51でラ
ッチされる。このとき、データラッチのクロックの周波
数を画像サンプリング回路10のサンプリングクロック
よりも下げ、サンプル数を減らすことで、メモリ52の
容量を節約することができる。例えば、画像サンプリン
グ回路10の入力画像信号が図10(a)に示す信号で
あるとき、該入力画像信号を画像サンプリング回路10
でサンプリングすると、第1〜第4フィールドでそれぞ
れ図10(b)に示す信号が出力される。このとき、デ
ータラッチ51に与えるクロックを間引いて、水平方向
および垂直方向のサンプリング量をそれぞれ2分の1に
することで、データラッチ51からの出力信号を図10
(c)に示すように4分の1に間引いた出力信号とする
ことができ、これを格納するメモリ容量を4分の1に減
らすことができる。
【0022】データラッチ51により間引かれた画像デ
ータは、1つ前のサンプリング期間での同じ位置の画像
と比較される。以下、4フィールドで1枚の画像を取り
込む場合を例にとり、説明を進める。
ータは、1つ前のサンプリング期間での同じ位置の画像
と比較される。以下、4フィールドで1枚の画像を取り
込む場合を例にとり、説明を進める。
【0023】画像サンプリング回路10が4フィールド
で1枚の画像を取り込む場合は4フィールド前に取り込
まれた画像を用いる必要がある。このために、メモリ5
2を用いて、4フィールド分の画像を保持し、読み出す
ことで、4フィールド遅延した画像を取り出す。該4フ
ィールド遅延した画像信号と、データラッチ51からく
るフィールド遅延していない信号をデータ比較回路53
で比較し、今入力されている画像と、4フィールド前に
取り込んだ画像との間の差をR、G、Bの原色信号の輝
度差により判別する。該判別はディジタル比較器531
で、データラッチ51からの信号の一致を判別し、該判
別結果をNOT回路532により論理反転することで、
データの不一致を判別する。R信号のデータ比較回路5
3の出力はG信号の出力およびB信号の出力と信号合成
回路(OR回路)58で合成され信号保持回路54へ向
けて出力される。この結果、今回入力された画素と4フ
ィールド前に入力された画素との間に差がなかった場合
は静止画と判別され、R,G,Bのいずれかに両者の間
に差が1画素でもあった場合は動画と判別される。但
し、静止画の取り込みが4フィールドである都合から、
動画静止画の切り替えは4フィールド単位で判別および
切り換えを行うことにする。このために信号保持回路5
4で4フィールド単位で判別信号を保持する。
で1枚の画像を取り込む場合は4フィールド前に取り込
まれた画像を用いる必要がある。このために、メモリ5
2を用いて、4フィールド分の画像を保持し、読み出す
ことで、4フィールド遅延した画像を取り出す。該4フ
ィールド遅延した画像信号と、データラッチ51からく
るフィールド遅延していない信号をデータ比較回路53
で比較し、今入力されている画像と、4フィールド前に
取り込んだ画像との間の差をR、G、Bの原色信号の輝
度差により判別する。該判別はディジタル比較器531
で、データラッチ51からの信号の一致を判別し、該判
別結果をNOT回路532により論理反転することで、
データの不一致を判別する。R信号のデータ比較回路5
3の出力はG信号の出力およびB信号の出力と信号合成
回路(OR回路)58で合成され信号保持回路54へ向
けて出力される。この結果、今回入力された画素と4フ
ィールド前に入力された画素との間に差がなかった場合
は静止画と判別され、R,G,Bのいずれかに両者の間
に差が1画素でもあった場合は動画と判別される。但
し、静止画の取り込みが4フィールドである都合から、
動画静止画の切り替えは4フィールド単位で判別および
切り換えを行うことにする。このために信号保持回路5
4で4フィールド単位で判別信号を保持する。
【0024】信号保持回路54は、NOT回路541
と、該NOT回路541の出力とデータ比較回路53か
らの出力の論理積をとるAND回路542と、RSフリ
ップフロップ(ResetーSet Flip Flop)543と、デー
タラッチ544で構成され、その動作は以下の通りであ
る。RSフリップフロップ(ResetーSet Flip Flop)5
43によりデータ比較回路53からのデータがハイレベ
ルになったかどうかを検出し、該検出結果をデータラッ
チ544で4フィールド分保持する。また、RSフリッ
プフロップ543は、4フィールドに1回リセットされ
る。該リセット信号は、データラッチ544の信号に比
べ同期微分回路56を通る分だけ遅れており、この為R
Sフリップフロップ543のリセット寸前にデータをデ
ータラッチ544保持することができる。尚、NOT回
路541とAND回路542はRSフリップフロップ5
43に対してリセット優先で動作するようにする為の回
路である。同期微分回路56は書込制御回路80から入
力される分周された垂直同期信号の立上りを、同じく書
込制御回路80から入力される分周したクロック幅で取
り出し、RSフリップフロップ543の動作を制御す
る。
と、該NOT回路541の出力とデータ比較回路53か
らの出力の論理積をとるAND回路542と、RSフリ
ップフロップ(ResetーSet Flip Flop)543と、デー
タラッチ544で構成され、その動作は以下の通りであ
る。RSフリップフロップ(ResetーSet Flip Flop)5
43によりデータ比較回路53からのデータがハイレベ
ルになったかどうかを検出し、該検出結果をデータラッ
チ544で4フィールド分保持する。また、RSフリッ
プフロップ543は、4フィールドに1回リセットされ
る。該リセット信号は、データラッチ544の信号に比
べ同期微分回路56を通る分だけ遅れており、この為R
Sフリップフロップ543のリセット寸前にデータをデ
ータラッチ544保持することができる。尚、NOT回
路541とAND回路542はRSフリップフロップ5
43に対してリセット優先で動作するようにする為の回
路である。同期微分回路56は書込制御回路80から入
力される分周された垂直同期信号の立上りを、同じく書
込制御回路80から入力される分周したクロック幅で取
り出し、RSフリップフロップ543の動作を制御す
る。
【0025】以下、この動画静止画判別回路50の動作
を、図11を用いて説明する。図11(a)は入力画像
信号の垂直同期信号Vsyncを、(b)はこれを4分周し
た信号1/4Vsyncを、(c)はデータ比較回路53か
らの出力信号を、(d)は動画静止画判別回路50の出
力を示す。今、データ比較回路53からの出力信号が図
11(c)の様になる場合、(A)の区間では、データ
比較回路53からの出力信号がなく4フィールドの期間
で全く変化が無いので、静止画であると判断し次の4フ
ィールドの区間(B)の判別信号を静止画のモードにす
る。(B)の区間では、4フィールドのうち1フィール
ドだけに違いがでているが、データ比較回路53からの
信号が1つでも異なれば画面の1部が変化していると考
え、次の4フィールドの区間(C)では判別信号を動画
モードにする。このように判別信号を切り替えること
で、複数のフィールドを用いて1枚の画像を形成するよ
うに画像サンプリング回路10が動作している場合でも
正しく判別することができる。尚、画像サンプリング回
路10が、1つのフィールドで1枚の画像のサンプリン
グを完了するという動作を行っている場合、すなわち判
別信号が動画モードである場合も、動画静止画判別回路
50は同様の動作で判別することができる。
を、図11を用いて説明する。図11(a)は入力画像
信号の垂直同期信号Vsyncを、(b)はこれを4分周し
た信号1/4Vsyncを、(c)はデータ比較回路53か
らの出力信号を、(d)は動画静止画判別回路50の出
力を示す。今、データ比較回路53からの出力信号が図
11(c)の様になる場合、(A)の区間では、データ
比較回路53からの出力信号がなく4フィールドの期間
で全く変化が無いので、静止画であると判断し次の4フ
ィールドの区間(B)の判別信号を静止画のモードにす
る。(B)の区間では、4フィールドのうち1フィール
ドだけに違いがでているが、データ比較回路53からの
信号が1つでも異なれば画面の1部が変化していると考
え、次の4フィールドの区間(C)では判別信号を動画
モードにする。このように判別信号を切り替えること
で、複数のフィールドを用いて1枚の画像を形成するよ
うに画像サンプリング回路10が動作している場合でも
正しく判別することができる。尚、画像サンプリング回
路10が、1つのフィールドで1枚の画像のサンプリン
グを完了するという動作を行っている場合、すなわち判
別信号が動画モードである場合も、動画静止画判別回路
50は同様の動作で判別することができる。
【0026】次に、これまで説明を行ってきた動画静止
画判別回路50からの判別信号、書込PLL発振器60
で再生されたドットクロックおよび入力信号の同期信号
を受け、画像サンプリング回路10や画像メモリ回路2
0等を制御する書込制御回路80の具体的動作および構
成例を示す。図12は、書込制御回路80の構成の1例
を示すブロック図である。書込制御回路80は、ドット
クロックの分周器81と、位相シフト回路82と、信号
切替器83と、垂直同期信号Vsyncの分周器84と、ド
ットクロックを間引くための分周器85から構成され
る。
画判別回路50からの判別信号、書込PLL発振器60
で再生されたドットクロックおよび入力信号の同期信号
を受け、画像サンプリング回路10や画像メモリ回路2
0等を制御する書込制御回路80の具体的動作および構
成例を示す。図12は、書込制御回路80の構成の1例
を示すブロック図である。書込制御回路80は、ドット
クロックの分周器81と、位相シフト回路82と、信号
切替器83と、垂直同期信号Vsyncの分周器84と、ド
ットクロックを間引くための分周器85から構成され
る。
【0027】書込PLL発振器60から入力されたドッ
トクロックは、ドットクロック分周器81で、静止画時
に1枚の画面を作るために用いるフィールド数(本実施
例の場合は4)分だけ分周される。位相シフト回路82
は、該分周されたドットクロックの位相をフィールド毎
に切り替える。信号切替器83は、解像度指定信号が高
解像度で、なおかつ、動画静止画判別信号が動画である
場合は、分周器81からの位相がシフトしていない信号
を選択し、解像度指定信号が高解像度で、なおかつ、動
画静止画判別信号が静止画である場合は、位相シフト回
路82からの信号を選択し、該どちらか選択された信号
を出力する。そのいずれでもないとき、すなわち、解像
度指定信号が高解像度でないときには、動画静止画判別
信号が動画であるか静止画であるかにかかわらず、書込
PLL発振器60からの、信号を選択して出力する。該
出力された信号は、画像サンプリング回路10のサンプ
リングクロックとして用いられる。また、該出力された
信号は分周回路85に入力され更に分周され、動画静止
画判別回路50中のデータラッチ51のクロックに用い
られる。
トクロックは、ドットクロック分周器81で、静止画時
に1枚の画面を作るために用いるフィールド数(本実施
例の場合は4)分だけ分周される。位相シフト回路82
は、該分周されたドットクロックの位相をフィールド毎
に切り替える。信号切替器83は、解像度指定信号が高
解像度で、なおかつ、動画静止画判別信号が動画である
場合は、分周器81からの位相がシフトしていない信号
を選択し、解像度指定信号が高解像度で、なおかつ、動
画静止画判別信号が静止画である場合は、位相シフト回
路82からの信号を選択し、該どちらか選択された信号
を出力する。そのいずれでもないとき、すなわち、解像
度指定信号が高解像度でないときには、動画静止画判別
信号が動画であるか静止画であるかにかかわらず、書込
PLL発振器60からの、信号を選択して出力する。該
出力された信号は、画像サンプリング回路10のサンプ
リングクロックとして用いられる。また、該出力された
信号は分周回路85に入力され更に分周され、動画静止
画判別回路50中のデータラッチ51のクロックに用い
られる。
【0028】外部から入力された垂直同期信号Vsync
は、分周器84において分周され、画像メモリ回路20
および動画静止画判別回路50へ、同期信号1/4Vsy
ncとして出力される。該出力信号は、画像メモリ回路2
0内の直並列変換回路21の出力先切替えと、動画静止
画判別回路50の信号保持回路のクロックに用いる。こ
の書込制御回路80を用いることで、動画静止画判別信
号および解像度指示信号に従って画像サンプリング回路
10および画像メモリ回路20の書込部分の動作を制御
できる。
は、分周器84において分周され、画像メモリ回路20
および動画静止画判別回路50へ、同期信号1/4Vsy
ncとして出力される。該出力信号は、画像メモリ回路2
0内の直並列変換回路21の出力先切替えと、動画静止
画判別回路50の信号保持回路のクロックに用いる。こ
の書込制御回路80を用いることで、動画静止画判別信
号および解像度指示信号に従って画像サンプリング回路
10および画像メモリ回路20の書込部分の動作を制御
できる。
【0029】図13に読出制御回路90の具体的な構成
の1例を示す。読出制御回路90は、分周器91と切替
回路92から構成される。分周器91は、読出PLL発
振器70から受けた信号を、静止画時に1枚の画面を作
るために用いるフィールド数(本実施例の場合は4)分
だけ分周し、出力する。切替回路92は、該分周信号と
外部からの読出垂直同期信号Vsyncとを、動画静止画判
別回路50からの判別信号と外部からの解像度指定信号
に従い切り替える。すなわち、解像度指定信号が高解像
度で、なおかつ、動画静止画判別信号が静止画である場
合は、分周器91からの信号を選択し、そうでない場合
は垂直同期信号を選択し、該どちらか選択された信号を
出力する。該出力信号は、画像メモリ回路20内の並直
列変換回路26の切替信号に用いられる。また、DAC
30には読出PLL発振器70からのクロックがそのま
ま出力される。
の1例を示す。読出制御回路90は、分周器91と切替
回路92から構成される。分周器91は、読出PLL発
振器70から受けた信号を、静止画時に1枚の画面を作
るために用いるフィールド数(本実施例の場合は4)分
だけ分周し、出力する。切替回路92は、該分周信号と
外部からの読出垂直同期信号Vsyncとを、動画静止画判
別回路50からの判別信号と外部からの解像度指定信号
に従い切り替える。すなわち、解像度指定信号が高解像
度で、なおかつ、動画静止画判別信号が静止画である場
合は、分周器91からの信号を選択し、そうでない場合
は垂直同期信号を選択し、該どちらか選択された信号を
出力する。該出力信号は、画像メモリ回路20内の並直
列変換回路26の切替信号に用いられる。また、DAC
30には読出PLL発振器70からのクロックがそのま
ま出力される。
【0030】以上、本実施例を用いることで、解像度と
動画静止画の別にしたがって、自動的にサンプリングの
動作を切り替え、回路の動作速度を規定周波数内に抑え
た画像表示装置を実現できる。この結果、高解像表示と
動画の乱れの無い表示のうちどちらを優先させるかを入
力画像が動画であるか静止画であるかに基づいて選ぶこ
とで、高速なサンプリングを行うために高価なADC
や、高速動作のために大電流を消費するECL回路を使
うことなく、良好な表示を実現する。
動画静止画の別にしたがって、自動的にサンプリングの
動作を切り替え、回路の動作速度を規定周波数内に抑え
た画像表示装置を実現できる。この結果、高解像表示と
動画の乱れの無い表示のうちどちらを優先させるかを入
力画像が動画であるか静止画であるかに基づいて選ぶこ
とで、高速なサンプリングを行うために高価なADC
や、高速動作のために大電流を消費するECL回路を使
うことなく、良好な表示を実現する。
【0031】図14に本発明の第2の実施例の構成例を
示す。本実施例では、動画静止画判別回路50が、画像
サンプリング回路10と画像メモリ回路20bからの出
力両方を受けており、このため内部にメモリ52が不要
となっている点が最も大きく異なっている。以下、画像
メモリ回路20b、動画静止画判別回路50bおよび読
出制御回路90bの構成および動作の具体的一例につい
て説明を行う。なお、その他の部分については、第1の
実施例と同様であり、説明を省略する。
示す。本実施例では、動画静止画判別回路50が、画像
サンプリング回路10と画像メモリ回路20bからの出
力両方を受けており、このため内部にメモリ52が不要
となっている点が最も大きく異なっている。以下、画像
メモリ回路20b、動画静止画判別回路50bおよび読
出制御回路90bの構成および動作の具体的一例につい
て説明を行う。なお、その他の部分については、第1の
実施例と同様であり、説明を省略する。
【0032】図15に画像メモリ回路20bの具体的な
構成の1例を示す。画像メモリ回路20bは、直並列変
換回路21と、メモリ22〜25と、並直列変換回路2
6と、切替回路27とから構成される。切替回路27
は、読出制御回路90bからの信号に従い、直並列変換
回路21からの出力を書き込んでいるメモリでの、1つ
前に書き込んだ画像、例えば4フィールドで1画面を形
成する場合は4フィールド前の画像のデータを選択し、
動画静止画判別回路50bに出力する。その他の部分の
動作は第1の実施例の画像メモリ回路20と同様であ
り、再度の説明を省略する。
構成の1例を示す。画像メモリ回路20bは、直並列変
換回路21と、メモリ22〜25と、並直列変換回路2
6と、切替回路27とから構成される。切替回路27
は、読出制御回路90bからの信号に従い、直並列変換
回路21からの出力を書き込んでいるメモリでの、1つ
前に書き込んだ画像、例えば4フィールドで1画面を形
成する場合は4フィールド前の画像のデータを選択し、
動画静止画判別回路50bに出力する。その他の部分の
動作は第1の実施例の画像メモリ回路20と同様であ
り、再度の説明を省略する。
【0033】図16に動画静止画判別回路50bの具体
的構成例を示す。動画静止画判別回路50bは、データ
比較回路53と、データ保持回路54と、同期分離回路
56と、信号合成回路(OR回路)58とから構成され
る。データ比較回路53は、画像サンプリング回路10
からの画像信号と、画像メモリ回路20bからの前回の
画像信号とを比較し、該比較結果を出力する。その他の
部分の動作については、第1の実施例における動画静止
画判別回路50と同様であり、再度の説明を省略する。
的構成例を示す。動画静止画判別回路50bは、データ
比較回路53と、データ保持回路54と、同期分離回路
56と、信号合成回路(OR回路)58とから構成され
る。データ比較回路53は、画像サンプリング回路10
からの画像信号と、画像メモリ回路20bからの前回の
画像信号とを比較し、該比較結果を出力する。その他の
部分の動作については、第1の実施例における動画静止
画判別回路50と同様であり、再度の説明を省略する。
【0034】図17に読出制御回路90bの具体的な構
成の1例を示す。読出制御回路90は、分周器91と、
切替回路92と、分周器93とから構成される。分周器
93は、垂直同期信号Vsyncを静止画時に1枚の画面を
作るために用いるフィールド数(本実施例の場合は4)
だけ分周し、画像メモリ回路20b中の切替回路27に
出力する。その他の部分の動作については、第1の実施
例における読出制御回路90と同様であり、再度の説明
を省略する。
成の1例を示す。読出制御回路90は、分周器91と、
切替回路92と、分周器93とから構成される。分周器
93は、垂直同期信号Vsyncを静止画時に1枚の画面を
作るために用いるフィールド数(本実施例の場合は4)
だけ分周し、画像メモリ回路20b中の切替回路27に
出力する。その他の部分の動作については、第1の実施
例における読出制御回路90と同様であり、再度の説明
を省略する。
【0035】以上、本実施例によれば、動画静止画判別
回路50b内に第1の実施例のようなメモリを持つこと
なく、サンプリングの切替えをおこなうことができ、さ
らに低消費電力化を図ることができる。
回路50b内に第1の実施例のようなメモリを持つこと
なく、サンプリングの切替えをおこなうことができ、さ
らに低消費電力化を図ることができる。
【0036】図18に本発明の第3の実施例の具体的な
構成の1例を示す。本実施例と第1の実施例との最も大
きな違いは、動画静止画判別回路が、画像サンプリング
回路10からの出力に従って判別を行うのではなく、入
力画像信号をディジタルに変換するADC100によっ
てサンプリングされた信号を用いている点である。この
相違によって、第1の実施例に比較してADCは増える
ものの、メモリ容量を節約することができる。
構成の1例を示す。本実施例と第1の実施例との最も大
きな違いは、動画静止画判別回路が、画像サンプリング
回路10からの出力に従って判別を行うのではなく、入
力画像信号をディジタルに変換するADC100によっ
てサンプリングされた信号を用いている点である。この
相違によって、第1の実施例に比較してADCは増える
ものの、メモリ容量を節約することができる。
【0037】以下、ADC100と動画静止画判別回路
50cおよび書込制御回路90cの動作について説明す
る。なお、その他の回路の構成および動作は第1の実施
例と同様であり、再度の説明を省略する。
50cおよび書込制御回路90cの動作について説明す
る。なお、その他の回路の構成および動作は第1の実施
例と同様であり、再度の説明を省略する。
【0038】図18中のADC100は、書込制御回路
80cからの制御信号に従って、入力信号をサンプリン
グするものである。
80cからの制御信号に従って、入力信号をサンプリン
グするものである。
【0039】次に、図19に動画静止画判別回路50c
の具体的な構成の1例を示す。動画静止画判別回路50
cは、ADC100によりサンプリングされた画像信号
を保持するメモリ52cと、データ比較回路53cと、
データ保持回路54と、同期分離回路56と、信号合成
回路(OR回路)58から構成される。メモリ52c
は、第1の実施例のメモリ52と異なり、常に同じ位相
でサンプリングされた入力信号を入力できるので、間引
きを行った1フィールド分の容量があればよい。データ
比較回路53cは、ADC100からの信号と、メモリ
52cからの1フィールド遅れた信号を比較する。その
他の部分の回路の動作については、第1の実施例と同様
であり、再度の説明を省略する。
の具体的な構成の1例を示す。動画静止画判別回路50
cは、ADC100によりサンプリングされた画像信号
を保持するメモリ52cと、データ比較回路53cと、
データ保持回路54と、同期分離回路56と、信号合成
回路(OR回路)58から構成される。メモリ52c
は、第1の実施例のメモリ52と異なり、常に同じ位相
でサンプリングされた入力信号を入力できるので、間引
きを行った1フィールド分の容量があればよい。データ
比較回路53cは、ADC100からの信号と、メモリ
52cからの1フィールド遅れた信号を比較する。その
他の部分の回路の動作については、第1の実施例と同様
であり、再度の説明を省略する。
【0040】図20に読出制御回路80cの具体的一構
成例を示す。読出制御回路80cは、分周器81と、位
相シフト82と、切替回路83と、分周器84と、分周
器86から構成される。分周器86は、水平同期信号H
syncと、書込PLL発振器60からのクロックからAD
C100のサンプリングクロックを作成する分周器であ
る。該分周器86からのサンプリングクロックは、AD
C100の動作速度低減と、動画静止画判別回路内部の
メモリ容量の低減のため、画像サンプリング回路10で
のサンプリングクロックよりも遅くする。その他の部分
の回路の動作については、第1の実施例と同様であり、
再度の説明を省略する。
成例を示す。読出制御回路80cは、分周器81と、位
相シフト82と、切替回路83と、分周器84と、分周
器86から構成される。分周器86は、水平同期信号H
syncと、書込PLL発振器60からのクロックからAD
C100のサンプリングクロックを作成する分周器であ
る。該分周器86からのサンプリングクロックは、AD
C100の動作速度低減と、動画静止画判別回路内部の
メモリ容量の低減のため、画像サンプリング回路10で
のサンプリングクロックよりも遅くする。その他の部分
の回路の動作については、第1の実施例と同様であり、
再度の説明を省略する。
【0041】以上、本実施例によれば、第1の実施例よ
りも少ないメモリ容量で同様の動画静止画判別回路を実
現できる。このため、追加するADC100の動作周波
数を十分に下げることで、第1の実施例よりもさらに消
費電力を低減させた上で、高解像表示と動画の乱れの無
い表示を両立させることが可能となる。
りも少ないメモリ容量で同様の動画静止画判別回路を実
現できる。このため、追加するADC100の動作周波
数を十分に下げることで、第1の実施例よりもさらに消
費電力を低減させた上で、高解像表示と動画の乱れの無
い表示を両立させることが可能となる。
【0042】図21に本発明の第4の実施例の構成の1
例を示す。本実施例が第1の実施例と最も大きく異なる
点は、複数の画像表示装置を組み合わせて表示を行う、
いわゆるマルチディスプレイ表示システムを構成する場
合に、他のディスプレイとの間で判別信号の同期を可能
とするために、動画静止画判別回路50dが外部の他の
画像表示装置からの判別信号を受け、また動画静止画判
別回路の出力を画像表示装置の外部の他の画像表示装置
に出力する機能を持っている点である。
例を示す。本実施例が第1の実施例と最も大きく異なる
点は、複数の画像表示装置を組み合わせて表示を行う、
いわゆるマルチディスプレイ表示システムを構成する場
合に、他のディスプレイとの間で判別信号の同期を可能
とするために、動画静止画判別回路50dが外部の他の
画像表示装置からの判別信号を受け、また動画静止画判
別回路の出力を画像表示装置の外部の他の画像表示装置
に出力する機能を持っている点である。
【0043】以下、動画静止画判別回路50dの構成お
よび動作について説明を行う。図22は、動画静止画判
別回路50dの構成を示している。本実施例における動
画静止画判別回路50dは、信号合成器591と、信号
合成器592を有しておりその他の点は第1の実施例と
相違することはない。信号合成器591は、外部からの
判別信号とデータ保持回路54の出力信号との合成を行
い、この画像表示装置内で用いる判別信号を出力する。
信号合成器592は、外部からの判別信号と、比較回路
53の出力との合成を行い、他の画像表示装置へ渡す判
別信号を出力する。図21および図22内の他の部分に
ついては、第1の実施例と同様であり、再度の説明を省
略する。
よび動作について説明を行う。図22は、動画静止画判
別回路50dの構成を示している。本実施例における動
画静止画判別回路50dは、信号合成器591と、信号
合成器592を有しておりその他の点は第1の実施例と
相違することはない。信号合成器591は、外部からの
判別信号とデータ保持回路54の出力信号との合成を行
い、この画像表示装置内で用いる判別信号を出力する。
信号合成器592は、外部からの判別信号と、比較回路
53の出力との合成を行い、他の画像表示装置へ渡す判
別信号を出力する。図21および図22内の他の部分に
ついては、第1の実施例と同様であり、再度の説明を省
略する。
【0044】今、1つの画像を複数のディスプレイを用
いて表示する場合は、各ディスプレイ間で静止画と動画
の判別が統一されていないと互いの解像度が合わなくな
ってしまう。そこで、該判別を統一する必要があるが、
本実施例においては、解像度の劣化よりも、動画像の乱
れの方が目立つと考え、複数の表示装置を用いて大きな
1枚の画像を表示する際に、該複数の画像表示装置のう
ち1つでも動画部分を検出した場合には、その画像を表
示している画像表示装置はすべて、判別結果が動画の場
合の処理をとるようにした。
いて表示する場合は、各ディスプレイ間で静止画と動画
の判別が統一されていないと互いの解像度が合わなくな
ってしまう。そこで、該判別を統一する必要があるが、
本実施例においては、解像度の劣化よりも、動画像の乱
れの方が目立つと考え、複数の表示装置を用いて大きな
1枚の画像を表示する際に、該複数の画像表示装置のう
ち1つでも動画部分を検出した場合には、その画像を表
示している画像表示装置はすべて、判別結果が動画の場
合の処理をとるようにした。
【0045】図23に縦3行、横3列、合計9個の画像
表示装置を用いて1枚の画像を表示する場合の、判別信
号のつなぎ方の1例を示す。画像表示装置1は、表示装
置2へ判別信号を渡す。表示装置2は、画像表示装置1
からの判別信号と、該画像表示装置2内の判別信号を合
成し、画像表示装置3に出力する。以下、画像表示装置
4以降も同様な動作を繰り返し、最後の画像表示装置9
からの出力を画像表示装置1に戻す。この結果、画像表
示装置ごとに他の画像表示装置すべてとつなぎ合わせな
くてもよいため、接続線の本数を節約できる。
表示装置を用いて1枚の画像を表示する場合の、判別信
号のつなぎ方の1例を示す。画像表示装置1は、表示装
置2へ判別信号を渡す。表示装置2は、画像表示装置1
からの判別信号と、該画像表示装置2内の判別信号を合
成し、画像表示装置3に出力する。以下、画像表示装置
4以降も同様な動作を繰り返し、最後の画像表示装置9
からの出力を画像表示装置1に戻す。この結果、画像表
示装置ごとに他の画像表示装置すべてとつなぎ合わせな
くてもよいため、接続線の本数を節約できる。
【0046】以上、本実施例によれば、複数の画像表示
装置を用い、1つの画像を表示する画像表示システムに
おいて、統一した動画静止画の切り替えができる。この
結果、全体として1つの画像を表示しているにも関わら
ず、動画モードで動いている表示装置と静止画モードで
動いている画像表示装置が混在し、互いの解像度が合わ
なくなるという不都合を回避して、動画と静止画の場合
でのサンプリングの切り替えができる。なお、本実施例
内では、第1の実施例を元にして、判別信号の外部との
同期回路を付加しているが、第2、第3の実施例に対し
ても同様のことを行い、動画静止画の切り替えを統一す
ることができる。
装置を用い、1つの画像を表示する画像表示システムに
おいて、統一した動画静止画の切り替えができる。この
結果、全体として1つの画像を表示しているにも関わら
ず、動画モードで動いている表示装置と静止画モードで
動いている画像表示装置が混在し、互いの解像度が合わ
なくなるという不都合を回避して、動画と静止画の場合
でのサンプリングの切り替えができる。なお、本実施例
内では、第1の実施例を元にして、判別信号の外部との
同期回路を付加しているが、第2、第3の実施例に対し
ても同様のことを行い、動画静止画の切り替えを統一す
ることができる。
【0047】次に、第1の実施例における動画静止画判
別回路50中のデータ比較回路53の、第1の実施例で
挙げたものとは別の構成をとったデータ比較回路53e
について説明を行う。図24に本実施例のデータ比較回
路53eの構成を示す。データ比較回路53eは、減算
演算器533と、ディジタル比較器534および535
と、信号合成手段(論理和演算器)536と、基準信号
設定回路537と、補数演算器538から構成される。
その他の部分についての動作および構成は第1の実施例
と同様であり、説明を省略する。以下、データ比較回路
53eの動作について説明を行う。
別回路50中のデータ比較回路53の、第1の実施例で
挙げたものとは別の構成をとったデータ比較回路53e
について説明を行う。図24に本実施例のデータ比較回
路53eの構成を示す。データ比較回路53eは、減算
演算器533と、ディジタル比較器534および535
と、信号合成手段(論理和演算器)536と、基準信号
設定回路537と、補数演算器538から構成される。
その他の部分についての動作および構成は第1の実施例
と同様であり、説明を省略する。以下、データ比較回路
53eの動作について説明を行う。
【0048】まず、減算器533において、メモリ52
からの規定フィールド分遅延した信号と、データラッチ
51からのフィールド遅延していない信号の輝度差を計
算する。該輝度差を基準値設定回路537で設定された
値と比較する。この時、輝度差の正負が不明であるた
め、ディジタル比較器を534と535の2つ用いるこ
とにする。このうちディジタル比較器535では、基準
値に補数演算器538から出力される基準値設定回路5
37の出力の補数を用いることで、前記輝度差が負の場
合の判定を行う。ディジタル比較器534からの出力
と、ディジタル比較器535の出力を図示を省略したN
OT回路によって反転した出力との論理和を論理和演算
器536で演算して、ある規定した範囲外の輝度差より
も大きい場合を検出することができる。
からの規定フィールド分遅延した信号と、データラッチ
51からのフィールド遅延していない信号の輝度差を計
算する。該輝度差を基準値設定回路537で設定された
値と比較する。この時、輝度差の正負が不明であるた
め、ディジタル比較器を534と535の2つ用いるこ
とにする。このうちディジタル比較器535では、基準
値に補数演算器538から出力される基準値設定回路5
37の出力の補数を用いることで、前記輝度差が負の場
合の判定を行う。ディジタル比較器534からの出力
と、ディジタル比較器535の出力を図示を省略したN
OT回路によって反転した出力との論理和を論理和演算
器536で演算して、ある規定した範囲外の輝度差より
も大きい場合を検出することができる。
【0049】以上、上記データ比較回路53eを用いる
ことによって、輝度差がある規定された値、例えば輝度
が0から255の256階調とすると、基準値発生回路
537の値を全輝度の10%に相当する26に設定して
おけば、全輝度に対して10%以上変化した場合にのみ
反応し、ノイズ等の影響による誤動作を防ぐことが出来
る。なお、上記の説明では第1の実施例を用いて説明し
たが、第2、3、4の実施例中のデータ比較回路53ま
たは53cの代わりにデータ比較回路53eを用いるこ
とができる。
ことによって、輝度差がある規定された値、例えば輝度
が0から255の256階調とすると、基準値発生回路
537の値を全輝度の10%に相当する26に設定して
おけば、全輝度に対して10%以上変化した場合にのみ
反応し、ノイズ等の影響による誤動作を防ぐことが出来
る。なお、上記の説明では第1の実施例を用いて説明し
たが、第2、3、4の実施例中のデータ比較回路53ま
たは53cの代わりにデータ比較回路53eを用いるこ
とができる。
【0050】次に、第1の実施例における信号保持回路
54を、予め設定した規定フィールド数内にある個数以
上の入力があった場合に初めて反応するよう変更した信
号保持回路54eについて説明を行う。図25に信号保
持回路54eの構成例を示す。信号保持回路54eは、
データラッチ544と、カウンタ545と、ディジタル
比較器546と、基準値設定回路547から構成され
る。
54を、予め設定した規定フィールド数内にある個数以
上の入力があった場合に初めて反応するよう変更した信
号保持回路54eについて説明を行う。図25に信号保
持回路54eの構成例を示す。信号保持回路54eは、
データラッチ544と、カウンタ545と、ディジタル
比較器546と、基準値設定回路547から構成され
る。
【0051】カウンタ545は、書込制御回路80中の
クロック分周回路85によって間引かれたクロックと、
同期微分回路55からのリセット信号に従い、論理合成
回路58からの出力信号が、前記書込制御回路で、間引
かれたクロックで何クロック分がハイレベルになったか
をカウントする。該カウント結果をディジタル比較器5
46で、基準値設定回路547で設定された値と比較す
ることにより、該基準値設定回路547で予め設定され
た値以上になったかどうかを判別する。例えば、入力信
号の全画素数が30万個で、該全画素数の4分の1の
7.5万個を動画静止画の判別に用いたとすると、基準
値設定回路547を7500にすることで、判別に用い
た画素の内10%以上になって初めて反応するように設
定することができる。
クロック分周回路85によって間引かれたクロックと、
同期微分回路55からのリセット信号に従い、論理合成
回路58からの出力信号が、前記書込制御回路で、間引
かれたクロックで何クロック分がハイレベルになったか
をカウントする。該カウント結果をディジタル比較器5
46で、基準値設定回路547で設定された値と比較す
ることにより、該基準値設定回路547で予め設定され
た値以上になったかどうかを判別する。例えば、入力信
号の全画素数が30万個で、該全画素数の4分の1の
7.5万個を動画静止画の判別に用いたとすると、基準
値設定回路547を7500にすることで、判別に用い
た画素の内10%以上になって初めて反応するように設
定することができる。
【0052】さらに、前記判別した結果をデータラッチ
544で保持することで、予め規定されたフィールド数
分だけ信号を保持することが出来る。
544で保持することで、予め規定されたフィールド数
分だけ信号を保持することが出来る。
【0053】以上、本信号保持回路54eを用いること
で規定フィールド数内にある個数以上の入力があって初
めて反応する信号保持回路を実現できる。該信号保持回
路54eを第1の実施例の信号保持回路54の代わりに
用いることで、入力画像のうち一定量以上の画素が変化
した場合に動画入力とみなし、サンプリング動作等を切
り換えることのできる画像表示装置を構成できる。
で規定フィールド数内にある個数以上の入力があって初
めて反応する信号保持回路を実現できる。該信号保持回
路54eを第1の実施例の信号保持回路54の代わりに
用いることで、入力画像のうち一定量以上の画素が変化
した場合に動画入力とみなし、サンプリング動作等を切
り換えることのできる画像表示装置を構成できる。
【0054】尚、上記の説明では第1の実施例を用いて
説明を行ったが、第2、3、4の実施例に対しても同様
に、データ保持回路54の代わりに54eを用い、同様
の効果をあげることができる。また、本データ保持回路
54eと、前述のデータ比較回路53eを併用すること
も可能である。この場合は、予め設定されたフィールド
数内で、動画静止画判別に用いた画素のうち規定数以上
が、予め設定された輝度差以上の変化があった場合に入
力信号を動画とみなし、それ以外の場合は静止画とみな
して、サンプリング等の動作を切り換える画像表示装置
を実現できる。
説明を行ったが、第2、3、4の実施例に対しても同様
に、データ保持回路54の代わりに54eを用い、同様
の効果をあげることができる。また、本データ保持回路
54eと、前述のデータ比較回路53eを併用すること
も可能である。この場合は、予め設定されたフィールド
数内で、動画静止画判別に用いた画素のうち規定数以上
が、予め設定された輝度差以上の変化があった場合に入
力信号を動画とみなし、それ以外の場合は静止画とみな
して、サンプリング等の動作を切り換える画像表示装置
を実現できる。
【0055】図26に第1の実施例において、入力画像
を4フィールド分用いて出力画像1枚を生成する場合
の、位相シフト回路82および垂直同期信号用の分周器
84の具体的1構成例を示す。位相シフト回路82は、
4ビットのシフトレジスタ821と、4:1のデータセ
レクタ822と、2ビットのカウンタ841から構成さ
れる。
を4フィールド分用いて出力画像1枚を生成する場合
の、位相シフト回路82および垂直同期信号用の分周器
84の具体的1構成例を示す。位相シフト回路82は、
4ビットのシフトレジスタ821と、4:1のデータセ
レクタ822と、2ビットのカウンタ841から構成さ
れる。
【0056】今、4ビットシフトレジスタ821では、
書込PLL発振器60からのクロックによって、該クロ
ックをクロックの分周器81で4分周した分周クロック
をシフトすることで、該分周器81からの分周クロック
を各々4分の1周期ずつ位相をずらした信号を出力す
る。垂直同期信号の分周器84は、カウンタ841によ
って、画像メモリ回路20および動画静止画判別回路5
0へ4分周した垂直同期信号を出力し、同時に位相シフ
ト回路82に対してセレクトするデータを垂直同期信号
毎に変えるためのセレクト信号を出力する。データセレ
クタ822では、該セレクト信号に従って、4ビットシ
フトレジスタ821からの分周クロックのうち1つをセ
レクトし、出力する。
書込PLL発振器60からのクロックによって、該クロ
ックをクロックの分周器81で4分周した分周クロック
をシフトすることで、該分周器81からの分周クロック
を各々4分の1周期ずつ位相をずらした信号を出力す
る。垂直同期信号の分周器84は、カウンタ841によ
って、画像メモリ回路20および動画静止画判別回路5
0へ4分周した垂直同期信号を出力し、同時に位相シフ
ト回路82に対してセレクトするデータを垂直同期信号
毎に変えるためのセレクト信号を出力する。データセレ
クタ822では、該セレクト信号に従って、4ビットシ
フトレジスタ821からの分周クロックのうち1つをセ
レクトし、出力する。
【0057】このように本構成の位相シフト回路82お
よび垂直同期信号の分周器84を用いることで、切替回
路83に対してフィールド毎に4分の1周期ずつ位相の
異なった分周クロックを与える。また、画像メモリ回路
20および動画静止画判別回路50に対し、垂直同期信
号を4分周したものを出力することができる。
よび垂直同期信号の分周器84を用いることで、切替回
路83に対してフィールド毎に4分の1周期ずつ位相の
異なった分周クロックを与える。また、画像メモリ回路
20および動画静止画判別回路50に対し、垂直同期信
号を4分周したものを出力することができる。
【0058】なお、本構成例では4フィールド分の入力
画像を用いて1枚の出力画像を生成する場合を例にとっ
て説明を行ったが、4フィールド以外以外のフィールド
数分の入力画像を用いる場合でも、シフトレジスタ82
1のビット数およびデータセレクタ822の入力数を、
カウンタ841のカウント数を用いるフィールド数に合
わせることで、実現することが可能である。また、本構
成例では第1の実施例を例に挙げて説明を行ったが、第
2、3、4の実施例についても同様の構成を用いること
ができる。
画像を用いて1枚の出力画像を生成する場合を例にとっ
て説明を行ったが、4フィールド以外以外のフィールド
数分の入力画像を用いる場合でも、シフトレジスタ82
1のビット数およびデータセレクタ822の入力数を、
カウンタ841のカウント数を用いるフィールド数に合
わせることで、実現することが可能である。また、本構
成例では第1の実施例を例に挙げて説明を行ったが、第
2、3、4の実施例についても同様の構成を用いること
ができる。
【0059】
【発明の効果】本発明によれば、動画と静止画の判別を
行い、動画と静止画においてサンプリングの方法を切り
替えることで、ADCのサンプリングクロックを低く抑
え、高価な高速ADCを用いることなく、動画と高解像
度な静止画の表示を両立させることができる。
行い、動画と静止画においてサンプリングの方法を切り
替えることで、ADCのサンプリングクロックを低く抑
え、高価な高速ADCを用いることなく、動画と高解像
度な静止画の表示を両立させることができる。
【図1】本発明に係る画像表示装置の第1の実施例の構
成を示すブロック図。
成を示すブロック図。
【図2】第1の実施例における画像サンプリング回路の
構成を示すブロック図。
構成を示すブロック図。
【図3】第1の実施例における画像メモリ回路の構成を
示すブロック図。
示すブロック図。
【図4】第1の実施例における高解像度静止画の場合の
画像サンプリング回路の動作を表す図。
画像サンプリング回路の動作を表す図。
【図5】第1の実施例において画像のサンプリングの仕
方を示す図。
方を示す図。
【図6】第1の実施例におけるディジタル変換回路の構
成例を示すブロック図。
成例を示すブロック図。
【図7】第1の実施例における高解像度でない、動画及
び静止画のサンプリング方法を示す図。
び静止画のサンプリング方法を示す図。
【図8】第1の実施例における高解像度な動画のサンプ
リング方法を示す図。
リング方法を示す図。
【図9】第1の実施例における動画静止画判別回路の構
成例を示すブロック図。
成例を示すブロック図。
【図10】第1の実施例における動画静止画判別回路で
の画像の記憶法を示す図。
の画像の記憶法を示す図。
【図11】第1の実施例における動画静止画判別回路で
の動作を示す図。
の動作を示す図。
【図12】第1の実施例における書込制御回路の構成を
示すブロック図。
示すブロック図。
【図13】第1の実施例における読出制御回路の構成を
示すブロック図。
示すブロック図。
【図14】本発明の第2の実施例の構成を示すブロック
図。
図。
【図15】第2の実施例における画像メモリ回路の構成
を示すブロック図。
を示すブロック図。
【図16】第2の実施例における動画静止画判別回路の
構成を示すブロック図。
構成を示すブロック図。
【図17】第2の実施例における読出制御回路の構成を
示すブロック図。
示すブロック図。
【図18】本発明に係る第3の実施例の構成を示すブロ
ック図。
ック図。
【図19】第3の実施例における動画静止画判別回路の
構成を示すブロック図。
構成を示すブロック図。
【図20】第3の実施例における書込制御回路の構成を
示すブロック図。
示すブロック図。
【図21】本発明に係る第4の実施例の構成を示すブロ
ック図。
ック図。
【図22】第4の実施例における動画判別回路の構成を
示すブロック図。
示すブロック図。
【図23】第4の実施例における表示装置間での判別信
号の接続例を示す図。
号の接続例を示す図。
【図24】第1の実施例におけるデータ比較回路のもう
一つの構成例を示すブロック図。
一つの構成例を示すブロック図。
【図25】第1の実施例における信号保持回路のもう一
つの構成例を示すブロック図。
つの構成例を示すブロック図。
【図26】第1の実施例における位相シフト回路及び分
周回路の具体的構成を示すブロック図。
周回路の具体的構成を示すブロック図。
1〜9 画像表示装置 10 画像サンプリング回路 11 サンプルホールド回路 12 ADC 20、20b 画像メモリ回路 21 直並列変換回路 22〜25、52、52c メモリ 26 並直列変換回路 27、83、92 切替回路 30 ディジタルアナログ変換回路 31 DAC 40 CRT 50、50b、50c、50d 動画静止画判別回路 51、544、561、562 データラッチ 53、53c データ比較回路 531、534、535、536 データ比較器 537、547 基準値設定回路 538 補数演算器 54、54e 信号保持回路 541 NOT回路 542、563 AND回路 543 RSフリップフロップ 56 同期微分回路 591、592 信号合成回路 60 書込PLL発振器 70 読出PLL発振器 80、80c 書込制御回路 81、84、91、93 分周器 82 位相シフト回路 821 シフトレジスタ 822 データセレクタ 841 カウンタ 85 間引き回路 90、90b 読出制御回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H04N 5/66 C 7/015 G06F 15/64 330 H04N 7/00 A (72)発明者 井上 文夫 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所映像メディア研究所内 (72)発明者 荻野 正規 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所情報映像メディア事業部 内 (72)発明者 岩永 正朗 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所情報映像メディア事業部 内
Claims (7)
- 【請求項1】 サンプリングによって取り込んだ入力画
像を画像処理を行って出力する画像表示装置において、
入力画像をサンプリングする画像サンプリング回路と、
該画像サンプリング回路からの信号を一時保存し、出力
する画像メモリ回路と、該画像メモリ回路からの出力を
表示する表示回路と、前記画像サンプリング回路の出力
から、入力画像の動画静止画の別を判断する動画静止画
判別回路と、入力信号の同期信号からクロックを再生す
る書込クロック再生回路と、前記動画静止画判別回路か
らの判別信号と入力信号の同期信号から画像サンプリン
グ回路および画像メモリ回路を制御する書込制御回路
と、出力信号に同期した同期信号からクロックを再生す
る読出クロック再生回路と、前記動画静止画判別回路か
らの判別信号と前記同期信号から画像メモリ回路および
表示回路を制御する読出制御回路と、入力画像の解像度
および動画静止画の別により、1枚の入力画像に基づい
て出力画像を形成するか、複数枚の入力画像に基づいて
出力画像を形成するかを切り替える画像切替手段を具備
したことを特徴とする画像表示装置。 - 【請求項2】 サンプリングにより取り込んだ入力画像
を画像処理を行って出力する画像表示装置において、入
力画像をサンプリングする画像サンプリング回路と、該
画像サンプリング回路からの信号を一時保存し、出力す
る画像メモリ回路と、該画像メモリ回路からの出力を表
示する表示回路と、前記画像サンプリング回路の出力と
前記画像メモリ回路からの出力から、入力画像の動画静
止画の別を判断する動画静止画判別回路と、入力信号の
同期信号からクロックを再生する書込クロック再生回路
と、前記動画静止画判別回路からの判別信号と入力信号
の同期信号から画像サンプリング回路および画像メモリ
回路を制御する読出制御回路と、出力信号に同期した同
期信号からクロックを再生する読出クロック再生回路
と、前記動画静止画判別回路からの判別信号と前記同期
信号から画像メモリ回路および表示回路を制御する読出
制御回路と、入力画像の解像度および動画静止画の別か
ら1枚の入力画像に基づいて出力画像を形成するか、複
数枚の入力画像に基づいて出力画像を形成するかを切り
替える画像切替手段とを具備したことを特徴とする画像
表示装置。 - 【請求項3】 サンプリングにより取り込んだ入力画像
を画像処理を行って出力する画像表示装置において、入
力画像をサンプリングする画像サンプリング回路と、該
画像サンプリング回路からの信号を一時保存し、出力す
る画像メモリ回路と、該画像メモリ回路からの出力を表
示する表示回路と、入力信号を間引いてサンプリングす
るアナログディジタル変換器と、該アナログディジタル
変換器からの信号より入力信号の動画静止画の別を判断
する動画静止画判別回路と、入力信号の同期信号からク
ロックを再生する書込クロック再生回路と、前記動画静
止画判別回路からの判別信号と入力信号の同期信号から
画像サンプリング回路および画像メモリ回路を制御する
読出制御回路と、出力信号に同期した同期信号からクロ
ックを再生する読出クロック再生回路と、前記動画静止
画判別回路からの判別信号と前記同期信号から画像メモ
リ回路および表示回路を制御する書込制御回路と、入力
画像の解像度および動画静止画の別から1枚の入力画像
に基づいて出力画像を形成するか、複数枚の入力画像に
基づいて出力画像を形成するかを切り替える画像切替手
段とを具備したことを特徴とする画像表示装置。 - 【請求項4】 入力画像をサンプリングする画像サンプ
リング回路と、該画像サンプリング回路からの信号を一
時保存し、出力する画像メモリ回路と、該画像メモリ回
路からの出力を表示する表示回路と、前記画像サンプリ
ング回路の出力から、入力画像の動画静止画の別を判断
する動画静止画判別回路と、入力信号の同期信号からク
ロックを再生する書込クロック再生回路と、前記動画静
止画判別回路からの判別信号と入力信号の同期信号から
画像サンプリング回路および画像メモリ回路を制御する
書込制御回路と、出力信号に同期した同期信号からクロ
ックを再生する読出クロック再生回路と、前記動画静止
画判別回路からの判別信号と前記同期信号から画像メモ
リ回路および表示回路を制御する読出制御回路と、入力
画像の解像度および動画静止画の別により、1枚の入力
画像に基づいて出力画像を形成するか、複数枚の入力画
像に基づいて出力画像を形成するかを切り替える画像切
替手段を具備しサンプリングによって取り込んだ入力画
像を画像処理を行って出力する画像表示装置を複数用い
て画像を表示する画像表示システムにおいて、動画静止
画判別回路内に、表示装置内部で判別した判別信号と他
の表示装置からの判別信号を合成し、出力する機能を有
する合成手段を備え、該合成した判別信号に基づいて各
々の表示装置が動作を切り替えることで、切り替え動作
の統一をしたことを特徴とする画像表示システム。 - 【請求項5】 入力画像をサンプリングする画像サンプ
リング回路と、該画像サンプリング回路からの信号を一
時保存し、出力する画像メモリ回路と、該画像メモリ回
路からの出力を表示する表示回路と、前記画像サンプリ
ング回路の出力と前記画像メモリ回路からの出力から、
入力画像の動画静止画の別を判断する動画静止画判別回
路と、入力信号の同期信号からクロックを再生する書込
クロック再生回路と、前記動画静止画判別回路からの判
別信号と入力信号の同期信号から画像サンプリング回路
および画像メモリ回路を制御する読出制御回路と、出力
信号に同期した同期信号からクロックを再生する読出ク
ロック再生回路と、前記動画静止画判別回路からの判別
信号と前記同期信号から画像メモリ回路および表示回路
を制御する読出制御回路と、入力画像の解像度および動
画静止画の別から1枚の入力画像に基づいて出力画像を
形成するか、複数枚の入力画像に基づいて出力画像を形
成するかを切り替える画像切替手段とを具備したサンプ
リングにより取り込んだ入力画像を画像処理を行って出
力する画像表示装置を複数用いて画像を表示する画像表
示システムにおいて、動画静止画判別回路内に、表示装
置内部で判別した判別信号と他の表示装置からの判別信
号を合成し、出力する機能を有する合成手段を備え、該
合成した判別信号に基づいて各々の表示装置が動作を切
り替えることで、切り替え動作の統一をすることを特徴
とする画像表示システム。 - 【請求項6】 入力画像をサンプリングする画像サンプ
リング回路と、該画像サンプリング回路からの信号を一
時保存し、出力する画像メモリ回路と、該画像メモリ回
路からの出力を表示する表示回路と、入力信号を間引い
てサンプリングするアナログディジタル変換器と、該ア
ナログディジタル変換器からの信号より入力信号の動画
静止画の別を判断する動画静止画判別回路と、入力信号
の同期信号からクロックを再生する書込クロック再生回
路と、前記動画静止画判別回路からの判別信号と入力信
号の同期信号から画像サンプリング回路および画像メモ
リ回路を制御する読出制御回路と、出力信号に同期した
同期信号からクロックを再生する読出クロック再生回路
と、前記動画静止画判別回路からの判別信号と前記同期
信号から画像メモリ回路および表示回路を制御する書込
制御回路と、入力画像の解像度および動画静止画の別か
ら1枚の入力画像に基づいて出力画像を形成するか、複
数枚の入力画像に基づいて出力画像を形成するかを切り
替える画像切替手段とを具備したサンプリングにより取
り込んだ入力画像を画像処理を行って出力する画像表示
装置を複数用いて画像を表示する画像表示システムにお
いて、動画静止画判別回路内に、表示装置内部で判別し
た判別信号と他の表示装置からの判別信号を合成し、出
力する機能を有する合成手段を備え、該合成した判別信
号に基づいて各々の表示装置が動作を切り替えること
で、切り替え動作の統一をすることを特徴とする画像表
示システム。 - 【請求項7】 画像をサンプリングしてディジタルに変
換し、拡大等の処理を行う信号処理回路において、 入力画像の一部をサンプリングし、該データと以前サン
プリングしたデータを比較して動画と静止画の判別を行
い、判別信号を出力することを特徴とする、動画静止画
判別回路を備えたことを特徴とする信号処理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6150971A JPH0818819A (ja) | 1994-07-01 | 1994-07-01 | 画像表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6150971A JPH0818819A (ja) | 1994-07-01 | 1994-07-01 | 画像表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0818819A true JPH0818819A (ja) | 1996-01-19 |
Family
ID=15508449
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6150971A Pending JPH0818819A (ja) | 1994-07-01 | 1994-07-01 | 画像表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0818819A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100354073B1 (ko) * | 2001-01-09 | 2002-09-28 | 삼성전자 주식회사 | 이미지 데이터 처리장치 |
US6678834B1 (en) | 1998-03-20 | 2004-01-13 | International Business Machines Corporation | Apparatus and method for a personal computer system providing non-distracting video power management |
KR100415028B1 (ko) * | 2000-09-29 | 2004-01-13 | 세이코 엡슨 가부시키가이샤 | 표시 제어 방법, 표시 제어기, 표시 유닛 및 전자 기기 |
JP2006345550A (ja) * | 2006-07-10 | 2006-12-21 | Olympus Corp | 映像表示装置 |
-
1994
- 1994-07-01 JP JP6150971A patent/JPH0818819A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6678834B1 (en) | 1998-03-20 | 2004-01-13 | International Business Machines Corporation | Apparatus and method for a personal computer system providing non-distracting video power management |
KR100415028B1 (ko) * | 2000-09-29 | 2004-01-13 | 세이코 엡슨 가부시키가이샤 | 표시 제어 방법, 표시 제어기, 표시 유닛 및 전자 기기 |
KR100354073B1 (ko) * | 2001-01-09 | 2002-09-28 | 삼성전자 주식회사 | 이미지 데이터 처리장치 |
JP2006345550A (ja) * | 2006-07-10 | 2006-12-21 | Olympus Corp | 映像表示装置 |
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