JPH07226443A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07226443A JPH07226443A JP6018284A JP1828494A JPH07226443A JP H07226443 A JPH07226443 A JP H07226443A JP 6018284 A JP6018284 A JP 6018284A JP 1828494 A JP1828494 A JP 1828494A JP H07226443 A JPH07226443 A JP H07226443A
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- film
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 強誘電体薄膜を容量絶縁膜とする容量素子を
内蔵した半導体装置の製造方法において、強誘電体薄膜
を劣化させることなくＭＯＳトランジスタ領域の損傷を
回復することのできる方法を提供する。 【構成】 ＭＯＳトランジスタ１０が作り込まれたシリ
コン基板１の所定の領域に強誘電体薄膜７を容量絶縁膜
とする容量素子９を形成し、さらに全面に層間絶縁膜１
１を形成した後、この層間絶縁膜１１に、ＭＯＳトラン
ジスタ１０の拡散層３に到達する第１のコンタクト孔１
２ａを形成する。そして、水素雰囲気中で熱処理してか
ら、層間絶縁膜１１に、容量素子９の下電極６および上
電極８にそれぞれ達する第２のコンタクト孔１２ｂを形
成し、コンタクト孔１２ａ，１２ｂを通じて拡散層３、
容量素子９の上電極８および下電極６に通ずる電極配線
１３を形成する。
内蔵した半導体装置の製造方法において、強誘電体薄膜
を劣化させることなくＭＯＳトランジスタ領域の損傷を
回復することのできる方法を提供する。 【構成】 ＭＯＳトランジスタ１０が作り込まれたシリ
コン基板１の所定の領域に強誘電体薄膜７を容量絶縁膜
とする容量素子９を形成し、さらに全面に層間絶縁膜１
１を形成した後、この層間絶縁膜１１に、ＭＯＳトラン
ジスタ１０の拡散層３に到達する第１のコンタクト孔１
２ａを形成する。そして、水素雰囲気中で熱処理してか
ら、層間絶縁膜１１に、容量素子９の下電極６および上
電極８にそれぞれ達する第２のコンタクト孔１２ｂを形
成し、コンタクト孔１２ａ，１２ｂを通じて拡散層３、
容量素子９の上電極８および下電極６に通ずる電極配線
１３を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、強誘電体キャパシタを
備えた半導体装置の製造方法に関する。
備えた半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体メモリ装置では、半導体装置内に
形成されたメモリセルキャパシタに電荷を蓄積し、その
電荷の有無によりデータを記憶する方式が主に用いられ
ている（一般にダイナミック方式メモリ、以下ＤＲＡＭ
と称す）。このメモリセルキャパシタは、従来、シリコ
ン酸化膜またはシリコン窒化膜を容量絶縁膜として使用
していた。最近になって、強誘電体材料をメモリセルキ
ャパシタの容量絶縁膜として使用し、記憶データの不揮
発性を実現しようとする半導体メモリ装置が考案されて
いる。またこのような半導体メモリ装置はそれ単独で使
用される場合のほか、マイコンその他のメモリ領域とし
て使用されることが多い。
形成されたメモリセルキャパシタに電荷を蓄積し、その
電荷の有無によりデータを記憶する方式が主に用いられ
ている（一般にダイナミック方式メモリ、以下ＤＲＡＭ
と称す）。このメモリセルキャパシタは、従来、シリコ
ン酸化膜またはシリコン窒化膜を容量絶縁膜として使用
していた。最近になって、強誘電体材料をメモリセルキ
ャパシタの容量絶縁膜として使用し、記憶データの不揮
発性を実現しようとする半導体メモリ装置が考案されて
いる。またこのような半導体メモリ装置はそれ単独で使
用される場合のほか、マイコンその他のメモリ領域とし
て使用されることが多い。
【０００３】以下強誘電体材料をメモリセルキャパシタ
の容量絶縁膜として用いた容量素子を内蔵する半導体装
置の製造方法について説明する。
の容量絶縁膜として用いた容量素子を内蔵する半導体装
置の製造方法について説明する。
【０００４】図２（ａ）〜（ｃ）は従来の半導体装置の
製造方法を説明する工程断面図である。図２において、
１はシリコン基板、２は素子分離用酸化膜、３は拡散
層、４はゲート絶縁膜、５はゲート電極、６は白金膜な
どからなる下電極、７はチタン酸バリウムまたはチタン
酸鉛などからなる強誘電体薄膜、８は白金などの上電極
である。９は容量素子で、下電極６、強誘電体薄膜７お
よび上電極８で構成される。１０は集積回路要素として
のＭＯＳトランジスタで、拡散層３、ゲート絶縁膜４お
よびゲート電極５で構成される。１１はシリコン酸化物
などからなる層間絶縁膜で、容量素子９およびＭＯＳト
ランジスタ１０を保護するためのものである。
製造方法を説明する工程断面図である。図２において、
１はシリコン基板、２は素子分離用酸化膜、３は拡散
層、４はゲート絶縁膜、５はゲート電極、６は白金膜な
どからなる下電極、７はチタン酸バリウムまたはチタン
酸鉛などからなる強誘電体薄膜、８は白金などの上電極
である。９は容量素子で、下電極６、強誘電体薄膜７お
よび上電極８で構成される。１０は集積回路要素として
のＭＯＳトランジスタで、拡散層３、ゲート絶縁膜４お
よびゲート電極５で構成される。１１はシリコン酸化物
などからなる層間絶縁膜で、容量素子９およびＭＯＳト
ランジスタ１０を保護するためのものである。
【０００５】まず図２（ａ）に示すように、シリコン基
板１の上に通常の半導体装置の製造工程により素子分離
用酸化膜２、ＭＯＳトランジスタ１０などを形成し、さ
らに素子分離用酸化膜２の上に下電極６、強誘電体薄膜
７、上電極８を順次重ねた容量素子９を形成した後、全
面をシリコン酸化膜（以下ＮＳＧ膜と称す）、りんを含
有するシリコン酸化膜（以下ＰＳＧ膜と称す）、ボロ
ン、りんを含有するシリコン酸化膜（以下ＢＰＳＧ膜と
称す）などで覆う。次に、図２（ｂ）に示すように、容
量素子９の下電極６および上電極８、ＭＯＳトランジス
タ１０の拡散層３にそれぞれ通じるコンタクト孔１２を
形成する。次に図２（ｃ）に示すように、コンタクト孔
１２を通じてそれぞれの領域とコンタクトをとるために
電極配線１３を形成する。なお本実施例においては、電
極配線１３は第１層のチタン・タングステン１３ａと第
２層のアルミニウム合金膜１３ｂの２層膜で構成した例
を示している。
板１の上に通常の半導体装置の製造工程により素子分離
用酸化膜２、ＭＯＳトランジスタ１０などを形成し、さ
らに素子分離用酸化膜２の上に下電極６、強誘電体薄膜
７、上電極８を順次重ねた容量素子９を形成した後、全
面をシリコン酸化膜（以下ＮＳＧ膜と称す）、りんを含
有するシリコン酸化膜（以下ＰＳＧ膜と称す）、ボロ
ン、りんを含有するシリコン酸化膜（以下ＢＰＳＧ膜と
称す）などで覆う。次に、図２（ｂ）に示すように、容
量素子９の下電極６および上電極８、ＭＯＳトランジス
タ１０の拡散層３にそれぞれ通じるコンタクト孔１２を
形成する。次に図２（ｃ）に示すように、コンタクト孔
１２を通じてそれぞれの領域とコンタクトをとるために
電極配線１３を形成する。なお本実施例においては、電
極配線１３は第１層のチタン・タングステン１３ａと第
２層のアルミニウム合金膜１３ｂの２層膜で構成した例
を示している。
【０００６】
【発明が解決しようとする課題】一般にＭＯＳトランジ
スタの製造工程においては、シリコン基板とその上に形
成された絶縁膜、とくにゲート絶縁膜との界面の損傷を
回復させるために、水素雰囲気中で熱処理する工程（以
下水素処理工程という）が不可欠であり、必ず行われて
いる。しかしながら、酸化物強誘電体薄膜を容量絶縁膜
とする容量素子を備えた半導体装置では、この水素処理
工程によって強誘電体薄膜が劣化するという課題を有し
ていた。
スタの製造工程においては、シリコン基板とその上に形
成された絶縁膜、とくにゲート絶縁膜との界面の損傷を
回復させるために、水素雰囲気中で熱処理する工程（以
下水素処理工程という）が不可欠であり、必ず行われて
いる。しかしながら、酸化物強誘電体薄膜を容量絶縁膜
とする容量素子を備えた半導体装置では、この水素処理
工程によって強誘電体薄膜が劣化するという課題を有し
ていた。
【０００７】本発明は上記従来の課題を解決するもの
で、酸化物強誘電体薄膜を劣化させることなくＭＯＳト
ランジスタの界面の損傷を回復することのできる半導体
装置の製造方法を提供することを目的とする。
で、酸化物強誘電体薄膜を劣化させることなくＭＯＳト
ランジスタの界面の損傷を回復することのできる半導体
装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体装置の製造方法は、集積回路要素が作
り込まれた支持基板上に下電極、強誘電体薄膜および上
電極よりなる容量素子を形成する工程と、支持基板上の
全面に層間絶縁膜を形成する工程と、層間絶縁膜に集積
回路要素の拡散層に到達する第１のコンタクト孔を形成
する工程と、支持基板を水素雰囲気中で熱処理する工程
と、層間絶縁膜に容量素子の下電極および上電極にそれ
ぞれ達する第２のコンタクト孔を形成する工程と、第１
および第２のコンタクト孔を通じて集積回路要素の拡散
層、容量素子の上電極および下電極に通ずる電極配線を
それぞれ形成する工程とを有する。
に本発明の半導体装置の製造方法は、集積回路要素が作
り込まれた支持基板上に下電極、強誘電体薄膜および上
電極よりなる容量素子を形成する工程と、支持基板上の
全面に層間絶縁膜を形成する工程と、層間絶縁膜に集積
回路要素の拡散層に到達する第１のコンタクト孔を形成
する工程と、支持基板を水素雰囲気中で熱処理する工程
と、層間絶縁膜に容量素子の下電極および上電極にそれ
ぞれ達する第２のコンタクト孔を形成する工程と、第１
および第２のコンタクト孔を通じて集積回路要素の拡散
層、容量素子の上電極および下電極に通ずる電極配線を
それぞれ形成する工程とを有する。
【０００９】
【作用】この構成によって、集積回路要素領域には第１
のコンタクト孔を通して水素が供給されるため損傷部分
に容易に水素が到達し、一方、容量素子領域はコンタク
ト孔が開けられていないので、水素が強誘電体薄膜に到
達しにくいことになる。したがって、層間絶縁膜の種類
と厚さおよび損傷の程度によって水素処理の時間と温度
を設定することにより、容量素子を劣化させることなく
集積回路部分の損傷を回復させることができる。
のコンタクト孔を通して水素が供給されるため損傷部分
に容易に水素が到達し、一方、容量素子領域はコンタク
ト孔が開けられていないので、水素が強誘電体薄膜に到
達しにくいことになる。したがって、層間絶縁膜の種類
と厚さおよび損傷の程度によって水素処理の時間と温度
を設定することにより、容量素子を劣化させることなく
集積回路部分の損傷を回復させることができる。
【００１０】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。
しながら説明する。
【００１１】図１（ａ）〜（ｄ）は本発明の一実施例に
おける半導体装置の製造方法を説明する工程断面図であ
る。これらの図において、図２に示す従来の製造方法と
同一箇所には同一符号を付して説明を省略する。
おける半導体装置の製造方法を説明する工程断面図であ
る。これらの図において、図２に示す従来の製造方法と
同一箇所には同一符号を付して説明を省略する。
【００１２】図１（ａ）は、図２（ａ）に示す従来例と
同様にして形成された半導体装置を示している。この段
階ではシリコン基板１の表面はＮＳＧ膜、ＰＳＧ膜また
はＢＰＳＧ膜からなる層間絶縁膜１１で覆われている。
次に図１（ｂ）に示すように、ＭＯＳトランジスタ１０
の拡散層３およびその他の拡散層（図示せず）に到達す
るコンタクト孔１２ａを層間絶縁膜１１に形成する。こ
の段階で、シリコン基板１を水素雰囲気中で熱処理す
る。このとき、容量素子９は層間絶縁膜１１で覆われて
おり、強誘電体薄膜７には水素が到達しにくいが、ＭＯ
Ｓトランジスタ１０の領域には第１のコンタクト孔１２
ａを通して水素が容易に到達する。一般にＭＯＳトラン
ジスタ１０で問題になるのは、シリコン基板１とゲート
絶縁膜４との界面に生じる界面準位である。これらの界
面順位は比較的低温で短時間の水素処理によってもかな
り回復することが知られている。次に図１（ｃ）に示す
ように、容量素子９の下電極６および上電極８にそれぞ
れ到達するコンタクト孔１２ｂを形成する。次に図１
（ｄ）に示すように、チタン・タングステン１３ａとア
ルミニウム合金１３ｂとからなる電極配線１３を形成す
る。さらに図１（ｄ）では省略したが、通常は電極配線
１３の上には保護膜が形成され、電極配線１３の外部接
続すべき領域の保護膜に窓を開けてボンディングパッド
が形成されて一連の製造工程が終了する。
同様にして形成された半導体装置を示している。この段
階ではシリコン基板１の表面はＮＳＧ膜、ＰＳＧ膜また
はＢＰＳＧ膜からなる層間絶縁膜１１で覆われている。
次に図１（ｂ）に示すように、ＭＯＳトランジスタ１０
の拡散層３およびその他の拡散層（図示せず）に到達す
るコンタクト孔１２ａを層間絶縁膜１１に形成する。こ
の段階で、シリコン基板１を水素雰囲気中で熱処理す
る。このとき、容量素子９は層間絶縁膜１１で覆われて
おり、強誘電体薄膜７には水素が到達しにくいが、ＭＯ
Ｓトランジスタ１０の領域には第１のコンタクト孔１２
ａを通して水素が容易に到達する。一般にＭＯＳトラン
ジスタ１０で問題になるのは、シリコン基板１とゲート
絶縁膜４との界面に生じる界面準位である。これらの界
面順位は比較的低温で短時間の水素処理によってもかな
り回復することが知られている。次に図１（ｃ）に示す
ように、容量素子９の下電極６および上電極８にそれぞ
れ到達するコンタクト孔１２ｂを形成する。次に図１
（ｄ）に示すように、チタン・タングステン１３ａとア
ルミニウム合金１３ｂとからなる電極配線１３を形成す
る。さらに図１（ｄ）では省略したが、通常は電極配線
１３の上には保護膜が形成され、電極配線１３の外部接
続すべき領域の保護膜に窓を開けてボンディングパッド
が形成されて一連の製造工程が終了する。
【００１３】なお本実施例においては、水素処理を水素
雰囲気中での加熱処理を例として説明したが、プラズマ
装置内にシリコン基板１を設置して減圧状態で水素プラ
ズマを発生させ、水素プラズマによって水素処理を行っ
てもよい。
雰囲気中での加熱処理を例として説明したが、プラズマ
装置内にシリコン基板１を設置して減圧状態で水素プラ
ズマを発生させ、水素プラズマによって水素処理を行っ
てもよい。
【００１４】
【発明の効果】本発明は、集積回路要素の拡散層に到達
する第１のコンタクト孔を形成した後水素雰囲気中で熱
処理し、しかる後容量素子への第２のコンタクト孔を形
成し、電極配線を形成することにより、容量素子を劣化
させることなく集積回路要素の損傷を容易に回復させる
ことのできる優れた半導体装置の製造方法を実現できる
ものである。
する第１のコンタクト孔を形成した後水素雰囲気中で熱
処理し、しかる後容量素子への第２のコンタクト孔を形
成し、電極配線を形成することにより、容量素子を劣化
させることなく集積回路要素の損傷を容易に回復させる
ことのできる優れた半導体装置の製造方法を実現できる
ものである。
【図１】（ａ）〜（ｄ）は本発明の一実施例における半
導体装置の製造方法を説明する工程断面図
導体装置の製造方法を説明する工程断面図
【図２】（ａ）〜（ｃ）は従来の半導体装置の製造方法
を説明する工程断面図
を説明する工程断面図
１ シリコン基板（支持基板） ２ 素子分離用酸化膜 ３ 拡散層 ４ ゲート絶縁膜 ５ ゲート電極 ６ 下電極 ７ 強誘電体薄膜 ８ 上電極 ９ 容量素子 １０ ＭＯＳトランジスタ（集積回路要素） １１ 層間絶縁膜 １２ａ 第１のコンタクト孔 １２ｂ 第２のコンタクト孔 １３ 電極配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 21/822 27/10 ４５１ 7210−4Ｍ Ｈ０１Ｌ 27/04 Ｃ (72)発明者 松田 明浩 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 有田 浩二 大阪府高槻市幸町１番１号 松下電子工業 株式会社内
Claims (3)
- 【請求項１】 集積回路要素が作り込まれた支持基板上
の所定の領域に下電極、強誘電体薄膜および上電極より
なる容量素子を形成する工程と、前記支持基板上の全面
に層間絶縁膜を形成する工程と、前記層間絶縁膜に前記
集積回路要素の拡散層に到達する第１のコンタクト孔を
形成する工程と、前記支持基板を水素雰囲気中に設置し
て熱処理する工程と、前記層間絶縁膜に前記容量素子の
下電極および上電極にそれぞれ達する第２のコンタクト
孔を形成する工程と、前記第１および第２のコンタクト
孔を通じて集積回路要素の拡散層、容量素子の上電極お
よび下電極に通ずる電極配線をそれぞれ形成する工程と
を有する半導体装置の製造方法。 - 【請求項２】 支持基板を水素雰囲気中に設置して熱処
理する工程がプラズマ水素処理である請求項１記載の半
導体装置の製造方法。 - 【請求項３】 支持基板を水素雰囲気中に設置して熱処
理する工程の代わりに、シリコン基板の全面にプラズマ
ＣＶＤ法によってシリコン窒化膜を形成する工程と、少
なくとも第１のコンタクト孔を含む領域のシリコン窒化
膜を除去する工程とからなる工程を用いる請求項１記載
の半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6018284A JP2875733B2 (ja) | 1994-02-15 | 1994-02-15 | 半導体装置の製造方法 |
| EP95101814A EP0667639B1 (en) | 1994-02-15 | 1995-02-10 | Method of manufacturing semiconductor device |
| DE69503532T DE69503532T2 (de) | 1994-02-15 | 1995-02-10 | Verfahren zur Herstellung einer Halbleitervorrichtung |
| US08/388,502 US5591663A (en) | 1994-02-15 | 1995-02-14 | Method of manufacturing ferroelectric capacitor with a hydrogen heat treatment |
| KR1019950002636A KR100194912B1 (ko) | 1994-02-15 | 1995-02-14 | 반도체 장치의 제조방법 |
| CN95100639A CN1059516C (zh) | 1994-02-15 | 1995-02-14 | 半导体器件的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6018284A JP2875733B2 (ja) | 1994-02-15 | 1994-02-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07226443A true JPH07226443A (ja) | 1995-08-22 |
| JP2875733B2 JP2875733B2 (ja) | 1999-03-31 |
Family
ID=11967339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6018284A Expired - Fee Related JP2875733B2 (ja) | 1994-02-15 | 1994-02-15 | 半導体装置の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5591663A (ja) |
| EP (1) | EP0667639B1 (ja) |
| JP (1) | JP2875733B2 (ja) |
| KR (1) | KR100194912B1 (ja) |
| CN (1) | CN1059516C (ja) |
| DE (1) | DE69503532T2 (ja) |
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| US6323510B1 (en) | 1997-02-14 | 2001-11-27 | Nec Corporation | Semiconductor memory device having an array of memory cells including a select transistor and a storage capacitor wiring lines at 45° angles |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3045928B2 (ja) * | 1994-06-28 | 2000-05-29 | 松下電子工業株式会社 | 半導体装置およびその製造方法 |
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