KR100292942B1 - 강유전체메모리장치의제조방법 - Google Patents

강유전체메모리장치의제조방법 Download PDF

Info

Publication number
KR100292942B1
KR100292942B1 KR1019980013911A KR19980013911A KR100292942B1 KR 100292942 B1 KR100292942 B1 KR 100292942B1 KR 1019980013911 A KR1019980013911 A KR 1019980013911A KR 19980013911 A KR19980013911 A KR 19980013911A KR 100292942 B1 KR100292942 B1 KR 100292942B1
Authority
KR
South Korea
Prior art keywords
insulating layer
capacitor
semiconductor substrate
forming
layer
Prior art date
Application number
KR1019980013911A
Other languages
English (en)
Other versions
KR19990080563A (ko
Inventor
신수호
황유상
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019980013911A priority Critical patent/KR100292942B1/ko
Priority to GB9904592A priority patent/GB2336468A/en
Publication of KR19990080563A publication Critical patent/KR19990080563A/ko
Application granted granted Critical
Publication of KR100292942B1 publication Critical patent/KR100292942B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 강유전체 커패시터의 특성 열화를 방지하는 강유전체 메모리 장치의 제조 방법에 관한 것으로, 소자격리막을 갖는 반도체 기판 상에 게이트 전극이 형성된다. 게이트 전극을 포함하여 반도체 기판 상에 제 1 절연층이 형성된다. 소자격리막 상부의 제 1 절연층 상에 강유전체 커패시터가 형성된다. 커패시터를 포함하여 반도체 기판 전면에 다층의 제 2 절연층이 형성된다. 이때, 제 2 절연층은 비교적 작은 스트레스 특성을 갖는 막질로 형성된 하부 절연층 및 비교적 우수한 스텝 커버리지 특성을 갖는 막질로 형성된 상부 절연층을 포함한다. 이와 같은 반도체 장치의 제조 방법에 의해서, 강유전체 커패시터에 직접 접촉되는 절연층을 비교적 작은 스트레스 특성을 갖는 막질로 형성하고, 이 절연층 상에 스텝 커버리지 특성이 우수한 막질의 절연층을 형성함으로써, 절연층이 커패시터에 주는 스트레스를 완화시킬 수 있고, 후속 습식 디핑 공정시 습식 케미컬이 커패시터에 침투하는 것을 방지할 수 있으며, 따라서 커패시터의 센싱 마진 등 전기적 특성 열화를 방지할 수 있다.

Description

강유전체 메모리 장치의 제조 방법(A METHOD OF FABRICATING FERROELECTRIC MEMORY DEVICE)
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 강유전체 커패시터의 특성 저하를 방지하는 강유전체 메모리 장치의 제조 방법에 관한 것이다.
FRAM(Ferroelectric Random Access Memory)에 있어서, 강유전체 커패시터 형성 이후의 공정이 커패시터의 동작에 민감하게 작용하기 때문에 다른 메모리 장치에 비해 공정 상의 제약이 따르게 된다. 그 중의 하나가 커패시터를 둘러싸는 층간절연막(interlayer dielectric layer)인데, 강유전체 커패시터에 영향을 주는 파라미터(parameter) 중 층간절연막의 스트레스(stress)가 큰 부분을 차지한다. 상기 스트레스는 예를 들어, 커패시터 전극들과 강유전체막의 계면의 리프팅(lifting)을 발생시킨다. 따라서, 층간절연막의 막질의 선택에 많은 제약이 따른다.
도 1은 종래의 강유전체 메모리 장치를 보여주는 단면도이고, 도 2는 종래의 강유전체 메모리 장치의 습식 디핑(wet dipping) 후의 모습을 보여주는 SEM(Scanning Electron Microscope) 사진이다.
도 1을 참조하면, 종래의 FRAM은 먼저, 반도체 기판(2) 상에 활성 영역과 비활성 영역을 정의하여 소자격리막(4)이 형성된다. 상기 활성 영역의 반도체 기판(2) 상에 게이트 산화막(5)을 사이에 두고 게이트 전극(6)이 형성된다. 상기 게이트 전극(6)을 포함하여 반도체 기판(2) 전면에 제 1 절연층(8)이 형성된다.
상기 소자격리막(4) 상부의 제 1 절연층(8) 상에 강유전체 커패시터(14)가 형성된다.
상기 커패시터(14)는, 상기 제 1 절연층(8) 상에 커패시터 하부전극(10), 강유전체막(11), 그리고 커패시터 상부전극(12)이 차례로 형성된 구조를 갖는다.
상기 강유전체막(11)이 후속 공정에서 다른 물질과 반응하는 것을 방지하기 위해 상기 커패시터(14)를 덮도록 TiO2등의 캡핑층(capping layer)(16)이 형성된다.
상기 캡핑층(16)을 포함하여 반도체 기판(2) 전면에 층간절연막(InterLayer Dielectric; ILD)(18)인 제 2 절연층(18)이 형성된다.
상기 제 2 절연층(18) 및 제 1 절연층(8)이 게이트 전극(6) 일측의 반도체 기판(2)의 일부 및 상기 커패시터 하부전극(10)의 일부가 노출될 때까지 식각 되어 콘택홀들(19a, 19b)이 형성된다.
상기 커패시터(14)에 직접 접촉되는 상기 층간절연막(18)의 막질 자체의 특성 중 스트레스(stress)가 커패시터(14)의 동작에 큰 영향을 주게 된다.
이에 따라, 커패시터(14)에 가해지는 스트레스를 완화시켜 주기 위해 층간절연막(18)으로서, 저온에서 ECR(Electron Cyclotron Resonance) 방법으로 성장시키는 산화막이 사용되고 있다.
그러나, 상기 저온 ECR 산화막은 도 2에서 보여주는 바와 같이, 상기 캡핑층(16) 상에서 방향성을 갖고 성장되고, 다른 산화막에 비해 비교적 스텝 커버리지가 좋지 못한 특성을 갖는다.
이에 따라, 후속 공정으로 수행되는 습식 디핑 공정에서, 습식 케미컬(wet chemical)이 저온 ECR 산화막에 침투하여 저온 ECR 산화막 내에 홀(hole)을 형성하고, 강유전체막(11)을 녹이는 문제점이 발생된다. 이것은 커패시터의 특성 중 커패시터의 센싱 마진(sensing margin)인 잔류 분극(residual polarization) 값을 감소시키고, 누설 전류를 증가시키는 등 커패시터의 특성을 열화 시키게 된다.
상기 습식 디핑 공정은, 상기 콘택홀들(19a, 19b) 하부의 반도체 기판(2) 및 커패시터 하부전극(10) 상에 형성된 자연 산화막(native oxide)을 제거하기 위해 형성된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 강유전체 커패시터 상에 비교적 작은 스트레스 특성을 갖는 절연층 및 스텝 커버리지가 우수한 특성을 갖는 절연층을 차례로 형성하여 강유전체 커패시터의 특성 열화를 방지할 수 있는 반도체 장치의 제조 방법을 제공함에 그 목적이 있다.
도 1은 종래의 강유전체 메모리 장치를 보여주는 단면도;
도 2는 종래의 강유전체 메모리 장치의 습식 디핑 후의 모습을 보여주는 SEM 사진;
도 3a 내지 도 3c는 본 발명의 실시예에 따른 강유전체 메모리 장치의 제조 방법을 순차적으로 보여주는 흐름도;
도 4는 본 발명의 실시예에 따른 강유전체 메모리 장치의 습식 디핑 후의 모습을 보여주는 SEM 사진.
* 도면의 주요 부분에 대한 부호의 설명
2, 100 : 반도체 기판 4, 102 : 소자격리막
5, 103 : 게이트 산화막 6, 104 : 게이트 전극
8, 106 : 제 1 절연층 10, 108 : 커패시터 하부전극
11, 109 : 강유전체막 12, 110 : 커패시터 상부전극
14, 112 : 강유전체 커패시터 16, 114 : 캡핑층
18, 118 : 제 2 절연층 19a, 19b, 119a, 119b : 콘택홀
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 강유전체 메모리 장치의 제조 방법은, 반도체 기판 상에 활성 영역과 비활성 영역을 정의하여 소자격리막을 형성하는 단계; 상기 활성 영역의 반도체 기판 상에 게이트 산화막을 사이에 두고 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함하여 반도체 기판 전면에 제 1 절연층을 형성하는 단계; 상기 소자격리막 상부의 제 1 절연층 상에 커패시터 하부전극 및 강유전체막, 그리고 커패시터 상부전극을 차례로 형성하여, 이로써 커패시터를 형성하는 단계; 상기 커패시터를 포함하여 반도체 기판 전면에 다층(multilayer)의 제 2 절연층을 형성하되, 비교적 작은 스트레스 특성을 갖는 막질로 하부 절연층을 형성하고, 비교적 우수한 스텝 커버리지 특성을 갖는 막질로 상부 절연층을 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 강유전체 메모리 장치의 제조 방법은, 상기 커패시터 하부전극의 일부 및 게이트 전극 일측의 반도체 기판의 일부가 노출될 때까지 제 2 절연층을 식각 하여 콘택홀들을 형성하는 단계; 및 상기 콘택홀들 하부의 자연 산화막을 습식 디핑으로 제거하는 단계를 더 포함할 수 있고, 상기 습식 디핑시 상기 상부 절연층은, 습식 케미컬이 강유전체막으로 침투하는 것을 방지한다.
이 방법의 바람직한 실시예에 있어서, 상기 강유전체 메모리 장치의 제조 방법은, 상기 제 2 절연층 형성 전에 상기 커패시터를 덮도록 캡핑층을 형성하는 단계를 더 포함할 수 있다.
(작용)
도 3c를 참조하면, 본 발명의 실시예에 따른 신규한 강유전체 메모리 장치의 제조 방법은, 커패시터를 포함하여 반도체 기판 전면에 비교적 작은 스트레스 특성을 갖는 막질로 형성된 하부 절연층 및 비교적 우수한 스텝 커버리지 특성을 갖는 막질로 형성된 상부 절연층을 포함하는 다층 절연층이 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 절연층이 커패시터에 주는 스트레스를 완화시킬 수 있고, 후속 습식 디핑 공정시 습식 케미컬이 커패시터에 침투하는 것을 방지할 수 있으며, 따라서 커패시터의 센싱 마진 등 전기적 특성 열화를 방지할 수 있다.
(실시예)
이하, 도 3 및 도 4를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 강유전체 메모리 장치의 제조 방법을 순차적으로 보여주는 흐름도이다.
도 3a를 참조하면, 본 발명의 실시예에 따른 FRAM은, 먼저 반도체 기판(100) 상에 활성 영역과 비활성 영역을 정의하여 LOCOS(LOCal Oxidation of Silicon) 등의 소자격리막(102)이 형성된다. 상기 활성 영역의 반도체 기판(100) 상에 게이트 산화막(103)을 사이에 두고 게이트 전극(104)이 형성된다. 상기 게이트 전극(104)을 포함하여 반도체 기판(100) 전면에 산화막 등으로 평탄한 상부 표면을 갖는 제 1 절연층(106)이 형성된다.
도 3b에 있어서, 상기 소자격리막(102) 상부의 제 1 절연층(106) 상에 강유전체 커패시터(112)가 형성된다. 즉, 상기 제 1 절연층(106) 상에 커패시터 하부전극(108), 강유전체막(109), 그리고 커패시터 상부전극(110)이 차례로 형성된다.
상기 강유전체 하부전극(108) 및 상부전극(110)은 일반적으로 플라티늄(platinum)으로 형성된다. 상기 강유전체막(109)은 예를 들어, Pb(Zr, Ti)O[PZT] 또는 Pb(La)(Zr, Ti)O[PLZT] 등으로 형성된다.
상기 커패시터(112)를 덮도록 TiO2등의 캡핑층(114)이 형성된다. 상기 캡핑층(114)은 후속 공정에서 강유전체막(109)이 다른 물질과 반응하는 것을 방지하기 위해 형성된다.
마지막으로, 상기 캡핑층(114)을 포함하여 반도체 기판(100) 전면에 층간절연막으로서, 본 발명에 따른 신규한 다층의 제 2 절연층(118)이 형성된다.
상기 제 2 절연층(118)은, 다른 산화막보다 상대적으로 작은 스트레스 특성을 갖는 막질로 형성된 하부 절연층(116)과, 다른 산화막보다 상대적으로 우수한 스텝 커버리지 특성을 갖는 막질로 형성된 상부 절연층(117)을 포함한다.
상기 하부 절연층(116)은 커패시터(112)에 직접 접촉되는 막으로서, 커패시터(112)에 인가되는 스트레스를 완화시켜 준다. 상기 상부 절연층(117)은, 후속 공정으로 수행되는 콘택홀 하부의 자연 산화막을 제거하기 위한 습식 디핑 공정시 습식 케미컬이 커패시터(112)에 침투되는 것을 방지한다.
상기 하부 절연층(116)으로는 예를 들어, 저온 ECR 산화막 또는 PECVD 산화막 등이 사용되고, 상기 상부 절연층(117)으로는 예를 들어, USG 막 또는 PSG 막 등이 사용된다.
한편, 상기 제 2 절연층(118)으로서, 상기 하부 절연층(116)과 상부 절연층(117)의 형성 순서를 달리하여도, 습식 디핑 공정시 습식 케미컬이 커패시터(112)에 침투되는 것을 방지할 수 있다. 예를 들어, 상기 하부 절연층(116)으로서 PSG막이 사용되고, 상부 절연층(117)으로서 저온 ECR 산화막이 사용된다.
후속 공정으로, 상기 게이트 전극(104)의 일측의 반도체 기판(100)의 일부 및 커패시터 하부전극(108)의 일부가 노출될 때까지 상기 제 2 절연층(118) 및 제 1 절연층(106)이 식각 된다. 그러면, 도 3c에 도시된 바와 같이, 반도체 기판(100)과 전기적으로 접속되는 금속 전극을 형성하기 위한 콘택홀(119a) 및 커패시터 하부전극(108)과 전기적으로 접속되는 금속 전극을 형성하기 위한 콘택홀(119b)이 각각 형성된다. 상기 콘택홀들(119a, 119b) 하부의 자연 산화막을 제거하기 위한 습식 디핑 공정이 수행된다.
도 4는 본 발명의 실시예에 따른 강유전체 메모리 장치의 습식 디핑 후의 모습을 보여주는 SEM 사진이다.
도 4에 있어서, 상기 제 2 절연층(118)의 예로서, 저온에서 ECR 방법으로 산화막이 형성된 후, 이 저온 ECR 산화막 상에 USG 막이 형성된다. 종래 저온 ECR 산화막만을 사용한 경우에 비해 층간절연막의 스텝 커버리지가 상당히 개선되었음을 볼 수 있다. 이 경우, 저온 ECR 산화막의 방향성 성장에 따른 습식 케미컬의 침투 경로가 상기 USG 막에 의해 차단되어 커패시터 특성이 유지된다.
본 발명은 강유전체 커패시터에 직접 접촉되는 절연층을 비교적 작은 스트레스 특성을 갖는 막질로 형성하고, 이 절연층 상에 스텝 커버리지 특성이 우수한 막질의 절연층을 형성함으로써, 절연층이 커패시터에 주는 스트레스를 완화시킬 수 있고, 후속 습식 디핑 공정시 습식 케미컬이 커패시터에 침투하는 것을 방지할 수 있으며, 따라서 커패시터의 센싱 마진 등 전기적 특성 열화를 방지할 수 있는 효과가 있다.

Claims (8)

  1. 반도체 기판 상에 활성 영역과 비활성 영역을 정의하여 소자격리막을 형성하는 단계;
    상기 활성 영역의 반도체 기판 상에 게이트 산화막을 사이에 두고 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 포함하여 반도체 기판 전면에 제 1 절연층을 형성하는 단계;
    상기 소자격리막 상부의 제 1 절연층 상에 커패시터 하부전극 및 강유전체막, 그리고 커패시터 상부전극을 차례로 형성하여, 이로써 커패시터를 형성하는 단계;
    상기 커패시터를 포함하여 반도체 기판 전면에 다층(multilayer)의 제 2 절연층을 형성하되, 비교적 작은 스트레스 특성을 갖는 막질로 하부 절연층을 형성하고, 비교적 우수한 스텝 커버리지 특성을 갖는 막질로 상부 절연층을 형성하는 단계를 포함하는 강유전체 메모리 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 하부 절연층은 USG 막으로 형성되고, 상부 절연층은 저온 ECR 산화막으로 형성되는 강유전체 메모리 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 하부 절연층은 USG 막으로 형성되고, 상부 절연층은 PECVD 산화막으로 형성되는 강유전체 메모리 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 하부 절연층은 PSG 막으로 형성되고, 상기 상부 절연층은 저온 ECR 산화막으로 형성되는 강유전체 메모리 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 강유전체 메모리 장치의 제조 방법은, 상기 커패시터 하부전극의 일부 및 게이트 전극 일측의 반도체 기판의 일부가 노출될 때까지 제 2 절연층을 식각 하여 콘택홀들을 형성하는 단계; 및
    상기 콘택홀들 하부의 자연 산화막을 습식 디핑으로 제거하는 단계를 더 포함하고,
    상기 습식 디핑시 상기 상부 절연층은, 습식 케미컬이 강유전체막으로 침투하는 것을 방지하는 강유전체 메모리 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 강유전체 메모리 장치의 제조 방법은, 상기 제 2 절연층 형성 전에 상기 커패시터를 덮도록 캡핑층을 형성하는 단계를 더 포함하는 강유전체 메모리 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 캡핑층은, TiO2로 형성되는 강유전체 메모리 장치의 제조 방법.
  8. 반도체 기판 상에 활성 영역과 비활성 영역을 정의하여 소자격리막을 형성하는 단계;
    상기 활성 영역의 반도체 기판 상에 게이트 산화막을 사이에 두고 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 포함하여 반도체 기판 전면에 제 1 절연층을 형성하는 단계;
    상기 소자격리막 상부의 제 1 절연층 상에 커패시터 하부전극 및 강유전체막, 그리고 커패시터 상부전극을 차례로 형성하여, 이로써 커패시터를 형성하는 단계;
    상기 커패시터를 포함하여 반도체 기판 전면에 다층(multilayer)의 제 2 절연층을 형성하되, 비교적 우수한 스텝 커버리지 특성을 갖는 막질로 하부 절연층을 형성하고, 비교적 작은 스트레스 특성을 갖는 막질로 하부 절연층을 형성하는 단계를 포함하는 강유전체 메모리 장치의 제조 방법.
KR1019980013911A 1998-04-18 1998-04-18 강유전체메모리장치의제조방법 KR100292942B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019980013911A KR100292942B1 (ko) 1998-04-18 1998-04-18 강유전체메모리장치의제조방법
GB9904592A GB2336468A (en) 1998-04-18 1999-02-26 Method for fabricating a ferroelectric memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980013911A KR100292942B1 (ko) 1998-04-18 1998-04-18 강유전체메모리장치의제조방법

Publications (2)

Publication Number Publication Date
KR19990080563A KR19990080563A (ko) 1999-11-15
KR100292942B1 true KR100292942B1 (ko) 2001-07-12

Family

ID=19536419

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980013911A KR100292942B1 (ko) 1998-04-18 1998-04-18 강유전체메모리장치의제조방법

Country Status (2)

Country Link
KR (1) KR100292942B1 (ko)
GB (1) GB2336468A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6509601B1 (en) 1998-07-31 2003-01-21 Samsung Electronics Co., Ltd. Semiconductor memory device having capacitor protection layer and method for manufacturing the same
JP3950290B2 (ja) * 1999-09-10 2007-07-25 三星電子株式会社 キャパシタ保護膜を含む半導体メモリ素子及びその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0738009B1 (en) * 1993-08-05 2003-05-07 Matsushita Electric Industrial Co., Ltd. Semiconductor device having capacitor
JP2875733B2 (ja) * 1994-02-15 1999-03-31 松下電子工業株式会社 半導体装置の製造方法
JP3027941B2 (ja) * 1996-05-14 2000-04-04 日本電気株式会社 誘電体容量素子を用いた記憶装置及び製造方法
US5750419A (en) * 1997-02-24 1998-05-12 Motorola, Inc. Process for forming a semiconductor device having a ferroelectric capacitor

Also Published As

Publication number Publication date
GB9904592D0 (en) 1999-04-21
KR19990080563A (ko) 1999-11-15
GB2336468A (en) 1999-10-20

Similar Documents

Publication Publication Date Title
US6211542B1 (en) Completely encapsulated top electrode of a ferroelectric capacitor using a lead-enhanced escapsulation layer
KR100522211B1 (ko) 반도체장치 및 그 제조방법
US6376325B1 (en) Method for fabricating a ferroelectric device
JP3636846B2 (ja) 高誘電体キャパシタの製造方法
US6605835B2 (en) Ferroelectric memory and its method of fabrication
KR20010070394A (ko) 강유전성 반도체 메모리의 제조 방법
KR100533971B1 (ko) 반도체 소자의 캐패시터 제조방법
US5920453A (en) Completely encapsulated top electrode of a ferroelectric capacitor
JP4280006B2 (ja) 半導体装置
KR20010086354A (ko) 용량소자를 구비한 반도체장치 및 그 제조방법
KR100197566B1 (ko) 강유전체 메모리 장치
KR100292942B1 (ko) 강유전체메모리장치의제조방법
KR100326494B1 (ko) 배리어 없는 반도체 메모리 장치의 제조 방법
KR100533970B1 (ko) 고집적 기억 소자 및 그 제조방법
US6734459B2 (en) Semiconductor memory cell
KR100445059B1 (ko) 반도체장치의캐패시터제조방법
KR20040082511A (ko) 반도체 메모리 소자 및 그 제조방법
KR100325703B1 (ko) 반도체소자의캐패시터제조방법
KR100468708B1 (ko) 강유전체커패시터및그제조방법
KR100253593B1 (ko) 반도체소자의 캐패시터 형성방법
KR100209377B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100253573B1 (ko) 반도체소자의 캐패시터 형성방법
KR100326265B1 (ko) 반도체소자의메모리셀및그제조방법
KR0166032B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100282217B1 (ko) 반도체 메모리 장치의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20080303

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee