JPH0697804A - 論理回路 - Google Patents
論理回路Info
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- JPH0697804A JPH0697804A JP4000039A JP3992A JPH0697804A JP H0697804 A JPH0697804 A JP H0697804A JP 4000039 A JP4000039 A JP 4000039A JP 3992 A JP3992 A JP 3992A JP H0697804 A JPH0697804 A JP H0697804A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
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- Power Engineering (AREA)
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Abstract
(57)【要約】
【目的】出力信号の振幅を拡大してノイズマージンを改
善すると共に消費電力の低減及び動作の高速化をはか
る。 【構成】論理出力回路用のバイポーラトランジスタＱ１
のベース・エミッタ間にＰチャネルＭＯＳトランジスタ
ＭＰ２と設ける。出力信号ＯＵＴのレベルを反転してＰ
チャネルＭＯＳトランジスタＭＰ２のゲートに供給する
反転回路ＩＶ１による制御回路４を設ける。Ｎチャネル
ＭＯＳトランジスタＭＮ３のゲート入力を反転回路ＩＶ
１の出力信号とする。
善すると共に消費電力の低減及び動作の高速化をはか
る。 【構成】論理出力回路用のバイポーラトランジスタＱ１
のベース・エミッタ間にＰチャネルＭＯＳトランジスタ
ＭＰ２と設ける。出力信号ＯＵＴのレベルを反転してＰ
チャネルＭＯＳトランジスタＭＰ２のゲートに供給する
反転回路ＩＶ１による制御回路４を設ける。Ｎチャネル
ＭＯＳトランジスタＭＮ３のゲート入力を反転回路ＩＶ
１の出力信号とする。
Description
【０００１】
【産業上の利用分野】本発明は論理回路に関し、特に入
力信号に対する論理演算を行うＣＭＯＳトランジスタ回
路と、演算結果の出力回路を構成するバイポーラトラン
ジスタ回路とを含みバイポーラＣＭＯＳ（ｂｉＣＭＯ
Ｓ）ＩＣ化に適した論理回路に関する。
力信号に対する論理演算を行うＣＭＯＳトランジスタ回
路と、演算結果の出力回路を構成するバイポーラトラン
ジスタ回路とを含みバイポーラＣＭＯＳ（ｂｉＣＭＯ
Ｓ）ＩＣ化に適した論理回路に関する。
【０００２】
【従来の技術】この種の論理回路は、低消費電力という
ＣＭＯＳトランジスタ回路の特徴と、大出力電流および
高速動作というバイポーラトランジスタ回路の特徴とを
兼ね備えているので用途が広がっている。
ＣＭＯＳトランジスタ回路の特徴と、大出力電流および
高速動作というバイポーラトランジスタ回路の特徴とを
兼ね備えているので用途が広がっている。
【０００３】従来技術による論理回路の第１の例を示す
図１０を参照すると、この論理回路は、コレクタを電源
電位Ｖｃｃ供給用の第１の電源供給端子ＴＰ１に接続し
エミッタを出力端子ＴＯに接続したＮＰＮ型の第１のバ
イポーラトランジスタＱ１と、コレクタを出力端子ＴＯ
に接続しエミッタを接地電位（またはＶｃｃによりも低
い基準電位）供給用の第２の電源供給端子ＴＰ２に接続
したＮＰＮ型の第２のバイポーラトランジスタＱ２とを
含む論理演算出力回路を備える。第１のバイポーラトラ
ンジスタＱ１のコレクタ・ベース間には、入力端子ＴＩ
からの入力信号ＩＮに応答してこのコレクタ・ベース間
をＯＮ／ＯＦＦ制御するＰチャネルＭＯＳトランジスタ
ＭＰ１から成る第１のＭＯＳトランジスタ回路１が接続
され、第２のバイポーラトランジスタＱ２のコレクタ・
ベース間には、入力信号ＩＮに応答してこのコレクタ・
ベース間とは逆相でＯＮ／ＯＦＦ制御するＮチャネルＭ
ＯＳトランジスタＭＮ１から成る第２のＭＯＳトランジ
スタ回路２が接続してある。バイポーラトランジスタＱ
１およびＱ２の各各のベース・エミッタ間にそれぞれ接
続された第１および第２の抵抗Ｒ１およびＲ２はベース
電荷放電回路を構成する。出力端子ＴＯと電源供給端子
ＴＰ２との間には容量性の負荷回路５が接続される。
図１０を参照すると、この論理回路は、コレクタを電源
電位Ｖｃｃ供給用の第１の電源供給端子ＴＰ１に接続し
エミッタを出力端子ＴＯに接続したＮＰＮ型の第１のバ
イポーラトランジスタＱ１と、コレクタを出力端子ＴＯ
に接続しエミッタを接地電位（またはＶｃｃによりも低
い基準電位）供給用の第２の電源供給端子ＴＰ２に接続
したＮＰＮ型の第２のバイポーラトランジスタＱ２とを
含む論理演算出力回路を備える。第１のバイポーラトラ
ンジスタＱ１のコレクタ・ベース間には、入力端子ＴＩ
からの入力信号ＩＮに応答してこのコレクタ・ベース間
をＯＮ／ＯＦＦ制御するＰチャネルＭＯＳトランジスタ
ＭＰ１から成る第１のＭＯＳトランジスタ回路１が接続
され、第２のバイポーラトランジスタＱ２のコレクタ・
ベース間には、入力信号ＩＮに応答してこのコレクタ・
ベース間とは逆相でＯＮ／ＯＦＦ制御するＮチャネルＭ
ＯＳトランジスタＭＮ１から成る第２のＭＯＳトランジ
スタ回路２が接続してある。バイポーラトランジスタＱ
１およびＱ２の各各のベース・エミッタ間にそれぞれ接
続された第１および第２の抵抗Ｒ１およびＲ２はベース
電荷放電回路を構成する。出力端子ＴＯと電源供給端子
ＴＰ２との間には容量性の負荷回路５が接続される。
【０００４】入力信号ＩＮの高レベルから低レベルの変
化は、ＭＯＳトランジスタ回路１のＰチャネルＭＯＳト
ランジスタＭＰ１をＯＦＦからＯＮにし、その結果、バ
イポーラトランジスタＱ１のベースに電流が供給され
る。このベース電流に応答してバイポーラトランジスタ
Ｑ１のコレクタ・エミッタ電流はベース電流の数倍から
数十倍の値になり、出力端子ＴＯに接続された負荷回路
５を充電する。一方、入力信号ＩＮの上記変化に応答し
てＭＯＳトランジスタ回路２のＮチャネルＭＯＳトラン
ジスタはＯＮからＯＦＦとなり、バイポーラトランジス
タＱ２へのベース電流の供給を停止する。このとき、バ
イポーラトランジスタＱ２のベースに蓄積されていた電
荷は、抵抗Ｒ２により放電されるので、バイポーラトラ
ンジスタＱ２は短時間にＯＮからＯＦＦへと遷移する。
上述のとおり、入力信号ＩＮの高レベルから低レベルへ
の変化に応答してトランジスタＱ１はＯＮ、トランジス
タＱ２はＯＦＦになるが、負荷回路５は短時間に電源電
位Ｖｃｃに近い値まで充電される。
化は、ＭＯＳトランジスタ回路１のＰチャネルＭＯＳト
ランジスタＭＰ１をＯＦＦからＯＮにし、その結果、バ
イポーラトランジスタＱ１のベースに電流が供給され
る。このベース電流に応答してバイポーラトランジスタ
Ｑ１のコレクタ・エミッタ電流はベース電流の数倍から
数十倍の値になり、出力端子ＴＯに接続された負荷回路
５を充電する。一方、入力信号ＩＮの上記変化に応答し
てＭＯＳトランジスタ回路２のＮチャネルＭＯＳトラン
ジスタはＯＮからＯＦＦとなり、バイポーラトランジス
タＱ２へのベース電流の供給を停止する。このとき、バ
イポーラトランジスタＱ２のベースに蓄積されていた電
荷は、抵抗Ｒ２により放電されるので、バイポーラトラ
ンジスタＱ２は短時間にＯＮからＯＦＦへと遷移する。
上述のとおり、入力信号ＩＮの高レベルから低レベルへ
の変化に応答してトランジスタＱ１はＯＮ、トランジス
タＱ２はＯＦＦになるが、負荷回路５は短時間に電源電
位Ｖｃｃに近い値まで充電される。
【０００５】逆に入力信号ＩＮの低レベルから高レベル
への変化は、ＰチャネルＭＯＳトラジスタＭＰ１をＯＮ
からＯＦＦにし、バイポーラトランジスタＱ１へのベー
ス電流の供給を停止する。このとき、ベースに蓄積され
ていた電荷は抵抗Ｒ１により放電されるので、バイポー
ラトランジスタＱ１は短時間にＯＮからＯＦＦへと遷移
し、負荷回路５に対する充電を停止する。一方、入力信
号ＩＮの上記変化はＮチャネルＭＯＳトランジスタＭＮ
１をＯＦＦからＯＮにし、その結果、バイポーラトラン
ジスタＱ２のベースには負荷回路５からの電流が供給さ
れる。このベース電流に応答してトランジスタＱ２はＯ
Ｎになりコレクタ・エミッタには負荷回路５の電荷によ
る大電流が流れ、その電荷は短時間に放電され負荷回路
５の端子、すなわち出力信号ＯＵＴは接地電位になる。
への変化は、ＰチャネルＭＯＳトラジスタＭＰ１をＯＮ
からＯＦＦにし、バイポーラトランジスタＱ１へのベー
ス電流の供給を停止する。このとき、ベースに蓄積され
ていた電荷は抵抗Ｒ１により放電されるので、バイポー
ラトランジスタＱ１は短時間にＯＮからＯＦＦへと遷移
し、負荷回路５に対する充電を停止する。一方、入力信
号ＩＮの上記変化はＮチャネルＭＯＳトランジスタＭＮ
１をＯＦＦからＯＮにし、その結果、バイポーラトラン
ジスタＱ２のベースには負荷回路５からの電流が供給さ
れる。このベース電流に応答してトランジスタＱ２はＯ
Ｎになりコレクタ・エミッタには負荷回路５の電荷によ
る大電流が流れ、その電荷は短時間に放電され負荷回路
５の端子、すなわち出力信号ＯＵＴは接地電位になる。
【０００６】なお、この論理回路においては、充電進行
中の負荷回路５の端子電圧と電源電位Ｖｃｃとの差がバ
イポーラトランジスタＱ１のベース・エミッタ間電圧と
ほぼ等しくなるとバイポーラトランジスタＱ１はＯＦＦ
になるが、その後はトランジスタＭＰ１及び抵抗Ｒ１を
通して負荷回路５の充電が行われるので、負荷回路５の
端子電圧の最大値は電源電位Ｖｃｃとなる。また、負荷
回路５の端子電圧がトラジスタＱ２のベース・エミッタ
間電圧とほぼ等しくなると、バイポーラトランジスタＱ
２はＯＦＦになるが、その後はトランジスタＭＮ１及び
抵抗Ｒ２を通して負荷回路５の放電が行われるので、負
荷回路５の端子電圧の最低値は接地電位となる。
中の負荷回路５の端子電圧と電源電位Ｖｃｃとの差がバ
イポーラトランジスタＱ１のベース・エミッタ間電圧と
ほぼ等しくなるとバイポーラトランジスタＱ１はＯＦＦ
になるが、その後はトランジスタＭＰ１及び抵抗Ｒ１を
通して負荷回路５の充電が行われるので、負荷回路５の
端子電圧の最大値は電源電位Ｖｃｃとなる。また、負荷
回路５の端子電圧がトラジスタＱ２のベース・エミッタ
間電圧とほぼ等しくなると、バイポーラトランジスタＱ
２はＯＦＦになるが、その後はトランジスタＭＮ１及び
抵抗Ｒ２を通して負荷回路５の放電が行われるので、負
荷回路５の端子電圧の最低値は接地電位となる。
【０００７】この論理回路においては、動作の高速化の
ために抵抗Ｒ１およびＲ２の値を小さくすると、ベース
電荷の放電時間が短縮されるためトランジスタＱ１およ
びＱ２のＯＮからＯＦＦへの遷移時間は短かくなるが、
ＯＦＦからＯＮへの遷移時間は、抵抗Ｒ１およびＲ２へ
のバイパス電流の増大のために長くなる。また、抵抗Ｒ
１およびＲ２の値を大きくすると、ＯＦＦからＯＮへの
遷移時間は短かくなるが、ＯＮからＯＦＦへの遷移時間
が長くなる。
ために抵抗Ｒ１およびＲ２の値を小さくすると、ベース
電荷の放電時間が短縮されるためトランジスタＱ１およ
びＱ２のＯＮからＯＦＦへの遷移時間は短かくなるが、
ＯＦＦからＯＮへの遷移時間は、抵抗Ｒ１およびＲ２へ
のバイパス電流の増大のために長くなる。また、抵抗Ｒ
１およびＲ２の値を大きくすると、ＯＦＦからＯＮへの
遷移時間は短かくなるが、ＯＮからＯＦＦへの遷移時間
が長くなる。
【０００８】従来技術による論理回路のもう一つの例を
示す図１１を参照すると、この論理回路は、入力信号Ｉ
Ｎに応答してバイポーラトランジスタＱ１のベースと第
２の電源供給端子ＴＰ２との間をバイポーラトランジス
タＱ１のコレクタ・ベース間のＯＮ／ＯＦＦとは逆相で
ＯＮ／ＯＦＦ制御するＮチャネルＭＯＳトランジスタＭ
Ｎ２から成る第３のＭＯＳトランジスタ回路３と、出力
端子ＴＯの信号（ＯＵＴ）レベルに応答してバイポーラ
トランジスタＱ２のベース・エミッタ間をＯＮ／ＯＦＦ
制御するＮチャネルＭＯＳトランジスタＭＮ３とを備え
る。このベース電荷放電回路以外は図１０と同一であ
る。
示す図１１を参照すると、この論理回路は、入力信号Ｉ
Ｎに応答してバイポーラトランジスタＱ１のベースと第
２の電源供給端子ＴＰ２との間をバイポーラトランジス
タＱ１のコレクタ・ベース間のＯＮ／ＯＦＦとは逆相で
ＯＮ／ＯＦＦ制御するＮチャネルＭＯＳトランジスタＭ
Ｎ２から成る第３のＭＯＳトランジスタ回路３と、出力
端子ＴＯの信号（ＯＵＴ）レベルに応答してバイポーラ
トランジスタＱ２のベース・エミッタ間をＯＮ／ＯＦＦ
制御するＮチャネルＭＯＳトランジスタＭＮ３とを備え
る。このベース電荷放電回路以外は図１０と同一であ
る。
【０００９】この論理回路においては、入力信号ＩＮの
高レベルから低レベルの変化は、ＭＯＳトランジスタ回
路１のＰチャネルＭＯＳトランジスタＭＰ１をＯＦＦか
らＯＮにし、ＭＯＳトランジスタ回路３のＮチャネルＭ
ＯＳトランジスタＭＮ２をＯＮからＯＦＦにするので、
ＰチャネルＭＯＳトランジスタＭＰ１に流れる電流全て
がバイポーラトランジスタＱ１のベース電流となり、ト
ランジスタＱ１は急速にＯＮとなる。
高レベルから低レベルの変化は、ＭＯＳトランジスタ回
路１のＰチャネルＭＯＳトランジスタＭＰ１をＯＦＦか
らＯＮにし、ＭＯＳトランジスタ回路３のＮチャネルＭ
ＯＳトランジスタＭＮ２をＯＮからＯＦＦにするので、
ＰチャネルＭＯＳトランジスタＭＰ１に流れる電流全て
がバイポーラトランジスタＱ１のベース電流となり、ト
ランジスタＱ１は急速にＯＮとなる。
【００１０】一方、入力信号ＩＮの上記変化に応答して
ＭＯＳトランジスタ回路２のＮチャネルＭＯＳトランジ
スタＭＮ１はＯＮからＯＦＦへと変化し、バイポーラト
ランジスタＱ２へのベース電流の供給を停止する。この
とき、ＮチャネルＭＯＳトランジスタＭＮ３はＯＮにな
っているので、バイポーラトランジスタＱ２のベース電
荷はこのトランジスタＭＮ３を通して放電され、バイポ
ーラトランジスタＱ２は急速にＯＦＦになる。従って、
負荷回路５は急速に電源電位Ｖｃｃ付近まで充電され
る。
ＭＯＳトランジスタ回路２のＮチャネルＭＯＳトランジ
スタＭＮ１はＯＮからＯＦＦへと変化し、バイポーラト
ランジスタＱ２へのベース電流の供給を停止する。この
とき、ＮチャネルＭＯＳトランジスタＭＮ３はＯＮにな
っているので、バイポーラトランジスタＱ２のベース電
荷はこのトランジスタＭＮ３を通して放電され、バイポ
ーラトランジスタＱ２は急速にＯＦＦになる。従って、
負荷回路５は急速に電源電位Ｖｃｃ付近まで充電され
る。
【００１１】次に、入力信号ＩＮの低レベルから高レベ
ルへの変化は、上述の動作と逆相のほぼ同様の動作を各
回路素子に生じさせ、その結果、負荷回路５の電荷は急
速に放電されその端子電圧は接地電位にほぼ等しい値に
なる。
ルへの変化は、上述の動作と逆相のほぼ同様の動作を各
回路素子に生じさせ、その結果、負荷回路５の電荷は急
速に放電されその端子電圧は接地電位にほぼ等しい値に
なる。
【００１２】
【発明が解決しようとする課題】しかしながら、この論
理回路は、負荷回路５の充電をバイポーラトランジスタ
Ｑ１のエミッタ電流のみによって行い、したがってこの
トランジスタＱ１のベース・エミッタ間電圧降下の影響
を受けるので、負荷回路５の充電後の端子電圧の最大値
は電源電位Ｖｃｃよりもこのベース・エミッタ間電圧だ
け低い値となる。一方、負荷回路５の放電が進み負荷回
路５の端子電圧が接地電位に近ずくと、まずＮチャネル
ＭＯＳトランジスタＭＮ３がＯＦＦになり、更に低下し
てバイポーラトランジスタＱ２のベース・エミッタ間電
圧と等しくなるとトランジスタＱ２もＯＦＦとなり、負
荷回路５の放電は停止する。すなわち負荷回路５の端子
電圧の最低値は、接地電位よりも上記トランジスタＱ２
のベース・エミッタ間電圧だけ高い値となる。出力信号
ＯＵＴの振幅がそれだけ小さくなり、従ってノイズマー
ジンが低下する。
理回路は、負荷回路５の充電をバイポーラトランジスタ
Ｑ１のエミッタ電流のみによって行い、したがってこの
トランジスタＱ１のベース・エミッタ間電圧降下の影響
を受けるので、負荷回路５の充電後の端子電圧の最大値
は電源電位Ｖｃｃよりもこのベース・エミッタ間電圧だ
け低い値となる。一方、負荷回路５の放電が進み負荷回
路５の端子電圧が接地電位に近ずくと、まずＮチャネル
ＭＯＳトランジスタＭＮ３がＯＦＦになり、更に低下し
てバイポーラトランジスタＱ２のベース・エミッタ間電
圧と等しくなるとトランジスタＱ２もＯＦＦとなり、負
荷回路５の放電は停止する。すなわち負荷回路５の端子
電圧の最低値は、接地電位よりも上記トランジスタＱ２
のベース・エミッタ間電圧だけ高い値となる。出力信号
ＯＵＴの振幅がそれだけ小さくなり、従ってノイズマー
ジンが低下する。
【００１３】この論理回路のＭＯＳトランジスタＭＰ１
およびＭＮ２のＯＮ／ＯＦＦ動作、及びＭＯＳトランジ
スタＭＮ１およびＭＮ３のＯＮ／ＯＦＦ動作を示す図１
２を参照すると、入力信号ＩＮの高レベルから低レベル
への変化に応じＭＯＳトランジスタＭＰ１がＯＮになる
時点Ｔ１でＭＯＳトランジスタＭＮ２はまだＯＦＦ状態
に達していない。従って、ＯＮになったＭＯＳトランジ
スタＭＰ１を通じてバイポーラトランジスタＱ１のベー
スに供給されこのトランジスタＱ１をＯＮに電流の一部
がＭＯＳトランジスタＭＮ２によて接地電源にバイパス
されバイポーラトランジスタＱ１のＯＮへの遷移が遅延
する。その原因は、これら２つのＭＯＳトランジスタＭ
Ｐ１およびＭＮ２のしきい値電圧の差である。一方、入
力信号ＩＮの低レベルから高レベルへの変化に応答して
ＭＯＳトランジスタＭＮ１がＯＮになる時点Ｔ３でＭＯ
ＳトランジスタＭＮ３はまだＯＦＦ状態に達していな
い。従って、ＯＮになってＭＯＳトランジスタＭＮ１を
通じてバイポーラトランジスタＱ２のベースに供給され
このトランジスタＱ２をＯＮにすべき電流の一部がＭＯ
ＳトランジスタＭＮ３によって接地電源にバイパスさ
れ、パイポーラトランジスタＱ２のＯＮへの遷移が遅延
する。この遅延は、ＭＯＳトランジスタＭＮ１およびＭ
Ｎ３のゲート入力信号の違いに起因する。
およびＭＮ２のＯＮ／ＯＦＦ動作、及びＭＯＳトランジ
スタＭＮ１およびＭＮ３のＯＮ／ＯＦＦ動作を示す図１
２を参照すると、入力信号ＩＮの高レベルから低レベル
への変化に応じＭＯＳトランジスタＭＰ１がＯＮになる
時点Ｔ１でＭＯＳトランジスタＭＮ２はまだＯＦＦ状態
に達していない。従って、ＯＮになったＭＯＳトランジ
スタＭＰ１を通じてバイポーラトランジスタＱ１のベー
スに供給されこのトランジスタＱ１をＯＮに電流の一部
がＭＯＳトランジスタＭＮ２によて接地電源にバイパス
されバイポーラトランジスタＱ１のＯＮへの遷移が遅延
する。その原因は、これら２つのＭＯＳトランジスタＭ
Ｐ１およびＭＮ２のしきい値電圧の差である。一方、入
力信号ＩＮの低レベルから高レベルへの変化に応答して
ＭＯＳトランジスタＭＮ１がＯＮになる時点Ｔ３でＭＯ
ＳトランジスタＭＮ３はまだＯＦＦ状態に達していな
い。従って、ＯＮになってＭＯＳトランジスタＭＮ１を
通じてバイポーラトランジスタＱ２のベースに供給され
このトランジスタＱ２をＯＮにすべき電流の一部がＭＯ
ＳトランジスタＭＮ３によって接地電源にバイパスさ
れ、パイポーラトランジスタＱ２のＯＮへの遷移が遅延
する。この遅延は、ＭＯＳトランジスタＭＮ１およびＭ
Ｎ３のゲート入力信号の違いに起因する。
【００１４】ＮチャネルＭＯＳトランジスタＭＮ２およ
びＭＮ３による上述のバイパス電流は、バイポーラトラ
ンジスタＱ１およびＱ２のＯＮへの遷移を遅延させるだ
けでなく、この論理回路全体の消費電力を増大させる。
びＭＮ３による上述のバイパス電流は、バイポーラトラ
ンジスタＱ１およびＱ２のＯＮへの遷移を遅延させるだ
けでなく、この論理回路全体の消費電力を増大させる。
【００１５】したがって、本発明の目的は、出力信号の
振幅を拡大しノイズマージンを改善した低消費電力型高
速論理回路を提供することにある。
振幅を拡大しノイズマージンを改善した低消費電力型高
速論理回路を提供することにある。
【００１６】
【課題を解決するための手段】第１の発明の論理回路
は、コレクタを第１の電源供線端子に接続しエミッタを
出力端子に接続した第１のバイポーラトランジスタと、
コレクタを出力端子に接続しエミッタを第２の電源供給
端子に接続した第２のバイポーラトランジスタとから成
る信号出力回路を備え、第１のバイポーラトランジスタ
のコレクタ・ベース間には入力信号に対する所定の論理
演算の結果に応答してバイパス回路を形成する一導電型
の第１のＭＯＳトランジスタ回路を備え、第２のバイポ
ーラトランジスタのコレクタ・ベース間には入力信号に
対する所定の論理演算の結果に応答して上述のバイパス
回路と逆相で相補的なバイパス回路を形成する逆導電型
の第２のＭＯＳトランジスタ回路を備える。第１のバイ
ポーラトランジスタのベースと第２の電源供給端子との
間に入力信号に対する所定の論理演算の結果に応答して
上述の相補的バイパス回路と同相でＯＮ／ＯＦＦ制御す
る逆導電型の第３のＭＯＳトランジスタ回路と、第２の
バイポーラトランジスタのベースをエミッタとの間に、
制御回路によりＯＮ／ＯＦＦ制御される逆導電型のＭＯ
Ｓトランジスタとから成るベース電荷放電回路を備え
る。また出力信号の振幅拡大用回路として、制御回路に
よりＯＮ／ＯＦＦ制御される一導電型のＭＯＳトランジ
スタを第１のバイポーラトランジスタのベース・エミッ
タ間に備える。制御回路は、出力端子又は第１のバイポ
ーラトランジスタのベースの信号レベルを反転して上述
の一導電型及び逆導電型のＭＯＳトランジスタのベース
に供給する反転回路により構成される。
は、コレクタを第１の電源供線端子に接続しエミッタを
出力端子に接続した第１のバイポーラトランジスタと、
コレクタを出力端子に接続しエミッタを第２の電源供給
端子に接続した第２のバイポーラトランジスタとから成
る信号出力回路を備え、第１のバイポーラトランジスタ
のコレクタ・ベース間には入力信号に対する所定の論理
演算の結果に応答してバイパス回路を形成する一導電型
の第１のＭＯＳトランジスタ回路を備え、第２のバイポ
ーラトランジスタのコレクタ・ベース間には入力信号に
対する所定の論理演算の結果に応答して上述のバイパス
回路と逆相で相補的なバイパス回路を形成する逆導電型
の第２のＭＯＳトランジスタ回路を備える。第１のバイ
ポーラトランジスタのベースと第２の電源供給端子との
間に入力信号に対する所定の論理演算の結果に応答して
上述の相補的バイパス回路と同相でＯＮ／ＯＦＦ制御す
る逆導電型の第３のＭＯＳトランジスタ回路と、第２の
バイポーラトランジスタのベースをエミッタとの間に、
制御回路によりＯＮ／ＯＦＦ制御される逆導電型のＭＯ
Ｓトランジスタとから成るベース電荷放電回路を備え
る。また出力信号の振幅拡大用回路として、制御回路に
よりＯＮ／ＯＦＦ制御される一導電型のＭＯＳトランジ
スタを第１のバイポーラトランジスタのベース・エミッ
タ間に備える。制御回路は、出力端子又は第１のバイポ
ーラトランジスタのベースの信号レベルを反転して上述
の一導電型及び逆導電型のＭＯＳトランジスタのベース
に供給する反転回路により構成される。
【００１７】第２の発明の論理回路は、上述の信号出力
回路たる第１及び第２のバイポーラトランジスタと、こ
れらバイポーラトランジスタのコレクタ・ベース間のＯ
Ｎ／ＯＦＦ制御を行う第１及び第２のＭＯＳトランジス
タ回路と、ベース電荷放電用回路たる第３のＭＯＳトラ
ンジスタ回路と、逆導電型のＭＯＳトランジスタとを備
え、第１のバイポーラトランジスタのベースと第３のＭ
ＯＳトランジスタ回路との間には、制御回路によりＯＮ
／ＯＦＦ制御される逆導電型のＭＯＳトランジスタ備え
る。制御回路は、出力端子又は第１のバイポーラトラン
ジスタのベースの信号レベルを反転してベース電荷放電
用回路たる逆導電型のＭＯＳトランジスタのゲートへ供
給する第１の反転回路と、この第１の反転回路の出力信
号のレベルを反転して上述の逆導電型のＭＯＳトランジ
スタのゲートへ供給する第２の反転回路とにより構成さ
れる。
回路たる第１及び第２のバイポーラトランジスタと、こ
れらバイポーラトランジスタのコレクタ・ベース間のＯ
Ｎ／ＯＦＦ制御を行う第１及び第２のＭＯＳトランジス
タ回路と、ベース電荷放電用回路たる第３のＭＯＳトラ
ンジスタ回路と、逆導電型のＭＯＳトランジスタとを備
え、第１のバイポーラトランジスタのベースと第３のＭ
ＯＳトランジスタ回路との間には、制御回路によりＯＮ
／ＯＦＦ制御される逆導電型のＭＯＳトランジスタ備え
る。制御回路は、出力端子又は第１のバイポーラトラン
ジスタのベースの信号レベルを反転してベース電荷放電
用回路たる逆導電型のＭＯＳトランジスタのゲートへ供
給する第１の反転回路と、この第１の反転回路の出力信
号のレベルを反転して上述の逆導電型のＭＯＳトランジ
スタのゲートへ供給する第２の反転回路とにより構成さ
れる。
【００１８】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１９】本発明の第１の実施例を示す図１を参照す
ると、この論理回路は、図１１に示された従来の論理回
路に加えて第１のバイポーラトランジスタＱ１のベース
・エミッタ間に接続したＰチャネルＭＯＳトランジスタ
ＭＰ２と、出力端子ＴＯの信号をレベル反転してこのト
ランジスタＭＰ２のゲートへ供給する反転回路ＩＶ１か
ら成る制御回路４とを備えるとともに、ＮチャネルＭＯ
ＳトランジスタＭＮ３のゲートにも出力端子ＴＯの信号
のレベル反転出力を上述の反転回路ＩＶ１から供給して
いる。
ると、この論理回路は、図１１に示された従来の論理回
路に加えて第１のバイポーラトランジスタＱ１のベース
・エミッタ間に接続したＰチャネルＭＯＳトランジスタ
ＭＰ２と、出力端子ＴＯの信号をレベル反転してこのト
ランジスタＭＰ２のゲートへ供給する反転回路ＩＶ１か
ら成る制御回路４とを備えるとともに、ＮチャネルＭＯ
ＳトランジスタＭＮ３のゲートにも出力端子ＴＯの信号
のレベル反転出力を上述の反転回路ＩＶ１から供給して
いる。
【００２０】制御回路４は、ＰチャネルＭＯＳトランジ
スタＭＰ２を、ＭＯＳトランジスタ回路１のＯＮからＯ
ＦＦへの遷移及びＯＦＦからＯＮへの遷移よりも所定の
時間だけ遅延してそれぞれＯＮ／ＯＦＦ制御およびＯＦ
Ｆ／ＯＮ制御する。同様に制御回路４によるＮチャネル
ＭＯＳトランジスタＭＮ３のＯＮ／ＯＦＦおよびＯＦＦ
／ＯＮ制御は、ＭＯＳトランジスタ回路２のＯＮからＯ
ＦＦへの遷移及びＯＦＦからＯＮへの遷移よりも所定の
時間だけ遅延させる。
スタＭＰ２を、ＭＯＳトランジスタ回路１のＯＮからＯ
ＦＦへの遷移及びＯＦＦからＯＮへの遷移よりも所定の
時間だけ遅延してそれぞれＯＮ／ＯＦＦ制御およびＯＦ
Ｆ／ＯＮ制御する。同様に制御回路４によるＮチャネル
ＭＯＳトランジスタＭＮ３のＯＮ／ＯＦＦおよびＯＦＦ
／ＯＮ制御は、ＭＯＳトランジスタ回路２のＯＮからＯ
ＦＦへの遷移及びＯＦＦからＯＮへの遷移よりも所定の
時間だけ遅延させる。
【００２１】入力信号ＩＮの高レベルから低レベルへの
変化は、ＰチャネルＭＯＳトランジスタＭＰ１をＯＦＦ
からＯＮにし、バイポーラトランジスタＱ１に対しベー
ス電流を供給する。このときＰチャネルＭＯＳトランジ
スタＭＰ２はＯＦＦとなっているので、バイポーラトラ
ンジスタＱ１のベース電流はこのトランジスタＭＰ２の
影響を受けることはなく、したがってバイポーラトラン
ジスタＱ１のＯＮからＯＦＦへの遷移は遅延を生じな
い。一方、入力信号ＩＮの上記変化に応答してＮチャネ
ルＭＯＳトランジスタＭＮ１はＯＮからＯＦＦになりバ
イポーラトランジスタＱ２に対するベース電流の供給を
停止する。このときＮチャネルＭＯＳトランジスタＭＮ
３はＯＮ状態にあるので、バイポーラトランジスタＱ２
のベース電荷はこのＮチャネルＭＯＳトランジスタＭＮ
３を通して放電され、バイポーラトランジスタＱ２は遅
延なくＯＦＦになる。従って、負荷回路５の充電は急速
に進みその端子電圧は電源電位Ｖｃｃに近い値となる。
変化は、ＰチャネルＭＯＳトランジスタＭＰ１をＯＦＦ
からＯＮにし、バイポーラトランジスタＱ１に対しベー
ス電流を供給する。このときＰチャネルＭＯＳトランジ
スタＭＰ２はＯＦＦとなっているので、バイポーラトラ
ンジスタＱ１のベース電流はこのトランジスタＭＰ２の
影響を受けることはなく、したがってバイポーラトラン
ジスタＱ１のＯＮからＯＦＦへの遷移は遅延を生じな
い。一方、入力信号ＩＮの上記変化に応答してＮチャネ
ルＭＯＳトランジスタＭＮ１はＯＮからＯＦＦになりバ
イポーラトランジスタＱ２に対するベース電流の供給を
停止する。このときＮチャネルＭＯＳトランジスタＭＮ
３はＯＮ状態にあるので、バイポーラトランジスタＱ２
のベース電荷はこのＮチャネルＭＯＳトランジスタＭＮ
３を通して放電され、バイポーラトランジスタＱ２は遅
延なくＯＦＦになる。従って、負荷回路５の充電は急速
に進みその端子電圧は電源電位Ｖｃｃに近い値となる。
【００２２】出力端子ＴＯを通じて負荷回路５の端子電
圧のレベル反転出力を受けるＰチャネルトランジスタＭ
Ｐ２は、負荷回路５の上記充電の途中でＯＮになるの
で、負荷回路５の端子電圧が電源電位Ｖｃｃに近ずいて
バイポーラトランジスタＱ１がＯＦＦになったあとも、
ともにＯＮ状態にあるＰチャネルＭＯＳトランジスタＭ
Ｐ１およびＭＰ２により負荷回路５の充電が続き、この
充電は負荷回路５の端子電圧が電源電位Ｖｃｃに達する
まで継続する。
圧のレベル反転出力を受けるＰチャネルトランジスタＭ
Ｐ２は、負荷回路５の上記充電の途中でＯＮになるの
で、負荷回路５の端子電圧が電源電位Ｖｃｃに近ずいて
バイポーラトランジスタＱ１がＯＦＦになったあとも、
ともにＯＮ状態にあるＰチャネルＭＯＳトランジスタＭ
Ｐ１およびＭＰ２により負荷回路５の充電が続き、この
充電は負荷回路５の端子電圧が電源電位Ｖｃｃに達する
まで継続する。
【００２３】一方、入力信号ＩＮの低レベルから高レベ
ルへの変化は、ＰチャネルＭＯＳトランジスタＭＰ１を
ＯＮからＯＦＦにしバイポーラトランジスタＱ１へのベ
ース電流の供給を停止する。このときＮチャネルＭＯＳ
トランジスタＭＮ２はＯＦＦからＯＮになるので、バイ
ポーラトランジスタＱ１のベース電荷はそのトランジス
タＭＮ２を通して放電され、その結果、バイポーラトラ
ンジスタＱ１は急速にＯＦＦになる。一方、入力信号Ｉ
Ｎのこの変化はＮチャネルＭＯＳトランジスタＭＮ１を
ＯＦＦからＯＮし、その結果バイポーラトランジスタＱ
２にベース電流が供給される。このとき、ＮチャネルＭ
ＯＳトランジスタＭＮ３はＯＦＦの状態にあるので、Ｎ
チャネルＭＯＳトランジスタＭＮ１からの電流はトラン
ジスタＭＮ３によるバイパス回路の影響を受けることな
く全てバイポーラトランジスタのベース電流となり、そ
の結果、トランジスタＱ２は急速にＯＮになる。従って
負荷回路５は遅延なく放電する。
ルへの変化は、ＰチャネルＭＯＳトランジスタＭＰ１を
ＯＮからＯＦＦにしバイポーラトランジスタＱ１へのベ
ース電流の供給を停止する。このときＮチャネルＭＯＳ
トランジスタＭＮ２はＯＦＦからＯＮになるので、バイ
ポーラトランジスタＱ１のベース電荷はそのトランジス
タＭＮ２を通して放電され、その結果、バイポーラトラ
ンジスタＱ１は急速にＯＦＦになる。一方、入力信号Ｉ
Ｎのこの変化はＮチャネルＭＯＳトランジスタＭＮ１を
ＯＦＦからＯＮし、その結果バイポーラトランジスタＱ
２にベース電流が供給される。このとき、ＮチャネルＭ
ＯＳトランジスタＭＮ３はＯＦＦの状態にあるので、Ｎ
チャネルＭＯＳトランジスタＭＮ１からの電流はトラン
ジスタＭＮ３によるバイパス回路の影響を受けることな
く全てバイポーラトランジスタのベース電流となり、そ
の結果、トランジスタＱ２は急速にＯＮになる。従って
負荷回路５は遅延なく放電する。
【００２４】出力信号ＯＵＴのレベル反転出力を受ける
ＮチャネルＭＯＳトランジスタＭＮ３は負荷回路５の上
記放電の途中でＯＮになるので、負荷回路５の端子電圧
が接地電位近傍になるまで放電が進んでバイポーラトラ
ンジスタＱ２がＯＦＦになったあとも、ともにＯＮ状態
にあるＮチャネルＭＯＳトランジスタＭＮ１およびＭＮ
３によって負荷回路５の放電が続き、この放電は負荷回
路５の端子電圧が接地電位に達するまで継続する。
ＮチャネルＭＯＳトランジスタＭＮ３は負荷回路５の上
記放電の途中でＯＮになるので、負荷回路５の端子電圧
が接地電位近傍になるまで放電が進んでバイポーラトラ
ンジスタＱ２がＯＦＦになったあとも、ともにＯＮ状態
にあるＮチャネルＭＯＳトランジスタＭＮ１およびＭＮ
３によって負荷回路５の放電が続き、この放電は負荷回
路５の端子電圧が接地電位に達するまで継続する。
【００２５】上述のとおり、入力信号ＩＮの高レベルか
ら低レベルへの変化および低レベルから高レベルへの変
化にそれぞれ応答してこの論理回路は負荷回路５の端子
電圧がＶｃｃおよび接地電位にそれぞれ達するように負
荷回路５を駆動できるので、この論理回路の出力信号Ｏ
ＵＴ、すなわち負荷回路５の端子電圧の振幅は図１１の
従来技術による回路の出力信号に比べて拡大され、ノイ
ズマージンはそれだけ大きくなる。
ら低レベルへの変化および低レベルから高レベルへの変
化にそれぞれ応答してこの論理回路は負荷回路５の端子
電圧がＶｃｃおよび接地電位にそれぞれ達するように負
荷回路５を駆動できるので、この論理回路の出力信号Ｏ
ＵＴ、すなわち負荷回路５の端子電圧の振幅は図１１の
従来技術による回路の出力信号に比べて拡大され、ノイ
ズマージンはそれだけ大きくなる。
【００２６】上述の第１の実施例における制御回路４の
反転回路ＩＶ１は、出力端子ＴＯの信号レベルを反転し
てＭＯＳトランジスタＭＰ２およびＭＮ３のゲートに供
給しているが、図２に示す第２の実施例のとおり、バイ
ポーラトランジスタＱ１のベース入力の反転出力をこれ
らＭＯＳトランジスタＭＰ２およびＭＮ３に供給しても
差支えない。
反転回路ＩＶ１は、出力端子ＴＯの信号レベルを反転し
てＭＯＳトランジスタＭＰ２およびＭＮ３のゲートに供
給しているが、図２に示す第２の実施例のとおり、バイ
ポーラトランジスタＱ１のベース入力の反転出力をこれ
らＭＯＳトランジスタＭＰ２およびＭＮ３に供給しても
差支えない。
【００２７】この実施例はこれらＭＯＳトラジスタＭＰ
２及びＭＮ３のＯＮ／ＯＦＦ制御のタイミングがわずか
にずれていることを除き、その動作及び効果が第１の実
施例と全く同一であるので、これ以上の説明は省略す
る。
２及びＭＮ３のＯＮ／ＯＦＦ制御のタイミングがわずか
にずれていることを除き、その動作及び効果が第１の実
施例と全く同一であるので、これ以上の説明は省略す
る。
【００２８】上述の第１および第２の実施例の論理回路
のＭＯＳトランジスタＭＰ１およびＭＮ２のＯＮ／ＯＦ
Ｆ制御、およびＭＯＳトランジスタＭＮ１およびＭＮ３
のＯＮ／ＯＦＦ動作を示す図３を参照すると、ＭＯＳト
ラジスタＭＮ１がＯＮになる時点Ｔ３でＭＯＳトランジ
スタＭＮ３はＯＦＦになっているので、トランジスタＭ
Ｎ１からの電流がすべてバイポーラトランジスタＱ２の
ベース電流となる。従ってバイポーラトランジスタＱ２
のＯＮへの遷移速度が速くなる。すなわち、ＭＯＳトラ
ンジスタＭＮ３のゲート入力を制御回路４（図１）およ
び４ａ（図２）の出力することにより、出力信号ＯＵＴ
の低レベル側の振幅拡大，高速動作および低消費電力の
３つの効果が得られる。
のＭＯＳトランジスタＭＰ１およびＭＮ２のＯＮ／ＯＦ
Ｆ制御、およびＭＯＳトランジスタＭＮ１およびＭＮ３
のＯＮ／ＯＦＦ動作を示す図３を参照すると、ＭＯＳト
ラジスタＭＮ１がＯＮになる時点Ｔ３でＭＯＳトランジ
スタＭＮ３はＯＦＦになっているので、トランジスタＭ
Ｎ１からの電流がすべてバイポーラトランジスタＱ２の
ベース電流となる。従ってバイポーラトランジスタＱ２
のＯＮへの遷移速度が速くなる。すなわち、ＭＯＳトラ
ンジスタＭＮ３のゲート入力を制御回路４（図１）およ
び４ａ（図２）の出力することにより、出力信号ＯＵＴ
の低レベル側の振幅拡大，高速動作および低消費電力の
３つの効果が得られる。
【００２９】次に図４を参照すると、この図に示した本
発明の第３の実施例は上述の第２の実施例のＰチャネル
ＭＯＳトランジスタＭＰ２の代わりに、ＮチャネルＭＯ
ＳトランジスタＭＮ４をＭＯＳトランジスタ回路１およ
び３の間に挿入し、制御回路４の代わりに、レベル反転
回路ＩＶ１およびＩＶ２の直列回路から成り両者の接続
点をＭＯＳトランジスタＭＮ３のゲートに、レベル反転
回路ＩＶ２の出力信号をＭＯＳトランジスタＭＮ４のゲ
ートにそれぞれ接続して構成した制御回路４ｂを備え
る。制御回路４ｂのこの構成から明らかなとおり、バイ
ポーラトランジスタＱ２のベース電荷放電回路たるＭＯ
ＳトランジスタＭＮ３のＯＮ／ＯＦＦ制御を反転回路Ｉ
Ｖ１の出力信号により行い、もう一方の反転回路ＩＶ２
から供給される制御回路４ｂの出力に応答するＭＯＳト
ランジスタＭＮ４を採用している点を除きこの実施例は
図１１に示した従来技術による論理回路と同一であるの
で、この実施例に特有のこれら部分を以下説明する。
発明の第３の実施例は上述の第２の実施例のＰチャネル
ＭＯＳトランジスタＭＰ２の代わりに、ＮチャネルＭＯ
ＳトランジスタＭＮ４をＭＯＳトランジスタ回路１およ
び３の間に挿入し、制御回路４の代わりに、レベル反転
回路ＩＶ１およびＩＶ２の直列回路から成り両者の接続
点をＭＯＳトランジスタＭＮ３のゲートに、レベル反転
回路ＩＶ２の出力信号をＭＯＳトランジスタＭＮ４のゲ
ートにそれぞれ接続して構成した制御回路４ｂを備え
る。制御回路４ｂのこの構成から明らかなとおり、バイ
ポーラトランジスタＱ２のベース電荷放電回路たるＭＯ
ＳトランジスタＭＮ３のＯＮ／ＯＦＦ制御を反転回路Ｉ
Ｖ１の出力信号により行い、もう一方の反転回路ＩＶ２
から供給される制御回路４ｂの出力に応答するＭＯＳト
ランジスタＭＮ４を採用している点を除きこの実施例は
図１１に示した従来技術による論理回路と同一であるの
で、この実施例に特有のこれら部分を以下説明する。
【００３０】入力信号ＩＮの高レベルから低レベルへの
変化は、ＭＯＳトランジスタＭＰ１をＯＦＦからＯＮに
する。このとき、出力信号ＯＵＴは低レベルの状態にあ
るので、ＭＯＳトランジスタＭＮ４はまだＯＦＦのまま
である。従ってバイポーラトランジスタＱ１のベースに
は、ＭＯＳトランジスタＭＰ１からの電流がＭＯＳトラ
ンジスタＭＮ４および制御回路４ｂによりバイパスされ
ることなくすべて供給され、バイポーラトランジスタＱ
１のＯＦＦからＯＮへの遷移速度が速くなる。また、バ
イパス電流がないので消費電力が低レベルに抑えられ
る。バイポーラトランジスタＱ１がＯＮになると、出力
信号ＯＵＴレベルは電源電位Ｖｃｃに向って上昇する。
制御回路４ｂを通じて供給されるこのレベル上昇に応答
してＭＯＳトランジスタＭＮ４はＯＮになり、ＭＯＳト
ランジスタ回路３とともにバイポーラトランジスタＱ１
のベース電荷放電回路を形成する。次に、入力信号ＩＮ
の低レベルから高レベルへの変化はＭＯＳトランジスタ
ＭＰ１およびＭＮ２をそれぞれＯＦＦおよびＯＮとす
る。この時点でＭＯＳトランジスタＭＮ４はＯＮのまま
であるので、バイポーラトランジスタＱ１のベース電荷
はＭＯＳトランジスタＭＮ４およびＭＮ２を通して放電
される。一方、ＭＯＳトランジスタＭＮ１およびＭＮ３
及びバイポーラトランジスタＱ２の動作は図１の論理回
路と同一であるのでその説明は省略する。
変化は、ＭＯＳトランジスタＭＰ１をＯＦＦからＯＮに
する。このとき、出力信号ＯＵＴは低レベルの状態にあ
るので、ＭＯＳトランジスタＭＮ４はまだＯＦＦのまま
である。従ってバイポーラトランジスタＱ１のベースに
は、ＭＯＳトランジスタＭＰ１からの電流がＭＯＳトラ
ンジスタＭＮ４および制御回路４ｂによりバイパスされ
ることなくすべて供給され、バイポーラトランジスタＱ
１のＯＦＦからＯＮへの遷移速度が速くなる。また、バ
イパス電流がないので消費電力が低レベルに抑えられ
る。バイポーラトランジスタＱ１がＯＮになると、出力
信号ＯＵＴレベルは電源電位Ｖｃｃに向って上昇する。
制御回路４ｂを通じて供給されるこのレベル上昇に応答
してＭＯＳトランジスタＭＮ４はＯＮになり、ＭＯＳト
ランジスタ回路３とともにバイポーラトランジスタＱ１
のベース電荷放電回路を形成する。次に、入力信号ＩＮ
の低レベルから高レベルへの変化はＭＯＳトランジスタ
ＭＰ１およびＭＮ２をそれぞれＯＦＦおよびＯＮとす
る。この時点でＭＯＳトランジスタＭＮ４はＯＮのまま
であるので、バイポーラトランジスタＱ１のベース電荷
はＭＯＳトランジスタＭＮ４およびＭＮ２を通して放電
される。一方、ＭＯＳトランジスタＭＮ１およびＭＮ３
及びバイポーラトランジスタＱ２の動作は図１の論理回
路と同一であるのでその説明は省略する。
【００３１】上述の第３の実施例における制御回路４ｂ
の入力側は、同実施例のとおり出力端子ＴＯに接続する
代わりに、図５の第４の実施例の制御回路４ｃのように
バイポーラトランジスタＱ１のベースに接続することも
できる。この実施例は、ＭＯＳトランジスタＭＮ３およ
びＭＮ４のＯＮ／ＯＦＦのタイミングが上述の第３の実
施例の場合とわずかにずれている以外その動作及び効果
は論理回路と全く同一であるので詳述しない。
の入力側は、同実施例のとおり出力端子ＴＯに接続する
代わりに、図５の第４の実施例の制御回路４ｃのように
バイポーラトランジスタＱ１のベースに接続することも
できる。この実施例は、ＭＯＳトランジスタＭＮ３およ
びＭＮ４のＯＮ／ＯＦＦのタイミングが上述の第３の実
施例の場合とわずかにずれている以外その動作及び効果
は論理回路と全く同一であるので詳述しない。
【００３２】図６を参照すると、この図に示した本発明
の第５の実施例は、第３の実施例（図４）のバイポーラ
トランジスタＱ１のベース電荷放電回路に第１の実施例
におけるＭＯＳトランジスタＭＰ２を追加しそのゲート
に制御回路４ｄの反転回路ＩＶ１の出力信号を供給する
構成を備える。
の第５の実施例は、第３の実施例（図４）のバイポーラ
トランジスタＱ１のベース電荷放電回路に第１の実施例
におけるＭＯＳトランジスタＭＰ２を追加しそのゲート
に制御回路４ｄの反転回路ＩＶ１の出力信号を供給する
構成を備える。
【００３３】上述の第５の実施例の構成要素であるＭＯ
ＳトランジスタＭＰ１およびＭＰ２、およびＭＮ１〜Ｍ
Ｎ４のＯＮ／ＯＦＦ動作のタイミングを示す図７を参照
すると、入力信号ＩＮの高レベルから低レベルへの変化
がＭＯＳトランジスタＭＰ１をＯＮにする時点Ｔ１でＭ
ＯＳトランジスタＭＰ２及びＭＮ４はＯＦＦになってい
るので、ＭＯＳトランジスタＭＰ１からの電流はＭＰ２
あるいはＭＰ４にバイパスされることなくすべてバイポ
ーラトランジスタＱ１のベースへ供給される。従ってバ
イポーラトランジスタＱ１のＯＦＦからＯＮへの遷移は
速い。一方、入力信号ＩＮの上記変化に応答してＭＯＳ
トランジスタＭＮ１はＯＦＦになり、バイポーラトラン
ジスタＱ２へのベース電流の供給を停止する。この時点
でＭＯＳトランジスタＭＮ３はＯＮとなっているので、
バイポーラトランジスタＱ２は急速にＯＦＦになる。従
って出力信号ＯＵＴは負荷回路５を急速に充電してその
端子電圧を電源電位Ｖｃｃに近ずける。
ＳトランジスタＭＰ１およびＭＰ２、およびＭＮ１〜Ｍ
Ｎ４のＯＮ／ＯＦＦ動作のタイミングを示す図７を参照
すると、入力信号ＩＮの高レベルから低レベルへの変化
がＭＯＳトランジスタＭＰ１をＯＮにする時点Ｔ１でＭ
ＯＳトランジスタＭＰ２及びＭＮ４はＯＦＦになってい
るので、ＭＯＳトランジスタＭＰ１からの電流はＭＰ２
あるいはＭＰ４にバイパスされることなくすべてバイポ
ーラトランジスタＱ１のベースへ供給される。従ってバ
イポーラトランジスタＱ１のＯＦＦからＯＮへの遷移は
速い。一方、入力信号ＩＮの上記変化に応答してＭＯＳ
トランジスタＭＮ１はＯＦＦになり、バイポーラトラン
ジスタＱ２へのベース電流の供給を停止する。この時点
でＭＯＳトランジスタＭＮ３はＯＮとなっているので、
バイポーラトランジスタＱ２は急速にＯＦＦになる。従
って出力信号ＯＵＴは負荷回路５を急速に充電してその
端子電圧を電源電位Ｖｃｃに近ずける。
【００３４】出力信号ＯＵＴが電源電位Ｖｃｃに近ずく
とバイポーラトランジスタＱ１はＯＦＦになるが、反転
回路ＩＶ１の出力信号によってＭＯＳトランジスタＭＰ
２がＯＮになり、一方ＭＯＳトランジスタＭＮ２および
ＭＮ４はＯＦＦ状態に留まるので、ＯＮ状態を継続中の
ＭＯＳトランジスタＭＰ１とこのＭＯＳトランジスタＭ
Ｐ２を通して電源電位Ｖｃｃまで出力端子ＴＯまで導か
れ、出力信号ＯＵＴの値は電源電位Ｖｃｃまで達する。
出力信号ＯＵＴは反転回路ＩＶ１およびＩＶ２により遅
延されてＭＯＳトランジスタＭＮ４のゲートに供給さ
れ、このトランジスタＭＮ４をＯＮにし、次の時点（Ｔ
３）におけるバイポーラトランジスタＱ１のベース電荷
の放電に備える。
とバイポーラトランジスタＱ１はＯＦＦになるが、反転
回路ＩＶ１の出力信号によってＭＯＳトランジスタＭＰ
２がＯＮになり、一方ＭＯＳトランジスタＭＮ２および
ＭＮ４はＯＦＦ状態に留まるので、ＯＮ状態を継続中の
ＭＯＳトランジスタＭＰ１とこのＭＯＳトランジスタＭ
Ｐ２を通して電源電位Ｖｃｃまで出力端子ＴＯまで導か
れ、出力信号ＯＵＴの値は電源電位Ｖｃｃまで達する。
出力信号ＯＵＴは反転回路ＩＶ１およびＩＶ２により遅
延されてＭＯＳトランジスタＭＮ４のゲートに供給さ
れ、このトランジスタＭＮ４をＯＮにし、次の時点（Ｔ
３）におけるバイポーラトランジスタＱ１のベース電荷
の放電に備える。
【００３５】一方、入力信号ＩＮの低レベルから高レベ
ルへの変化は、ＭＯＳトランジスタＭＰ１をＯＦＦに
し、併せてＭＯＳトランジスタＭＮ１およびＭＮ２をＯ
Ｎにする。また、ＭＯＳトランジスタＭＮ３はＯＦＦに
なっているので、負荷回路５からＭＯＳトランジスタＭ
Ｎ１を通して供給される電流は接地電位へのバイパスな
しにすべてバイポーラトランジスタＱ２のベースに供給
され、その結果、バイポーラトランジスタＱ２は遅延な
くＯＦＦからＯＮへと遷移し負荷回路５は急速に放電さ
れる。一方、バイポーラトランジスタＱ１のベース電荷
はＭＯＳトランジスタＭＮ４およびＭＮ２を通して放電
されるので、バイポーラトランジスタＱ１のＯＮからＯ
ＦＦへの遷移も遅延なく行われる。
ルへの変化は、ＭＯＳトランジスタＭＰ１をＯＦＦに
し、併せてＭＯＳトランジスタＭＮ１およびＭＮ２をＯ
Ｎにする。また、ＭＯＳトランジスタＭＮ３はＯＦＦに
なっているので、負荷回路５からＭＯＳトランジスタＭ
Ｎ１を通して供給される電流は接地電位へのバイパスな
しにすべてバイポーラトランジスタＱ２のベースに供給
され、その結果、バイポーラトランジスタＱ２は遅延な
くＯＦＦからＯＮへと遷移し負荷回路５は急速に放電さ
れる。一方、バイポーラトランジスタＱ１のベース電荷
はＭＯＳトランジスタＭＮ４およびＭＮ２を通して放電
されるので、バイポーラトランジスタＱ１のＯＮからＯ
ＦＦへの遷移も遅延なく行われる。
【００３６】負荷回路５の放電が進みその端子電圧が接
地電位近傍になるとバイポーラトランジスタＱ２はＯＦ
Ｆになるが、反転回路ＩＶ１によってＭＯＳトランジス
タＭＮ３がＯＮになるので、負荷回路５の電荷はＮチャ
ネルＭＯＳトランジスタＭＮ１，ＭＮ３を通して放電を
続行し負荷回路５の端子電圧は接地電位に達する。この
ようにこの第５の実施例は、出力信号ＯＵＴの振幅の拡
大と消費電力の低減を達成できる。
地電位近傍になるとバイポーラトランジスタＱ２はＯＦ
Ｆになるが、反転回路ＩＶ１によってＭＯＳトランジス
タＭＮ３がＯＮになるので、負荷回路５の電荷はＮチャ
ネルＭＯＳトランジスタＭＮ１，ＭＮ３を通して放電を
続行し負荷回路５の端子電圧は接地電位に達する。この
ようにこの第５の実施例は、出力信号ＯＵＴの振幅の拡
大と消費電力の低減を達成できる。
【００３７】上述の第５の実施例の制御回路４ｄの入力
は出力端子ＴＯに接続する代わりに、第４の実施例によ
る（図５）と同様にバイポーラトランジスタＱ１のベー
スに接続しても差支えない。そのような変形を第５の実
施例に加えて構成した第６の実施例を図８に示す。この
実施例の動作および効果は、第５の実施例（図６）と全
く同一であるので、説明は省略する。
は出力端子ＴＯに接続する代わりに、第４の実施例によ
る（図５）と同様にバイポーラトランジスタＱ１のベー
スに接続しても差支えない。そのような変形を第５の実
施例に加えて構成した第６の実施例を図８に示す。この
実施例の動作および効果は、第５の実施例（図６）と全
く同一であるので、説明は省略する。
【００３８】図９を参照すると、上述の第１乃至第６の
実施例が１入力ＮＯＴ回路であるのに対して２入力ＮＯ
Ｒ回路である図示の本発明の第７の実施例は、第５の実
施例（図５）のＭＯＳトランジスタ回路１，２および３
を、入力端子ＴＩ１およびＴＩ２に供給される一対のバ
イナリー入力ＩＮ１／ＩＮ２にそれぞれ対応して一対の
ＭＯＳトランジスタＭＰ１１／ＭＰ１２、ＭＮ１１／Ｍ
Ｎ１２、およびＭＮ２１／ＮＭ２２からそれぞれ成るＭ
ＯＳトラジスタ回路１ａ，２ａ、および３ａにそれぞれ
置換した構成を備える。ＭＯＳトランジスタ回路１ａ
は、入力信号ＩＮ１／ＩＮ２をゲートにそれぞれ受けて
ＯＮ／ＯＦＦするＰチャネルＭＯＳトランジスタＭＰ１
１／ＭＰ１２の直列回路で構成され、ＭＯＳトランジス
タ回路２ａおよび３ａは、入力信号ＩＮ１／ＩＮ２を一
対のゲートにそれぞれ受けてＯＮ／ＯＦＦするＮチャネ
ルＭＯＳトランジスタＭＮ１１／ＭＮ１２の並列回路お
よびＮチャネルＭＯＳトランジスタＭＮ２１／ＭＮ２２
の並列回路でそれぞれ構成される。上述のとおり、２入
力ＮＯＲの論理演算を行う点を除けばこの第７の実施例
の動作および作用効果は１入力ＮＯＴ回路である第５の
実施例（図６）と同一であるので、これ以上の説明は省
略する。
実施例が１入力ＮＯＴ回路であるのに対して２入力ＮＯ
Ｒ回路である図示の本発明の第７の実施例は、第５の実
施例（図５）のＭＯＳトランジスタ回路１，２および３
を、入力端子ＴＩ１およびＴＩ２に供給される一対のバ
イナリー入力ＩＮ１／ＩＮ２にそれぞれ対応して一対の
ＭＯＳトランジスタＭＰ１１／ＭＰ１２、ＭＮ１１／Ｍ
Ｎ１２、およびＭＮ２１／ＮＭ２２からそれぞれ成るＭ
ＯＳトラジスタ回路１ａ，２ａ、および３ａにそれぞれ
置換した構成を備える。ＭＯＳトランジスタ回路１ａ
は、入力信号ＩＮ１／ＩＮ２をゲートにそれぞれ受けて
ＯＮ／ＯＦＦするＰチャネルＭＯＳトランジスタＭＰ１
１／ＭＰ１２の直列回路で構成され、ＭＯＳトランジス
タ回路２ａおよび３ａは、入力信号ＩＮ１／ＩＮ２を一
対のゲートにそれぞれ受けてＯＮ／ＯＦＦするＮチャネ
ルＭＯＳトランジスタＭＮ１１／ＭＮ１２の並列回路お
よびＮチャネルＭＯＳトランジスタＭＮ２１／ＭＮ２２
の並列回路でそれぞれ構成される。上述のとおり、２入
力ＮＯＲの論理演算を行う点を除けばこの第７の実施例
の動作および作用効果は１入力ＮＯＴ回路である第５の
実施例（図６）と同一であるので、これ以上の説明は省
略する。
【００３９】上述の第１乃至第７の実施例においては、
ＭＯＳトランジスタの一導電型をＰチャネル型、逆導電
型をＮチャネル型とし、バイポーラトランジスタをＮＰ
Ｎ型としたが、導電型に他の選択が可能であることは自
明であろう。この発明の論理回路は、実施例のような１
入力ＮＯＴ型，２入力ＮＯＲ型だけでなく、多入力ＮＡ
ＮＤ回路の形をとることもできる。
ＭＯＳトランジスタの一導電型をＰチャネル型、逆導電
型をＮチャネル型とし、バイポーラトランジスタをＮＰ
Ｎ型としたが、導電型に他の選択が可能であることは自
明であろう。この発明の論理回路は、実施例のような１
入力ＮＯＴ型，２入力ＮＯＲ型だけでなく、多入力ＮＡ
ＮＤ回路の形をとることもできる。
【００４０】
【発明の効果】以上説明したように本発明は、第１のバ
イポーラトランジスタのベース・エミッタ間に一導電型
のＭＯＳトランジスタを設け、このＭＯＳトランジスタ
及び第２のバイポーラトランジスタのベース・エミッタ
間の逆導電型のＭＯＳトランジスタのゲートに出力信号
のレベルを反転して供給する構成とすることにより、出
力信号の振幅を拡大することができる効果がある。ま
た、第１のバイポーラトランジスタと第３のＭＯＳトラ
ンジスタ回路との間に、出力信号を遅延させた信号をゲ
ート入力とするＭＯＳトランジスタを設けることによ
り、消費電力を低減し動作を高速化できる効果がある。
イポーラトランジスタのベース・エミッタ間に一導電型
のＭＯＳトランジスタを設け、このＭＯＳトランジスタ
及び第２のバイポーラトランジスタのベース・エミッタ
間の逆導電型のＭＯＳトランジスタのゲートに出力信号
のレベルを反転して供給する構成とすることにより、出
力信号の振幅を拡大することができる効果がある。ま
た、第１のバイポーラトランジスタと第３のＭＯＳトラ
ンジスタ回路との間に、出力信号を遅延させた信号をゲ
ート入力とするＭＯＳトランジスタを設けることによ
り、消費電力を低減し動作を高速化できる効果がある。
【図１】本発明の第１の実施例を回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】図１及び図２に示された実施例の各部動作のタ
イミング図である。
イミング図である。
【図４】本発明の第３の実施例の回路図である。
【図５】本発明の第４の実施例の回路図である。
【図６】本発明の第５の実施例の回路図である。
【図７】図６に示された実施例の各部の動作のタイミン
グ図である。
グ図である。
【図８】本発明の第６の実施例の回路図である。
【図９】本発明の第７の実施例の回路図である。
【図１０】従来技術による論理回路の第１の例の回路図
である。
である。
【図１１】従来技術による論理回路の第２の例の回路図
である。
である。
【図１２】図１１に示された論理回路の各部動作のタイ
ミング図である。
ミング図である。
１〜３，１ａ〜３ａ ＭＯＳトランジスタ回路 ４，４ａ〜４ｄ 制御回路 ５ 負荷回路 ＩＶ１，ＩＶ２ 反転回路 ＭＮ１〜ＭＮ４，ＭＮ１１，ＭＮ１２，ＭＮ２１，ＭＮ
１２ ＮチャネルＭＯＳトランジスタ ＭＰ１，ＭＰ２，ＭＰ１１，ＭＰ１２ ＰチャネルＭ
ＯＳトランジスタ Ｑ１，Ｑ２ バイポーラトランジスタ
１２ ＮチャネルＭＯＳトランジスタ ＭＰ１，ＭＰ２，ＭＰ１１，ＭＰ１２ ＰチャネルＭ
ＯＳトランジスタ Ｑ１，Ｑ２ バイポーラトランジスタ
Claims (11)
- 【請求項１】 コレクタを第１の電源供給端子に接続し
エミッタを出力端子に接続した第１のバイポーラトラン
ジスタと、コレクタを前記出力端子に接続しエミッタを
第２の電源供給端子に接続した第２のバイポーラトラン
ジスタと、ゲートへの入力信号に応答してＯＮ又はＯＦ
Ｆとなる一導電型のＭＯＳトランジスタを含み前記入力
信号に対する所定の論理演算の結果に応答して前記第１
のバイポーラトランジスタのコレクタとベースとの間に
バイパス回路を形成する第１のＭＯＳトランジスタ回路
と、ゲートへの前記入力信号に応答してＯＮ又はＯＦＦ
となる逆導電型のＭＯＳトランジスタを含み前記入力信
号に対する所定の論理演算の結果に応答して前記出力端
子と前記第２のバイポーラトランジスタのベースとの間
に前記バイパス回路と逆相で相補的なバイパス回路を形
成する第２のＭＯＳトランジスタ回路と、ゲートへの前
記入力信号に応答してＯＮ又はＯＦＦとなる逆導電型の
ＭＯＳトランジスタを含み前記入力信号に対する所定の
論理演算の結果に応答して前記第１のバイポーラトラン
ジスタのベースと前記第２の電源供給端子との間を前記
相補的バイパス回路の形成と同相でＯＮ／ＯＦＦ制御す
る第３のＭＯＳトランジスタ回路と、ソース及びドレイ
ンの一方を前記第１のバイポーラトランジスタのベース
に接続し他方を前記出力端子に接続した一導電型の第１
のＭＯＳトランジスタと、ソース及びドレインの一方を
前記第２の電源供給端子に接続し他方を前記第２のバイ
ポーラトランジスタのベースに接続した逆導電型の第２
のＭＯＳトランジスタと、前記第１のＭＯＳトランジス
タを、前記第１のＭＯＳトランジスタ回路のＯＦＦから
ＯＮへの遷移及びＯＮからＯＦＦへの遷移よりもそれぞ
れ所定の時間だけ遅延してＯＦＦからＯＮへの遷移及び
ＯＮからＯＦＦへの遷移をそれぞれ示すように制御する
とともに、前記第２のＭＯＳトランジスタを、前記第２
のＭＯＳトランジスタ回路のＯＦＦからＯＮへの遷移及
びＯＮからＯＦＦへの遷移よりも所定の時間だけ遅延し
てＯＦＦからＯＮへの遷移及びＯＮからＯＦＦの遷移を
示すように制御する制御回路とを有することを特徴とす
る論理回路。 - 【請求項２】 前記制御回路が、前記出力端子の信号レ
ベルを反転して前記第１及び第２のＭＯＳトランジスタ
のゲートへ供給する反転回路により構成された請求項１
記載の論理回路。 - 【請求項３】 前記制御回路が、前記第１のバイポーラ
トランジスタのベースの信号レベルを反転して前記第１
及び第２のＭＯＳトランジスタのゲートへ供給す反転回
路により構成された請求項１記載の論理回路。 - 【請求項４】 コレクタを第１の電源供給端子に接続し
エミッタを出力端子に接続した第１のバイポーラトラン
ジスタと、コレクタを前記出力端子に接続しエミッタを
第２の電源供給端子に接続した第２のバイポーラトラン
ジスタと、ゲートへの入力信号に応答してＯＮ又はＯＦ
Ｆとなる一導電型のＭＯＳトランジスタを含み前記入力
信号に対する所定の論理演算の結果に応答して前記第１
のバイポーラトランジスタのコレクタとベースとの間に
バイパス回路を形成する第１のＭＯＳトランジスタ回路
と、ゲートへの前記入力信号に応答してＯＮ又はＯＦＦ
となる逆導電型のＭＯＳトランジスタを含み前記入力信
号に対する所定の論理演算の結果に応答して前記出力端
子と前記第２のバイポーラトランジスタのベースとの間
に前記バイパス回路と逆相的で相補的なバイパス回路を
形成する第２のＭＯＳトランジスタ回路と、ソース及び
ドレインの一方を前記第１のバイポーラトランジスタの
ベースに接続した逆導電型の第１のＭＯＳトランジスタ
と、ゲートへの前記入力信号に応答してＯＮ又はＯＦＦ
となる逆導電型のＭＯＳトランジスタを含み前記入力信
号に対する所定の論理演算を行いその結果に応答して前
記第１のＭＯＳトランジスタのソース及びドレインの他
方と前記第２の電源供給端子との間に前記バイパス回路
と同相の相補的なバイパス回路を形成する第３のＭＯＳ
トランジスタ回路と、ソース及びドレインの一方を前記
第２の電源供給端子に接続し他方を前記第２のバイポー
ラトランジスタのベースに接続した逆導電型の第２のＭ
ＯＳトランジスタと、前記第１のＭＯＳトランジスタ
を、前記第１のＭＯＳトランジスタ回路のＯＦＦからＯ
Ｎへの遷移及びＯＮからＯＦＦへの遷移よりもそれぞれ
所定の時間だけ遅延してＯＦＦからＯＮへの遷移及びＯ
ＮからＯＦＦへの遷移を示すように制御するとともに、
前記第２のＭＯＳトランジスタを、前記第３のＭＯＳト
ランジスタ回路のＯＦＦからＯＮへの遷移及びＯＮから
ＯＦＦへの遷移よりも所定の時間だけ遅延してＯＦＦか
らＯＮへの遷移及びＯＮからＯＦＦへの遷移を示すよう
に制御する制御回路とを有することを特徴とする論理回
路。 - 【請求項５】 前記制御回路が、前記出力端子の信号レ
ベルを反転して前記第２のＭＯＳトランジスタのゲート
へ供給する第１の反転回路と、この第の反転回路の出力
信号のレベルを反転して前記第１のＭＯＳトランジスタ
のゲートへ供給する第２の反転回路とにより構成された
請求項４記載の論理回路。 - 【請求項６】 前記制御回路が、前記第１のバイポーラ
トランジスタのベースの信号レベルを反転して前記第２
のＭＯＳトランジスタのゲートへの供給する第２の反転
回路と、この第１の反転回路の出力信号のレベルを反転
して前記第１のＭＯＳトランジスタのゲートへ供給する
第２の反転回路とにより構成された請求項４記載の論理
回路。 - 【請求項７】 ソース及びドレインの一方を前記第１の
バイポーラトランジスタのベースに接続し他方を前記出
力端子に接続した一導電型の第３のＭＯＳトランジスタ
を備え、前記制御回路が、前記第３のＭＯＳトランジス
タを前記第１のＭＯＳトランジスタ回路のＯＦＦからＯ
Ｎへの遷移及びＯＮからＯＦＦへの遷移よりもそれぞれ
所定の時間だけ遅延してＯＦＦからＯＮへの遷移及びＯ
ＮからＯＦＦへの遷移を示すように制御する手段を併せ
て備える請求項４記載の論理回路。 - 【請求項８】 前記制御回路が、前記出力端子の信号レ
ベルを反転して前記第２及び第３のＭＯＳトランジスタ
のゲートへ供給する第１の反転回路と、この第１の反転
回路の出力信号のレベうを反転して前記第１のＭＯＳト
ランジスタのゲートへ供給する第２の反転回路とにより
構成された請求項７記載の論理回路。 - 【請求項９】 前記制御回路が、前記第１のバイポーラ
トランジスタのベースの信号レベルを反転して前記第２
及び第３のＭＯＳトランジスタのゲートへ供給する第１
の反転回路と、この第１の反転回路の出力信号のレベル
を反転して前記第１のＭＯＳトランジスタのゲートへ供
給する第２の反転回路とにより構成された請求項７記載
の論理回路。 - 【請求項１０】 前記入力信号が１ビットで構成され、
前記第１，第２及び第３のＭＯＳトランジスタ回路がそ
れぞれ１個のＭＯＳトランジスタで構成された請求項１
から請求項９までに記載の論理回路。 - 【請求項１１】 前記入力信号が時間的に重なって配置
される複数ビットで構成され、それら複数ビットの供給
をそれぞれ受ける複数のＭＯＳトランジスタを前記第
１，第２及び第３のＭＯＳトランジスタ回路の各各が備
える請求項１から請求項９までに記載の論理回路。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP66791 | 1991-01-08 | ||
| JP3-667 | 1991-02-07 | ||
| JP1617091 | 1991-02-07 | ||
| JP3-16170 | 1991-02-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697804A true JPH0697804A (ja) | 1994-04-08 |
Family
ID=26333686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4000039A Withdrawn JPH0697804A (ja) | 1991-01-08 | 1992-01-06 | 論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5254885A (ja) |
| JP (1) | JPH0697804A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2712097B2 (ja) * | 1992-07-27 | 1998-02-10 | 株式会社東芝 | ＢｉＣＭＯＳ論理回路 |
| JPH06326596A (ja) * | 1993-03-17 | 1994-11-25 | Fujitsu Ltd | Ｂｉ−ＣＭＯＳ回路 |
| DE69407471T2 (de) * | 1993-04-19 | 1998-06-18 | Koninkl Philips Electronics Nv | BiCMOS Gegentaktleistungstreiber mit geringer Phasenverschiebung |
| US5430398A (en) * | 1994-01-03 | 1995-07-04 | Texas Instruments Incorporated | BiCMOS buffer circuit |
| JP3441152B2 (ja) * | 1994-04-15 | 2003-08-25 | 株式会社東芝 | ＢｉＣＭＯＳ回路 |
| JP2647014B2 (ja) * | 1994-09-08 | 1997-08-27 | 日本電気株式会社 | ＢｉＣＭＯＳ論理回路 |
| US6067892A (en) * | 1998-03-18 | 2000-05-30 | Erickson; Joel R. | Artificial muscle actuator assembly |
| WO2003079992A2 (en) * | 2002-03-20 | 2003-10-02 | Advanced Inhalation Research, Inc. | Pulmonary delivery for levodopa |
| US10456614B1 (en) | 2013-03-15 | 2019-10-29 | Omegamax Holding Company, LLC | Apparatus and method for delivery of an assistive force for rehabilitation/therapy and weight training exercise machines and stands |
| US8900097B1 (en) | 2013-03-15 | 2014-12-02 | Omegamax Holding Company, LLC | Apparatus and method for delivery of assistive force to user moved weights |
Family Cites Families (4)
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|---|---|---|---|---|
| JPH0783252B2 (ja) * | 1982-07-12 | 1995-09-06 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS60125015A (ja) * | 1983-12-12 | 1985-07-04 | Hitachi Ltd | インバ−タ回路 |
| JP2550138B2 (ja) * | 1988-03-18 | 1996-11-06 | 株式会社日立製作所 | バイポーラトランジスタと電界効果トランジスタとを有する半導体集積回路装置 |
| JPH0795681B2 (ja) * | 1989-06-13 | 1995-10-11 | 三菱電機株式会社 | ＢｉＭＯＳ論理回路 |
-
1992
- 1992-01-06 JP JP4000039A patent/JPH0697804A/ja not_active Withdrawn
- 1992-01-08 US US07/818,094 patent/US5254885A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5254885A (en) | 1993-10-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |