JPH0697804A - 論理回路 - Google Patents
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- JPH0697804A JPH0697804A JP4000039A JP3992A JPH0697804A JP H0697804 A JPH0697804 A JP H0697804A JP 4000039 A JP4000039 A JP 4000039A JP 3992 A JP3992 A JP 3992A JP H0697804 A JPH0697804 A JP H0697804A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
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Abstract
(57)【要約】
【目的】出力信号の振幅を拡大してノイズマージンを改
善すると共に消費電力の低減及び動作の高速化をはか
る。 【構成】論理出力回路用のバイポーラトランジスタQ1
のベース・エミッタ間にPチャネルMOSトランジスタ
MP2と設ける。出力信号OUTのレベルを反転してP
チャネルMOSトランジスタMP2のゲートに供給する
反転回路IV1による制御回路4を設ける。Nチャネル
MOSトランジスタMN3のゲート入力を反転回路IV
1の出力信号とする。
善すると共に消費電力の低減及び動作の高速化をはか
る。 【構成】論理出力回路用のバイポーラトランジスタQ1
のベース・エミッタ間にPチャネルMOSトランジスタ
MP2と設ける。出力信号OUTのレベルを反転してP
チャネルMOSトランジスタMP2のゲートに供給する
反転回路IV1による制御回路4を設ける。Nチャネル
MOSトランジスタMN3のゲート入力を反転回路IV
1の出力信号とする。
Description
【0001】
【産業上の利用分野】本発明は論理回路に関し、特に入
力信号に対する論理演算を行うCMOSトランジスタ回
路と、演算結果の出力回路を構成するバイポーラトラン
ジスタ回路とを含みバイポーラCMOS(biCMO
S)IC化に適した論理回路に関する。
力信号に対する論理演算を行うCMOSトランジスタ回
路と、演算結果の出力回路を構成するバイポーラトラン
ジスタ回路とを含みバイポーラCMOS(biCMO
S)IC化に適した論理回路に関する。
【0002】
【従来の技術】この種の論理回路は、低消費電力という
CMOSトランジスタ回路の特徴と、大出力電流および
高速動作というバイポーラトランジスタ回路の特徴とを
兼ね備えているので用途が広がっている。
CMOSトランジスタ回路の特徴と、大出力電流および
高速動作というバイポーラトランジスタ回路の特徴とを
兼ね備えているので用途が広がっている。
【0003】従来技術による論理回路の第1の例を示す
図10を参照すると、この論理回路は、コレクタを電源
電位Vcc供給用の第1の電源供給端子TP1に接続し
エミッタを出力端子TOに接続したNPN型の第1のバ
イポーラトランジスタQ1と、コレクタを出力端子TO
に接続しエミッタを接地電位(またはVccによりも低
い基準電位)供給用の第2の電源供給端子TP2に接続
したNPN型の第2のバイポーラトランジスタQ2とを
含む論理演算出力回路を備える。第1のバイポーラトラ
ンジスタQ1のコレクタ・ベース間には、入力端子TI
からの入力信号INに応答してこのコレクタ・ベース間
をON/OFF制御するPチャネルMOSトランジスタ
MP1から成る第1のMOSトランジスタ回路1が接続
され、第2のバイポーラトランジスタQ2のコレクタ・
ベース間には、入力信号INに応答してこのコレクタ・
ベース間とは逆相でON/OFF制御するNチャネルM
OSトランジスタMN1から成る第2のMOSトランジ
スタ回路2が接続してある。バイポーラトランジスタQ
1およびQ2の各各のベース・エミッタ間にそれぞれ接
続された第1および第2の抵抗R1およびR2はベース
電荷放電回路を構成する。出力端子TOと電源供給端子
TP2との間には容量性の負荷回路5が接続される。
図10を参照すると、この論理回路は、コレクタを電源
電位Vcc供給用の第1の電源供給端子TP1に接続し
エミッタを出力端子TOに接続したNPN型の第1のバ
イポーラトランジスタQ1と、コレクタを出力端子TO
に接続しエミッタを接地電位(またはVccによりも低
い基準電位)供給用の第2の電源供給端子TP2に接続
したNPN型の第2のバイポーラトランジスタQ2とを
含む論理演算出力回路を備える。第1のバイポーラトラ
ンジスタQ1のコレクタ・ベース間には、入力端子TI
からの入力信号INに応答してこのコレクタ・ベース間
をON/OFF制御するPチャネルMOSトランジスタ
MP1から成る第1のMOSトランジスタ回路1が接続
され、第2のバイポーラトランジスタQ2のコレクタ・
ベース間には、入力信号INに応答してこのコレクタ・
ベース間とは逆相でON/OFF制御するNチャネルM
OSトランジスタMN1から成る第2のMOSトランジ
スタ回路2が接続してある。バイポーラトランジスタQ
1およびQ2の各各のベース・エミッタ間にそれぞれ接
続された第1および第2の抵抗R1およびR2はベース
電荷放電回路を構成する。出力端子TOと電源供給端子
TP2との間には容量性の負荷回路5が接続される。
【0004】入力信号INの高レベルから低レベルの変
化は、MOSトランジスタ回路1のPチャネルMOSト
ランジスタMP1をOFFからONにし、その結果、バ
イポーラトランジスタQ1のベースに電流が供給され
る。このベース電流に応答してバイポーラトランジスタ
Q1のコレクタ・エミッタ電流はベース電流の数倍から
数十倍の値になり、出力端子TOに接続された負荷回路
5を充電する。一方、入力信号INの上記変化に応答し
てMOSトランジスタ回路2のNチャネルMOSトラン
ジスタはONからOFFとなり、バイポーラトランジス
タQ2へのベース電流の供給を停止する。このとき、バ
イポーラトランジスタQ2のベースに蓄積されていた電
荷は、抵抗R2により放電されるので、バイポーラトラ
ンジスタQ2は短時間にONからOFFへと遷移する。
上述のとおり、入力信号INの高レベルから低レベルへ
の変化に応答してトランジスタQ1はON、トランジス
タQ2はOFFになるが、負荷回路5は短時間に電源電
位Vccに近い値まで充電される。
化は、MOSトランジスタ回路1のPチャネルMOSト
ランジスタMP1をOFFからONにし、その結果、バ
イポーラトランジスタQ1のベースに電流が供給され
る。このベース電流に応答してバイポーラトランジスタ
Q1のコレクタ・エミッタ電流はベース電流の数倍から
数十倍の値になり、出力端子TOに接続された負荷回路
5を充電する。一方、入力信号INの上記変化に応答し
てMOSトランジスタ回路2のNチャネルMOSトラン
ジスタはONからOFFとなり、バイポーラトランジス
タQ2へのベース電流の供給を停止する。このとき、バ
イポーラトランジスタQ2のベースに蓄積されていた電
荷は、抵抗R2により放電されるので、バイポーラトラ
ンジスタQ2は短時間にONからOFFへと遷移する。
上述のとおり、入力信号INの高レベルから低レベルへ
の変化に応答してトランジスタQ1はON、トランジス
タQ2はOFFになるが、負荷回路5は短時間に電源電
位Vccに近い値まで充電される。
【0005】逆に入力信号INの低レベルから高レベル
への変化は、PチャネルMOSトラジスタMP1をON
からOFFにし、バイポーラトランジスタQ1へのベー
ス電流の供給を停止する。このとき、ベースに蓄積され
ていた電荷は抵抗R1により放電されるので、バイポー
ラトランジスタQ1は短時間にONからOFFへと遷移
し、負荷回路5に対する充電を停止する。一方、入力信
号INの上記変化はNチャネルMOSトランジスタMN
1をOFFからONにし、その結果、バイポーラトラン
ジスタQ2のベースには負荷回路5からの電流が供給さ
れる。このベース電流に応答してトランジスタQ2はO
Nになりコレクタ・エミッタには負荷回路5の電荷によ
る大電流が流れ、その電荷は短時間に放電され負荷回路
5の端子、すなわち出力信号OUTは接地電位になる。
への変化は、PチャネルMOSトラジスタMP1をON
からOFFにし、バイポーラトランジスタQ1へのベー
ス電流の供給を停止する。このとき、ベースに蓄積され
ていた電荷は抵抗R1により放電されるので、バイポー
ラトランジスタQ1は短時間にONからOFFへと遷移
し、負荷回路5に対する充電を停止する。一方、入力信
号INの上記変化はNチャネルMOSトランジスタMN
1をOFFからONにし、その結果、バイポーラトラン
ジスタQ2のベースには負荷回路5からの電流が供給さ
れる。このベース電流に応答してトランジスタQ2はO
Nになりコレクタ・エミッタには負荷回路5の電荷によ
る大電流が流れ、その電荷は短時間に放電され負荷回路
5の端子、すなわち出力信号OUTは接地電位になる。
【0006】なお、この論理回路においては、充電進行
中の負荷回路5の端子電圧と電源電位Vccとの差がバ
イポーラトランジスタQ1のベース・エミッタ間電圧と
ほぼ等しくなるとバイポーラトランジスタQ1はOFF
になるが、その後はトランジスタMP1及び抵抗R1を
通して負荷回路5の充電が行われるので、負荷回路5の
端子電圧の最大値は電源電位Vccとなる。また、負荷
回路5の端子電圧がトラジスタQ2のベース・エミッタ
間電圧とほぼ等しくなると、バイポーラトランジスタQ
2はOFFになるが、その後はトランジスタMN1及び
抵抗R2を通して負荷回路5の放電が行われるので、負
荷回路5の端子電圧の最低値は接地電位となる。
中の負荷回路5の端子電圧と電源電位Vccとの差がバ
イポーラトランジスタQ1のベース・エミッタ間電圧と
ほぼ等しくなるとバイポーラトランジスタQ1はOFF
になるが、その後はトランジスタMP1及び抵抗R1を
通して負荷回路5の充電が行われるので、負荷回路5の
端子電圧の最大値は電源電位Vccとなる。また、負荷
回路5の端子電圧がトラジスタQ2のベース・エミッタ
間電圧とほぼ等しくなると、バイポーラトランジスタQ
2はOFFになるが、その後はトランジスタMN1及び
抵抗R2を通して負荷回路5の放電が行われるので、負
荷回路5の端子電圧の最低値は接地電位となる。
【0007】この論理回路においては、動作の高速化の
ために抵抗R1およびR2の値を小さくすると、ベース
電荷の放電時間が短縮されるためトランジスタQ1およ
びQ2のONからOFFへの遷移時間は短かくなるが、
OFFからONへの遷移時間は、抵抗R1およびR2へ
のバイパス電流の増大のために長くなる。また、抵抗R
1およびR2の値を大きくすると、OFFからONへの
遷移時間は短かくなるが、ONからOFFへの遷移時間
が長くなる。
ために抵抗R1およびR2の値を小さくすると、ベース
電荷の放電時間が短縮されるためトランジスタQ1およ
びQ2のONからOFFへの遷移時間は短かくなるが、
OFFからONへの遷移時間は、抵抗R1およびR2へ
のバイパス電流の増大のために長くなる。また、抵抗R
1およびR2の値を大きくすると、OFFからONへの
遷移時間は短かくなるが、ONからOFFへの遷移時間
が長くなる。
【0008】従来技術による論理回路のもう一つの例を
示す図11を参照すると、この論理回路は、入力信号I
Nに応答してバイポーラトランジスタQ1のベースと第
2の電源供給端子TP2との間をバイポーラトランジス
タQ1のコレクタ・ベース間のON/OFFとは逆相で
ON/OFF制御するNチャネルMOSトランジスタM
N2から成る第3のMOSトランジスタ回路3と、出力
端子TOの信号(OUT)レベルに応答してバイポーラ
トランジスタQ2のベース・エミッタ間をON/OFF
制御するNチャネルMOSトランジスタMN3とを備え
る。このベース電荷放電回路以外は図10と同一であ
る。
示す図11を参照すると、この論理回路は、入力信号I
Nに応答してバイポーラトランジスタQ1のベースと第
2の電源供給端子TP2との間をバイポーラトランジス
タQ1のコレクタ・ベース間のON/OFFとは逆相で
ON/OFF制御するNチャネルMOSトランジスタM
N2から成る第3のMOSトランジスタ回路3と、出力
端子TOの信号(OUT)レベルに応答してバイポーラ
トランジスタQ2のベース・エミッタ間をON/OFF
制御するNチャネルMOSトランジスタMN3とを備え
る。このベース電荷放電回路以外は図10と同一であ
る。
【0009】この論理回路においては、入力信号INの
高レベルから低レベルの変化は、MOSトランジスタ回
路1のPチャネルMOSトランジスタMP1をOFFか
らONにし、MOSトランジスタ回路3のNチャネルM
OSトランジスタMN2をONからOFFにするので、
PチャネルMOSトランジスタMP1に流れる電流全て
がバイポーラトランジスタQ1のベース電流となり、ト
ランジスタQ1は急速にONとなる。
高レベルから低レベルの変化は、MOSトランジスタ回
路1のPチャネルMOSトランジスタMP1をOFFか
らONにし、MOSトランジスタ回路3のNチャネルM
OSトランジスタMN2をONからOFFにするので、
PチャネルMOSトランジスタMP1に流れる電流全て
がバイポーラトランジスタQ1のベース電流となり、ト
ランジスタQ1は急速にONとなる。
【0010】一方、入力信号INの上記変化に応答して
MOSトランジスタ回路2のNチャネルMOSトランジ
スタMN1はONからOFFへと変化し、バイポーラト
ランジスタQ2へのベース電流の供給を停止する。この
とき、NチャネルMOSトランジスタMN3はONにな
っているので、バイポーラトランジスタQ2のベース電
荷はこのトランジスタMN3を通して放電され、バイポ
ーラトランジスタQ2は急速にOFFになる。従って、
負荷回路5は急速に電源電位Vcc付近まで充電され
る。
MOSトランジスタ回路2のNチャネルMOSトランジ
スタMN1はONからOFFへと変化し、バイポーラト
ランジスタQ2へのベース電流の供給を停止する。この
とき、NチャネルMOSトランジスタMN3はONにな
っているので、バイポーラトランジスタQ2のベース電
荷はこのトランジスタMN3を通して放電され、バイポ
ーラトランジスタQ2は急速にOFFになる。従って、
負荷回路5は急速に電源電位Vcc付近まで充電され
る。
【0011】次に、入力信号INの低レベルから高レベ
ルへの変化は、上述の動作と逆相のほぼ同様の動作を各
回路素子に生じさせ、その結果、負荷回路5の電荷は急
速に放電されその端子電圧は接地電位にほぼ等しい値に
なる。
ルへの変化は、上述の動作と逆相のほぼ同様の動作を各
回路素子に生じさせ、その結果、負荷回路5の電荷は急
速に放電されその端子電圧は接地電位にほぼ等しい値に
なる。
【0012】
【発明が解決しようとする課題】しかしながら、この論
理回路は、負荷回路5の充電をバイポーラトランジスタ
Q1のエミッタ電流のみによって行い、したがってこの
トランジスタQ1のベース・エミッタ間電圧降下の影響
を受けるので、負荷回路5の充電後の端子電圧の最大値
は電源電位Vccよりもこのベース・エミッタ間電圧だ
け低い値となる。一方、負荷回路5の放電が進み負荷回
路5の端子電圧が接地電位に近ずくと、まずNチャネル
MOSトランジスタMN3がOFFになり、更に低下し
てバイポーラトランジスタQ2のベース・エミッタ間電
圧と等しくなるとトランジスタQ2もOFFとなり、負
荷回路5の放電は停止する。すなわち負荷回路5の端子
電圧の最低値は、接地電位よりも上記トランジスタQ2
のベース・エミッタ間電圧だけ高い値となる。出力信号
OUTの振幅がそれだけ小さくなり、従ってノイズマー
ジンが低下する。
理回路は、負荷回路5の充電をバイポーラトランジスタ
Q1のエミッタ電流のみによって行い、したがってこの
トランジスタQ1のベース・エミッタ間電圧降下の影響
を受けるので、負荷回路5の充電後の端子電圧の最大値
は電源電位Vccよりもこのベース・エミッタ間電圧だ
け低い値となる。一方、負荷回路5の放電が進み負荷回
路5の端子電圧が接地電位に近ずくと、まずNチャネル
MOSトランジスタMN3がOFFになり、更に低下し
てバイポーラトランジスタQ2のベース・エミッタ間電
圧と等しくなるとトランジスタQ2もOFFとなり、負
荷回路5の放電は停止する。すなわち負荷回路5の端子
電圧の最低値は、接地電位よりも上記トランジスタQ2
のベース・エミッタ間電圧だけ高い値となる。出力信号
OUTの振幅がそれだけ小さくなり、従ってノイズマー
ジンが低下する。
【0013】この論理回路のMOSトランジスタMP1
およびMN2のON/OFF動作、及びMOSトランジ
スタMN1およびMN3のON/OFF動作を示す図1
2を参照すると、入力信号INの高レベルから低レベル
への変化に応じMOSトランジスタMP1がONになる
時点T1でMOSトランジスタMN2はまだOFF状態
に達していない。従って、ONになったMOSトランジ
スタMP1を通じてバイポーラトランジスタQ1のベー
スに供給されこのトランジスタQ1をONに電流の一部
がMOSトランジスタMN2によて接地電源にバイパス
されバイポーラトランジスタQ1のONへの遷移が遅延
する。その原因は、これら2つのMOSトランジスタM
P1およびMN2のしきい値電圧の差である。一方、入
力信号INの低レベルから高レベルへの変化に応答して
MOSトランジスタMN1がONになる時点T3でMO
SトランジスタMN3はまだOFF状態に達していな
い。従って、ONになってMOSトランジスタMN1を
通じてバイポーラトランジスタQ2のベースに供給され
このトランジスタQ2をONにすべき電流の一部がMO
SトランジスタMN3によって接地電源にバイパスさ
れ、パイポーラトランジスタQ2のONへの遷移が遅延
する。この遅延は、MOSトランジスタMN1およびM
N3のゲート入力信号の違いに起因する。
およびMN2のON/OFF動作、及びMOSトランジ
スタMN1およびMN3のON/OFF動作を示す図1
2を参照すると、入力信号INの高レベルから低レベル
への変化に応じMOSトランジスタMP1がONになる
時点T1でMOSトランジスタMN2はまだOFF状態
に達していない。従って、ONになったMOSトランジ
スタMP1を通じてバイポーラトランジスタQ1のベー
スに供給されこのトランジスタQ1をONに電流の一部
がMOSトランジスタMN2によて接地電源にバイパス
されバイポーラトランジスタQ1のONへの遷移が遅延
する。その原因は、これら2つのMOSトランジスタM
P1およびMN2のしきい値電圧の差である。一方、入
力信号INの低レベルから高レベルへの変化に応答して
MOSトランジスタMN1がONになる時点T3でMO
SトランジスタMN3はまだOFF状態に達していな
い。従って、ONになってMOSトランジスタMN1を
通じてバイポーラトランジスタQ2のベースに供給され
このトランジスタQ2をONにすべき電流の一部がMO
SトランジスタMN3によって接地電源にバイパスさ
れ、パイポーラトランジスタQ2のONへの遷移が遅延
する。この遅延は、MOSトランジスタMN1およびM
N3のゲート入力信号の違いに起因する。
【0014】NチャネルMOSトランジスタMN2およ
びMN3による上述のバイパス電流は、バイポーラトラ
ンジスタQ1およびQ2のONへの遷移を遅延させるだ
けでなく、この論理回路全体の消費電力を増大させる。
びMN3による上述のバイパス電流は、バイポーラトラ
ンジスタQ1およびQ2のONへの遷移を遅延させるだ
けでなく、この論理回路全体の消費電力を増大させる。
【0015】したがって、本発明の目的は、出力信号の
振幅を拡大しノイズマージンを改善した低消費電力型高
速論理回路を提供することにある。
振幅を拡大しノイズマージンを改善した低消費電力型高
速論理回路を提供することにある。
【0016】
【課題を解決するための手段】第1の発明の論理回路
は、コレクタを第1の電源供線端子に接続しエミッタを
出力端子に接続した第1のバイポーラトランジスタと、
コレクタを出力端子に接続しエミッタを第2の電源供給
端子に接続した第2のバイポーラトランジスタとから成
る信号出力回路を備え、第1のバイポーラトランジスタ
のコレクタ・ベース間には入力信号に対する所定の論理
演算の結果に応答してバイパス回路を形成する一導電型
の第1のMOSトランジスタ回路を備え、第2のバイポ
ーラトランジスタのコレクタ・ベース間には入力信号に
対する所定の論理演算の結果に応答して上述のバイパス
回路と逆相で相補的なバイパス回路を形成する逆導電型
の第2のMOSトランジスタ回路を備える。第1のバイ
ポーラトランジスタのベースと第2の電源供給端子との
間に入力信号に対する所定の論理演算の結果に応答して
上述の相補的バイパス回路と同相でON/OFF制御す
る逆導電型の第3のMOSトランジスタ回路と、第2の
バイポーラトランジスタのベースをエミッタとの間に、
制御回路によりON/OFF制御される逆導電型のMO
Sトランジスタとから成るベース電荷放電回路を備え
る。また出力信号の振幅拡大用回路として、制御回路に
よりON/OFF制御される一導電型のMOSトランジ
スタを第1のバイポーラトランジスタのベース・エミッ
タ間に備える。制御回路は、出力端子又は第1のバイポ
ーラトランジスタのベースの信号レベルを反転して上述
の一導電型及び逆導電型のMOSトランジスタのベース
に供給する反転回路により構成される。
は、コレクタを第1の電源供線端子に接続しエミッタを
出力端子に接続した第1のバイポーラトランジスタと、
コレクタを出力端子に接続しエミッタを第2の電源供給
端子に接続した第2のバイポーラトランジスタとから成
る信号出力回路を備え、第1のバイポーラトランジスタ
のコレクタ・ベース間には入力信号に対する所定の論理
演算の結果に応答してバイパス回路を形成する一導電型
の第1のMOSトランジスタ回路を備え、第2のバイポ
ーラトランジスタのコレクタ・ベース間には入力信号に
対する所定の論理演算の結果に応答して上述のバイパス
回路と逆相で相補的なバイパス回路を形成する逆導電型
の第2のMOSトランジスタ回路を備える。第1のバイ
ポーラトランジスタのベースと第2の電源供給端子との
間に入力信号に対する所定の論理演算の結果に応答して
上述の相補的バイパス回路と同相でON/OFF制御す
る逆導電型の第3のMOSトランジスタ回路と、第2の
バイポーラトランジスタのベースをエミッタとの間に、
制御回路によりON/OFF制御される逆導電型のMO
Sトランジスタとから成るベース電荷放電回路を備え
る。また出力信号の振幅拡大用回路として、制御回路に
よりON/OFF制御される一導電型のMOSトランジ
スタを第1のバイポーラトランジスタのベース・エミッ
タ間に備える。制御回路は、出力端子又は第1のバイポ
ーラトランジスタのベースの信号レベルを反転して上述
の一導電型及び逆導電型のMOSトランジスタのベース
に供給する反転回路により構成される。
【0017】第2の発明の論理回路は、上述の信号出力
回路たる第1及び第2のバイポーラトランジスタと、こ
れらバイポーラトランジスタのコレクタ・ベース間のO
N/OFF制御を行う第1及び第2のMOSトランジス
タ回路と、ベース電荷放電用回路たる第3のMOSトラ
ンジスタ回路と、逆導電型のMOSトランジスタとを備
え、第1のバイポーラトランジスタのベースと第3のM
OSトランジスタ回路との間には、制御回路によりON
/OFF制御される逆導電型のMOSトランジスタ備え
る。制御回路は、出力端子又は第1のバイポーラトラン
ジスタのベースの信号レベルを反転してベース電荷放電
用回路たる逆導電型のMOSトランジスタのゲートへ供
給する第1の反転回路と、この第1の反転回路の出力信
号のレベルを反転して上述の逆導電型のMOSトランジ
スタのゲートへ供給する第2の反転回路とにより構成さ
れる。
回路たる第1及び第2のバイポーラトランジスタと、こ
れらバイポーラトランジスタのコレクタ・ベース間のO
N/OFF制御を行う第1及び第2のMOSトランジス
タ回路と、ベース電荷放電用回路たる第3のMOSトラ
ンジスタ回路と、逆導電型のMOSトランジスタとを備
え、第1のバイポーラトランジスタのベースと第3のM
OSトランジスタ回路との間には、制御回路によりON
/OFF制御される逆導電型のMOSトランジスタ備え
る。制御回路は、出力端子又は第1のバイポーラトラン
ジスタのベースの信号レベルを反転してベース電荷放電
用回路たる逆導電型のMOSトランジスタのゲートへ供
給する第1の反転回路と、この第1の反転回路の出力信
号のレベルを反転して上述の逆導電型のMOSトランジ
スタのゲートへ供給する第2の反転回路とにより構成さ
れる。
【0018】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【0019】本発明の第1の実施例を示す図1を参照す
ると、この論理回路は、図11に示された従来の論理回
路に加えて第1のバイポーラトランジスタQ1のベース
・エミッタ間に接続したPチャネルMOSトランジスタ
MP2と、出力端子TOの信号をレベル反転してこのト
ランジスタMP2のゲートへ供給する反転回路IV1か
ら成る制御回路4とを備えるとともに、NチャネルMO
SトランジスタMN3のゲートにも出力端子TOの信号
のレベル反転出力を上述の反転回路IV1から供給して
いる。
ると、この論理回路は、図11に示された従来の論理回
路に加えて第1のバイポーラトランジスタQ1のベース
・エミッタ間に接続したPチャネルMOSトランジスタ
MP2と、出力端子TOの信号をレベル反転してこのト
ランジスタMP2のゲートへ供給する反転回路IV1か
ら成る制御回路4とを備えるとともに、NチャネルMO
SトランジスタMN3のゲートにも出力端子TOの信号
のレベル反転出力を上述の反転回路IV1から供給して
いる。
【0020】制御回路4は、PチャネルMOSトランジ
スタMP2を、MOSトランジスタ回路1のONからO
FFへの遷移及びOFFからONへの遷移よりも所定の
時間だけ遅延してそれぞれON/OFF制御およびOF
F/ON制御する。同様に制御回路4によるNチャネル
MOSトランジスタMN3のON/OFFおよびOFF
/ON制御は、MOSトランジスタ回路2のONからO
FFへの遷移及びOFFからONへの遷移よりも所定の
時間だけ遅延させる。
スタMP2を、MOSトランジスタ回路1のONからO
FFへの遷移及びOFFからONへの遷移よりも所定の
時間だけ遅延してそれぞれON/OFF制御およびOF
F/ON制御する。同様に制御回路4によるNチャネル
MOSトランジスタMN3のON/OFFおよびOFF
/ON制御は、MOSトランジスタ回路2のONからO
FFへの遷移及びOFFからONへの遷移よりも所定の
時間だけ遅延させる。
【0021】入力信号INの高レベルから低レベルへの
変化は、PチャネルMOSトランジスタMP1をOFF
からONにし、バイポーラトランジスタQ1に対しベー
ス電流を供給する。このときPチャネルMOSトランジ
スタMP2はOFFとなっているので、バイポーラトラ
ンジスタQ1のベース電流はこのトランジスタMP2の
影響を受けることはなく、したがってバイポーラトラン
ジスタQ1のONからOFFへの遷移は遅延を生じな
い。一方、入力信号INの上記変化に応答してNチャネ
ルMOSトランジスタMN1はONからOFFになりバ
イポーラトランジスタQ2に対するベース電流の供給を
停止する。このときNチャネルMOSトランジスタMN
3はON状態にあるので、バイポーラトランジスタQ2
のベース電荷はこのNチャネルMOSトランジスタMN
3を通して放電され、バイポーラトランジスタQ2は遅
延なくOFFになる。従って、負荷回路5の充電は急速
に進みその端子電圧は電源電位Vccに近い値となる。
変化は、PチャネルMOSトランジスタMP1をOFF
からONにし、バイポーラトランジスタQ1に対しベー
ス電流を供給する。このときPチャネルMOSトランジ
スタMP2はOFFとなっているので、バイポーラトラ
ンジスタQ1のベース電流はこのトランジスタMP2の
影響を受けることはなく、したがってバイポーラトラン
ジスタQ1のONからOFFへの遷移は遅延を生じな
い。一方、入力信号INの上記変化に応答してNチャネ
ルMOSトランジスタMN1はONからOFFになりバ
イポーラトランジスタQ2に対するベース電流の供給を
停止する。このときNチャネルMOSトランジスタMN
3はON状態にあるので、バイポーラトランジスタQ2
のベース電荷はこのNチャネルMOSトランジスタMN
3を通して放電され、バイポーラトランジスタQ2は遅
延なくOFFになる。従って、負荷回路5の充電は急速
に進みその端子電圧は電源電位Vccに近い値となる。
【0022】出力端子TOを通じて負荷回路5の端子電
圧のレベル反転出力を受けるPチャネルトランジスタM
P2は、負荷回路5の上記充電の途中でONになるの
で、負荷回路5の端子電圧が電源電位Vccに近ずいて
バイポーラトランジスタQ1がOFFになったあとも、
ともにON状態にあるPチャネルMOSトランジスタM
P1およびMP2により負荷回路5の充電が続き、この
充電は負荷回路5の端子電圧が電源電位Vccに達する
まで継続する。
圧のレベル反転出力を受けるPチャネルトランジスタM
P2は、負荷回路5の上記充電の途中でONになるの
で、負荷回路5の端子電圧が電源電位Vccに近ずいて
バイポーラトランジスタQ1がOFFになったあとも、
ともにON状態にあるPチャネルMOSトランジスタM
P1およびMP2により負荷回路5の充電が続き、この
充電は負荷回路5の端子電圧が電源電位Vccに達する
まで継続する。
【0023】一方、入力信号INの低レベルから高レベ
ルへの変化は、PチャネルMOSトランジスタMP1を
ONからOFFにしバイポーラトランジスタQ1へのベ
ース電流の供給を停止する。このときNチャネルMOS
トランジスタMN2はOFFからONになるので、バイ
ポーラトランジスタQ1のベース電荷はそのトランジス
タMN2を通して放電され、その結果、バイポーラトラ
ンジスタQ1は急速にOFFになる。一方、入力信号I
Nのこの変化はNチャネルMOSトランジスタMN1を
OFFからONし、その結果バイポーラトランジスタQ
2にベース電流が供給される。このとき、NチャネルM
OSトランジスタMN3はOFFの状態にあるので、N
チャネルMOSトランジスタMN1からの電流はトラン
ジスタMN3によるバイパス回路の影響を受けることな
く全てバイポーラトランジスタのベース電流となり、そ
の結果、トランジスタQ2は急速にONになる。従って
負荷回路5は遅延なく放電する。
ルへの変化は、PチャネルMOSトランジスタMP1を
ONからOFFにしバイポーラトランジスタQ1へのベ
ース電流の供給を停止する。このときNチャネルMOS
トランジスタMN2はOFFからONになるので、バイ
ポーラトランジスタQ1のベース電荷はそのトランジス
タMN2を通して放電され、その結果、バイポーラトラ
ンジスタQ1は急速にOFFになる。一方、入力信号I
Nのこの変化はNチャネルMOSトランジスタMN1を
OFFからONし、その結果バイポーラトランジスタQ
2にベース電流が供給される。このとき、NチャネルM
OSトランジスタMN3はOFFの状態にあるので、N
チャネルMOSトランジスタMN1からの電流はトラン
ジスタMN3によるバイパス回路の影響を受けることな
く全てバイポーラトランジスタのベース電流となり、そ
の結果、トランジスタQ2は急速にONになる。従って
負荷回路5は遅延なく放電する。
【0024】出力信号OUTのレベル反転出力を受ける
NチャネルMOSトランジスタMN3は負荷回路5の上
記放電の途中でONになるので、負荷回路5の端子電圧
が接地電位近傍になるまで放電が進んでバイポーラトラ
ンジスタQ2がOFFになったあとも、ともにON状態
にあるNチャネルMOSトランジスタMN1およびMN
3によって負荷回路5の放電が続き、この放電は負荷回
路5の端子電圧が接地電位に達するまで継続する。
NチャネルMOSトランジスタMN3は負荷回路5の上
記放電の途中でONになるので、負荷回路5の端子電圧
が接地電位近傍になるまで放電が進んでバイポーラトラ
ンジスタQ2がOFFになったあとも、ともにON状態
にあるNチャネルMOSトランジスタMN1およびMN
3によって負荷回路5の放電が続き、この放電は負荷回
路5の端子電圧が接地電位に達するまで継続する。
【0025】上述のとおり、入力信号INの高レベルか
ら低レベルへの変化および低レベルから高レベルへの変
化にそれぞれ応答してこの論理回路は負荷回路5の端子
電圧がVccおよび接地電位にそれぞれ達するように負
荷回路5を駆動できるので、この論理回路の出力信号O
UT、すなわち負荷回路5の端子電圧の振幅は図11の
従来技術による回路の出力信号に比べて拡大され、ノイ
ズマージンはそれだけ大きくなる。
ら低レベルへの変化および低レベルから高レベルへの変
化にそれぞれ応答してこの論理回路は負荷回路5の端子
電圧がVccおよび接地電位にそれぞれ達するように負
荷回路5を駆動できるので、この論理回路の出力信号O
UT、すなわち負荷回路5の端子電圧の振幅は図11の
従来技術による回路の出力信号に比べて拡大され、ノイ
ズマージンはそれだけ大きくなる。
【0026】上述の第1の実施例における制御回路4の
反転回路IV1は、出力端子TOの信号レベルを反転し
てMOSトランジスタMP2およびMN3のゲートに供
給しているが、図2に示す第2の実施例のとおり、バイ
ポーラトランジスタQ1のベース入力の反転出力をこれ
らMOSトランジスタMP2およびMN3に供給しても
差支えない。
反転回路IV1は、出力端子TOの信号レベルを反転し
てMOSトランジスタMP2およびMN3のゲートに供
給しているが、図2に示す第2の実施例のとおり、バイ
ポーラトランジスタQ1のベース入力の反転出力をこれ
らMOSトランジスタMP2およびMN3に供給しても
差支えない。
【0027】この実施例はこれらMOSトラジスタMP
2及びMN3のON/OFF制御のタイミングがわずか
にずれていることを除き、その動作及び効果が第1の実
施例と全く同一であるので、これ以上の説明は省略す
る。
2及びMN3のON/OFF制御のタイミングがわずか
にずれていることを除き、その動作及び効果が第1の実
施例と全く同一であるので、これ以上の説明は省略す
る。
【0028】上述の第1および第2の実施例の論理回路
のMOSトランジスタMP1およびMN2のON/OF
F制御、およびMOSトランジスタMN1およびMN3
のON/OFF動作を示す図3を参照すると、MOSト
ラジスタMN1がONになる時点T3でMOSトランジ
スタMN3はOFFになっているので、トランジスタM
N1からの電流がすべてバイポーラトランジスタQ2の
ベース電流となる。従ってバイポーラトランジスタQ2
のONへの遷移速度が速くなる。すなわち、MOSトラ
ンジスタMN3のゲート入力を制御回路4(図1)およ
び4a(図2)の出力することにより、出力信号OUT
の低レベル側の振幅拡大,高速動作および低消費電力の
3つの効果が得られる。
のMOSトランジスタMP1およびMN2のON/OF
F制御、およびMOSトランジスタMN1およびMN3
のON/OFF動作を示す図3を参照すると、MOSト
ラジスタMN1がONになる時点T3でMOSトランジ
スタMN3はOFFになっているので、トランジスタM
N1からの電流がすべてバイポーラトランジスタQ2の
ベース電流となる。従ってバイポーラトランジスタQ2
のONへの遷移速度が速くなる。すなわち、MOSトラ
ンジスタMN3のゲート入力を制御回路4(図1)およ
び4a(図2)の出力することにより、出力信号OUT
の低レベル側の振幅拡大,高速動作および低消費電力の
3つの効果が得られる。
【0029】次に図4を参照すると、この図に示した本
発明の第3の実施例は上述の第2の実施例のPチャネル
MOSトランジスタMP2の代わりに、NチャネルMO
SトランジスタMN4をMOSトランジスタ回路1およ
び3の間に挿入し、制御回路4の代わりに、レベル反転
回路IV1およびIV2の直列回路から成り両者の接続
点をMOSトランジスタMN3のゲートに、レベル反転
回路IV2の出力信号をMOSトランジスタMN4のゲ
ートにそれぞれ接続して構成した制御回路4bを備え
る。制御回路4bのこの構成から明らかなとおり、バイ
ポーラトランジスタQ2のベース電荷放電回路たるMO
SトランジスタMN3のON/OFF制御を反転回路I
V1の出力信号により行い、もう一方の反転回路IV2
から供給される制御回路4bの出力に応答するMOSト
ランジスタMN4を採用している点を除きこの実施例は
図11に示した従来技術による論理回路と同一であるの
で、この実施例に特有のこれら部分を以下説明する。
発明の第3の実施例は上述の第2の実施例のPチャネル
MOSトランジスタMP2の代わりに、NチャネルMO
SトランジスタMN4をMOSトランジスタ回路1およ
び3の間に挿入し、制御回路4の代わりに、レベル反転
回路IV1およびIV2の直列回路から成り両者の接続
点をMOSトランジスタMN3のゲートに、レベル反転
回路IV2の出力信号をMOSトランジスタMN4のゲ
ートにそれぞれ接続して構成した制御回路4bを備え
る。制御回路4bのこの構成から明らかなとおり、バイ
ポーラトランジスタQ2のベース電荷放電回路たるMO
SトランジスタMN3のON/OFF制御を反転回路I
V1の出力信号により行い、もう一方の反転回路IV2
から供給される制御回路4bの出力に応答するMOSト
ランジスタMN4を採用している点を除きこの実施例は
図11に示した従来技術による論理回路と同一であるの
で、この実施例に特有のこれら部分を以下説明する。
【0030】入力信号INの高レベルから低レベルへの
変化は、MOSトランジスタMP1をOFFからONに
する。このとき、出力信号OUTは低レベルの状態にあ
るので、MOSトランジスタMN4はまだOFFのまま
である。従ってバイポーラトランジスタQ1のベースに
は、MOSトランジスタMP1からの電流がMOSトラ
ンジスタMN4および制御回路4bによりバイパスされ
ることなくすべて供給され、バイポーラトランジスタQ
1のOFFからONへの遷移速度が速くなる。また、バ
イパス電流がないので消費電力が低レベルに抑えられ
る。バイポーラトランジスタQ1がONになると、出力
信号OUTレベルは電源電位Vccに向って上昇する。
制御回路4bを通じて供給されるこのレベル上昇に応答
してMOSトランジスタMN4はONになり、MOSト
ランジスタ回路3とともにバイポーラトランジスタQ1
のベース電荷放電回路を形成する。次に、入力信号IN
の低レベルから高レベルへの変化はMOSトランジスタ
MP1およびMN2をそれぞれOFFおよびONとす
る。この時点でMOSトランジスタMN4はONのまま
であるので、バイポーラトランジスタQ1のベース電荷
はMOSトランジスタMN4およびMN2を通して放電
される。一方、MOSトランジスタMN1およびMN3
及びバイポーラトランジスタQ2の動作は図1の論理回
路と同一であるのでその説明は省略する。
変化は、MOSトランジスタMP1をOFFからONに
する。このとき、出力信号OUTは低レベルの状態にあ
るので、MOSトランジスタMN4はまだOFFのまま
である。従ってバイポーラトランジスタQ1のベースに
は、MOSトランジスタMP1からの電流がMOSトラ
ンジスタMN4および制御回路4bによりバイパスされ
ることなくすべて供給され、バイポーラトランジスタQ
1のOFFからONへの遷移速度が速くなる。また、バ
イパス電流がないので消費電力が低レベルに抑えられ
る。バイポーラトランジスタQ1がONになると、出力
信号OUTレベルは電源電位Vccに向って上昇する。
制御回路4bを通じて供給されるこのレベル上昇に応答
してMOSトランジスタMN4はONになり、MOSト
ランジスタ回路3とともにバイポーラトランジスタQ1
のベース電荷放電回路を形成する。次に、入力信号IN
の低レベルから高レベルへの変化はMOSトランジスタ
MP1およびMN2をそれぞれOFFおよびONとす
る。この時点でMOSトランジスタMN4はONのまま
であるので、バイポーラトランジスタQ1のベース電荷
はMOSトランジスタMN4およびMN2を通して放電
される。一方、MOSトランジスタMN1およびMN3
及びバイポーラトランジスタQ2の動作は図1の論理回
路と同一であるのでその説明は省略する。
【0031】上述の第3の実施例における制御回路4b
の入力側は、同実施例のとおり出力端子TOに接続する
代わりに、図5の第4の実施例の制御回路4cのように
バイポーラトランジスタQ1のベースに接続することも
できる。この実施例は、MOSトランジスタMN3およ
びMN4のON/OFFのタイミングが上述の第3の実
施例の場合とわずかにずれている以外その動作及び効果
は論理回路と全く同一であるので詳述しない。
の入力側は、同実施例のとおり出力端子TOに接続する
代わりに、図5の第4の実施例の制御回路4cのように
バイポーラトランジスタQ1のベースに接続することも
できる。この実施例は、MOSトランジスタMN3およ
びMN4のON/OFFのタイミングが上述の第3の実
施例の場合とわずかにずれている以外その動作及び効果
は論理回路と全く同一であるので詳述しない。
【0032】図6を参照すると、この図に示した本発明
の第5の実施例は、第3の実施例(図4)のバイポーラ
トランジスタQ1のベース電荷放電回路に第1の実施例
におけるMOSトランジスタMP2を追加しそのゲート
に制御回路4dの反転回路IV1の出力信号を供給する
構成を備える。
の第5の実施例は、第3の実施例(図4)のバイポーラ
トランジスタQ1のベース電荷放電回路に第1の実施例
におけるMOSトランジスタMP2を追加しそのゲート
に制御回路4dの反転回路IV1の出力信号を供給する
構成を備える。
【0033】上述の第5の実施例の構成要素であるMO
SトランジスタMP1およびMP2、およびMN1〜M
N4のON/OFF動作のタイミングを示す図7を参照
すると、入力信号INの高レベルから低レベルへの変化
がMOSトランジスタMP1をONにする時点T1でM
OSトランジスタMP2及びMN4はOFFになってい
るので、MOSトランジスタMP1からの電流はMP2
あるいはMP4にバイパスされることなくすべてバイポ
ーラトランジスタQ1のベースへ供給される。従ってバ
イポーラトランジスタQ1のOFFからONへの遷移は
速い。一方、入力信号INの上記変化に応答してMOS
トランジスタMN1はOFFになり、バイポーラトラン
ジスタQ2へのベース電流の供給を停止する。この時点
でMOSトランジスタMN3はONとなっているので、
バイポーラトランジスタQ2は急速にOFFになる。従
って出力信号OUTは負荷回路5を急速に充電してその
端子電圧を電源電位Vccに近ずける。
SトランジスタMP1およびMP2、およびMN1〜M
N4のON/OFF動作のタイミングを示す図7を参照
すると、入力信号INの高レベルから低レベルへの変化
がMOSトランジスタMP1をONにする時点T1でM
OSトランジスタMP2及びMN4はOFFになってい
るので、MOSトランジスタMP1からの電流はMP2
あるいはMP4にバイパスされることなくすべてバイポ
ーラトランジスタQ1のベースへ供給される。従ってバ
イポーラトランジスタQ1のOFFからONへの遷移は
速い。一方、入力信号INの上記変化に応答してMOS
トランジスタMN1はOFFになり、バイポーラトラン
ジスタQ2へのベース電流の供給を停止する。この時点
でMOSトランジスタMN3はONとなっているので、
バイポーラトランジスタQ2は急速にOFFになる。従
って出力信号OUTは負荷回路5を急速に充電してその
端子電圧を電源電位Vccに近ずける。
【0034】出力信号OUTが電源電位Vccに近ずく
とバイポーラトランジスタQ1はOFFになるが、反転
回路IV1の出力信号によってMOSトランジスタMP
2がONになり、一方MOSトランジスタMN2および
MN4はOFF状態に留まるので、ON状態を継続中の
MOSトランジスタMP1とこのMOSトランジスタM
P2を通して電源電位Vccまで出力端子TOまで導か
れ、出力信号OUTの値は電源電位Vccまで達する。
出力信号OUTは反転回路IV1およびIV2により遅
延されてMOSトランジスタMN4のゲートに供給さ
れ、このトランジスタMN4をONにし、次の時点(T
3)におけるバイポーラトランジスタQ1のベース電荷
の放電に備える。
とバイポーラトランジスタQ1はOFFになるが、反転
回路IV1の出力信号によってMOSトランジスタMP
2がONになり、一方MOSトランジスタMN2および
MN4はOFF状態に留まるので、ON状態を継続中の
MOSトランジスタMP1とこのMOSトランジスタM
P2を通して電源電位Vccまで出力端子TOまで導か
れ、出力信号OUTの値は電源電位Vccまで達する。
出力信号OUTは反転回路IV1およびIV2により遅
延されてMOSトランジスタMN4のゲートに供給さ
れ、このトランジスタMN4をONにし、次の時点(T
3)におけるバイポーラトランジスタQ1のベース電荷
の放電に備える。
【0035】一方、入力信号INの低レベルから高レベ
ルへの変化は、MOSトランジスタMP1をOFFに
し、併せてMOSトランジスタMN1およびMN2をO
Nにする。また、MOSトランジスタMN3はOFFに
なっているので、負荷回路5からMOSトランジスタM
N1を通して供給される電流は接地電位へのバイパスな
しにすべてバイポーラトランジスタQ2のベースに供給
され、その結果、バイポーラトランジスタQ2は遅延な
くOFFからONへと遷移し負荷回路5は急速に放電さ
れる。一方、バイポーラトランジスタQ1のベース電荷
はMOSトランジスタMN4およびMN2を通して放電
されるので、バイポーラトランジスタQ1のONからO
FFへの遷移も遅延なく行われる。
ルへの変化は、MOSトランジスタMP1をOFFに
し、併せてMOSトランジスタMN1およびMN2をO
Nにする。また、MOSトランジスタMN3はOFFに
なっているので、負荷回路5からMOSトランジスタM
N1を通して供給される電流は接地電位へのバイパスな
しにすべてバイポーラトランジスタQ2のベースに供給
され、その結果、バイポーラトランジスタQ2は遅延な
くOFFからONへと遷移し負荷回路5は急速に放電さ
れる。一方、バイポーラトランジスタQ1のベース電荷
はMOSトランジスタMN4およびMN2を通して放電
されるので、バイポーラトランジスタQ1のONからO
FFへの遷移も遅延なく行われる。
【0036】負荷回路5の放電が進みその端子電圧が接
地電位近傍になるとバイポーラトランジスタQ2はOF
Fになるが、反転回路IV1によってMOSトランジス
タMN3がONになるので、負荷回路5の電荷はNチャ
ネルMOSトランジスタMN1,MN3を通して放電を
続行し負荷回路5の端子電圧は接地電位に達する。この
ようにこの第5の実施例は、出力信号OUTの振幅の拡
大と消費電力の低減を達成できる。
地電位近傍になるとバイポーラトランジスタQ2はOF
Fになるが、反転回路IV1によってMOSトランジス
タMN3がONになるので、負荷回路5の電荷はNチャ
ネルMOSトランジスタMN1,MN3を通して放電を
続行し負荷回路5の端子電圧は接地電位に達する。この
ようにこの第5の実施例は、出力信号OUTの振幅の拡
大と消費電力の低減を達成できる。
【0037】上述の第5の実施例の制御回路4dの入力
は出力端子TOに接続する代わりに、第4の実施例によ
る(図5)と同様にバイポーラトランジスタQ1のベー
スに接続しても差支えない。そのような変形を第5の実
施例に加えて構成した第6の実施例を図8に示す。この
実施例の動作および効果は、第5の実施例(図6)と全
く同一であるので、説明は省略する。
は出力端子TOに接続する代わりに、第4の実施例によ
る(図5)と同様にバイポーラトランジスタQ1のベー
スに接続しても差支えない。そのような変形を第5の実
施例に加えて構成した第6の実施例を図8に示す。この
実施例の動作および効果は、第5の実施例(図6)と全
く同一であるので、説明は省略する。
【0038】図9を参照すると、上述の第1乃至第6の
実施例が1入力NOT回路であるのに対して2入力NO
R回路である図示の本発明の第7の実施例は、第5の実
施例(図5)のMOSトランジスタ回路1,2および3
を、入力端子TI1およびTI2に供給される一対のバ
イナリー入力IN1/IN2にそれぞれ対応して一対の
MOSトランジスタMP11/MP12、MN11/M
N12、およびMN21/NM22からそれぞれ成るM
OSトラジスタ回路1a,2a、および3aにそれぞれ
置換した構成を備える。MOSトランジスタ回路1a
は、入力信号IN1/IN2をゲートにそれぞれ受けて
ON/OFFするPチャネルMOSトランジスタMP1
1/MP12の直列回路で構成され、MOSトランジス
タ回路2aおよび3aは、入力信号IN1/IN2を一
対のゲートにそれぞれ受けてON/OFFするNチャネ
ルMOSトランジスタMN11/MN12の並列回路お
よびNチャネルMOSトランジスタMN21/MN22
の並列回路でそれぞれ構成される。上述のとおり、2入
力NORの論理演算を行う点を除けばこの第7の実施例
の動作および作用効果は1入力NOT回路である第5の
実施例(図6)と同一であるので、これ以上の説明は省
略する。
実施例が1入力NOT回路であるのに対して2入力NO
R回路である図示の本発明の第7の実施例は、第5の実
施例(図5)のMOSトランジスタ回路1,2および3
を、入力端子TI1およびTI2に供給される一対のバ
イナリー入力IN1/IN2にそれぞれ対応して一対の
MOSトランジスタMP11/MP12、MN11/M
N12、およびMN21/NM22からそれぞれ成るM
OSトラジスタ回路1a,2a、および3aにそれぞれ
置換した構成を備える。MOSトランジスタ回路1a
は、入力信号IN1/IN2をゲートにそれぞれ受けて
ON/OFFするPチャネルMOSトランジスタMP1
1/MP12の直列回路で構成され、MOSトランジス
タ回路2aおよび3aは、入力信号IN1/IN2を一
対のゲートにそれぞれ受けてON/OFFするNチャネ
ルMOSトランジスタMN11/MN12の並列回路お
よびNチャネルMOSトランジスタMN21/MN22
の並列回路でそれぞれ構成される。上述のとおり、2入
力NORの論理演算を行う点を除けばこの第7の実施例
の動作および作用効果は1入力NOT回路である第5の
実施例(図6)と同一であるので、これ以上の説明は省
略する。
【0039】上述の第1乃至第7の実施例においては、
MOSトランジスタの一導電型をPチャネル型、逆導電
型をNチャネル型とし、バイポーラトランジスタをNP
N型としたが、導電型に他の選択が可能であることは自
明であろう。この発明の論理回路は、実施例のような1
入力NOT型,2入力NOR型だけでなく、多入力NA
ND回路の形をとることもできる。
MOSトランジスタの一導電型をPチャネル型、逆導電
型をNチャネル型とし、バイポーラトランジスタをNP
N型としたが、導電型に他の選択が可能であることは自
明であろう。この発明の論理回路は、実施例のような1
入力NOT型,2入力NOR型だけでなく、多入力NA
ND回路の形をとることもできる。
【0040】
【発明の効果】以上説明したように本発明は、第1のバ
イポーラトランジスタのベース・エミッタ間に一導電型
のMOSトランジスタを設け、このMOSトランジスタ
及び第2のバイポーラトランジスタのベース・エミッタ
間の逆導電型のMOSトランジスタのゲートに出力信号
のレベルを反転して供給する構成とすることにより、出
力信号の振幅を拡大することができる効果がある。ま
た、第1のバイポーラトランジスタと第3のMOSトラ
ンジスタ回路との間に、出力信号を遅延させた信号をゲ
ート入力とするMOSトランジスタを設けることによ
り、消費電力を低減し動作を高速化できる効果がある。
イポーラトランジスタのベース・エミッタ間に一導電型
のMOSトランジスタを設け、このMOSトランジスタ
及び第2のバイポーラトランジスタのベース・エミッタ
間の逆導電型のMOSトランジスタのゲートに出力信号
のレベルを反転して供給する構成とすることにより、出
力信号の振幅を拡大することができる効果がある。ま
た、第1のバイポーラトランジスタと第3のMOSトラ
ンジスタ回路との間に、出力信号を遅延させた信号をゲ
ート入力とするMOSトランジスタを設けることによ
り、消費電力を低減し動作を高速化できる効果がある。
【図1】本発明の第1の実施例を回路図である。
【図2】本発明の第2の実施例の回路図である。
【図3】図1及び図2に示された実施例の各部動作のタ
イミング図である。
イミング図である。
【図4】本発明の第3の実施例の回路図である。
【図5】本発明の第4の実施例の回路図である。
【図6】本発明の第5の実施例の回路図である。
【図7】図6に示された実施例の各部の動作のタイミン
グ図である。
グ図である。
【図8】本発明の第6の実施例の回路図である。
【図9】本発明の第7の実施例の回路図である。
【図10】従来技術による論理回路の第1の例の回路図
である。
である。
【図11】従来技術による論理回路の第2の例の回路図
である。
である。
【図12】図11に示された論理回路の各部動作のタイ
ミング図である。
ミング図である。
1〜3,1a〜3a MOSトランジスタ回路 4,4a〜4d 制御回路 5 負荷回路 IV1,IV2 反転回路 MN1〜MN4,MN11,MN12,MN21,MN
12 NチャネルMOSトランジスタ MP1,MP2,MP11,MP12 PチャネルM
OSトランジスタ Q1,Q2 バイポーラトランジスタ
12 NチャネルMOSトランジスタ MP1,MP2,MP11,MP12 PチャネルM
OSトランジスタ Q1,Q2 バイポーラトランジスタ
Claims (11)
- 【請求項1】 コレクタを第1の電源供給端子に接続し
エミッタを出力端子に接続した第1のバイポーラトラン
ジスタと、コレクタを前記出力端子に接続しエミッタを
第2の電源供給端子に接続した第2のバイポーラトラン
ジスタと、ゲートへの入力信号に応答してON又はOF
Fとなる一導電型のMOSトランジスタを含み前記入力
信号に対する所定の論理演算の結果に応答して前記第1
のバイポーラトランジスタのコレクタとベースとの間に
バイパス回路を形成する第1のMOSトランジスタ回路
と、ゲートへの前記入力信号に応答してON又はOFF
となる逆導電型のMOSトランジスタを含み前記入力信
号に対する所定の論理演算の結果に応答して前記出力端
子と前記第2のバイポーラトランジスタのベースとの間
に前記バイパス回路と逆相で相補的なバイパス回路を形
成する第2のMOSトランジスタ回路と、ゲートへの前
記入力信号に応答してON又はOFFとなる逆導電型の
MOSトランジスタを含み前記入力信号に対する所定の
論理演算の結果に応答して前記第1のバイポーラトラン
ジスタのベースと前記第2の電源供給端子との間を前記
相補的バイパス回路の形成と同相でON/OFF制御す
る第3のMOSトランジスタ回路と、ソース及びドレイ
ンの一方を前記第1のバイポーラトランジスタのベース
に接続し他方を前記出力端子に接続した一導電型の第1
のMOSトランジスタと、ソース及びドレインの一方を
前記第2の電源供給端子に接続し他方を前記第2のバイ
ポーラトランジスタのベースに接続した逆導電型の第2
のMOSトランジスタと、前記第1のMOSトランジス
タを、前記第1のMOSトランジスタ回路のOFFから
ONへの遷移及びONからOFFへの遷移よりもそれぞ
れ所定の時間だけ遅延してOFFからONへの遷移及び
ONからOFFへの遷移をそれぞれ示すように制御する
とともに、前記第2のMOSトランジスタを、前記第2
のMOSトランジスタ回路のOFFからONへの遷移及
びONからOFFへの遷移よりも所定の時間だけ遅延し
てOFFからONへの遷移及びONからOFFの遷移を
示すように制御する制御回路とを有することを特徴とす
る論理回路。 - 【請求項2】 前記制御回路が、前記出力端子の信号レ
ベルを反転して前記第1及び第2のMOSトランジスタ
のゲートへ供給する反転回路により構成された請求項1
記載の論理回路。 - 【請求項3】 前記制御回路が、前記第1のバイポーラ
トランジスタのベースの信号レベルを反転して前記第1
及び第2のMOSトランジスタのゲートへ供給す反転回
路により構成された請求項1記載の論理回路。 - 【請求項4】 コレクタを第1の電源供給端子に接続し
エミッタを出力端子に接続した第1のバイポーラトラン
ジスタと、コレクタを前記出力端子に接続しエミッタを
第2の電源供給端子に接続した第2のバイポーラトラン
ジスタと、ゲートへの入力信号に応答してON又はOF
Fとなる一導電型のMOSトランジスタを含み前記入力
信号に対する所定の論理演算の結果に応答して前記第1
のバイポーラトランジスタのコレクタとベースとの間に
バイパス回路を形成する第1のMOSトランジスタ回路
と、ゲートへの前記入力信号に応答してON又はOFF
となる逆導電型のMOSトランジスタを含み前記入力信
号に対する所定の論理演算の結果に応答して前記出力端
子と前記第2のバイポーラトランジスタのベースとの間
に前記バイパス回路と逆相的で相補的なバイパス回路を
形成する第2のMOSトランジスタ回路と、ソース及び
ドレインの一方を前記第1のバイポーラトランジスタの
ベースに接続した逆導電型の第1のMOSトランジスタ
と、ゲートへの前記入力信号に応答してON又はOFF
となる逆導電型のMOSトランジスタを含み前記入力信
号に対する所定の論理演算を行いその結果に応答して前
記第1のMOSトランジスタのソース及びドレインの他
方と前記第2の電源供給端子との間に前記バイパス回路
と同相の相補的なバイパス回路を形成する第3のMOS
トランジスタ回路と、ソース及びドレインの一方を前記
第2の電源供給端子に接続し他方を前記第2のバイポー
ラトランジスタのベースに接続した逆導電型の第2のM
OSトランジスタと、前記第1のMOSトランジスタ
を、前記第1のMOSトランジスタ回路のOFFからO
Nへの遷移及びONからOFFへの遷移よりもそれぞれ
所定の時間だけ遅延してOFFからONへの遷移及びO
NからOFFへの遷移を示すように制御するとともに、
前記第2のMOSトランジスタを、前記第3のMOSト
ランジスタ回路のOFFからONへの遷移及びONから
OFFへの遷移よりも所定の時間だけ遅延してOFFか
らONへの遷移及びONからOFFへの遷移を示すよう
に制御する制御回路とを有することを特徴とする論理回
路。 - 【請求項5】 前記制御回路が、前記出力端子の信号レ
ベルを反転して前記第2のMOSトランジスタのゲート
へ供給する第1の反転回路と、この第の反転回路の出力
信号のレベルを反転して前記第1のMOSトランジスタ
のゲートへ供給する第2の反転回路とにより構成された
請求項4記載の論理回路。 - 【請求項6】 前記制御回路が、前記第1のバイポーラ
トランジスタのベースの信号レベルを反転して前記第2
のMOSトランジスタのゲートへの供給する第2の反転
回路と、この第1の反転回路の出力信号のレベルを反転
して前記第1のMOSトランジスタのゲートへ供給する
第2の反転回路とにより構成された請求項4記載の論理
回路。 - 【請求項7】 ソース及びドレインの一方を前記第1の
バイポーラトランジスタのベースに接続し他方を前記出
力端子に接続した一導電型の第3のMOSトランジスタ
を備え、前記制御回路が、前記第3のMOSトランジス
タを前記第1のMOSトランジスタ回路のOFFからO
Nへの遷移及びONからOFFへの遷移よりもそれぞれ
所定の時間だけ遅延してOFFからONへの遷移及びO
NからOFFへの遷移を示すように制御する手段を併せ
て備える請求項4記載の論理回路。 - 【請求項8】 前記制御回路が、前記出力端子の信号レ
ベルを反転して前記第2及び第3のMOSトランジスタ
のゲートへ供給する第1の反転回路と、この第1の反転
回路の出力信号のレベうを反転して前記第1のMOSト
ランジスタのゲートへ供給する第2の反転回路とにより
構成された請求項7記載の論理回路。 - 【請求項9】 前記制御回路が、前記第1のバイポーラ
トランジスタのベースの信号レベルを反転して前記第2
及び第3のMOSトランジスタのゲートへ供給する第1
の反転回路と、この第1の反転回路の出力信号のレベル
を反転して前記第1のMOSトランジスタのゲートへ供
給する第2の反転回路とにより構成された請求項7記載
の論理回路。 - 【請求項10】 前記入力信号が1ビットで構成され、
前記第1,第2及び第3のMOSトランジスタ回路がそ
れぞれ1個のMOSトランジスタで構成された請求項1
から請求項9までに記載の論理回路。 - 【請求項11】 前記入力信号が時間的に重なって配置
される複数ビットで構成され、それら複数ビットの供給
をそれぞれ受ける複数のMOSトランジスタを前記第
1,第2及び第3のMOSトランジスタ回路の各各が備
える請求項1から請求項9までに記載の論理回路。
Applications Claiming Priority (4)
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JP66791 | 1991-01-08 | ||
JP3-667 | 1991-02-07 | ||
JP1617091 | 1991-02-07 | ||
JP3-16170 | 1991-02-07 |
Publications (1)
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Country Status (2)
Country | Link |
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JP (1) | JPH0697804A (ja) |
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JPH06326596A (ja) * | 1993-03-17 | 1994-11-25 | Fujitsu Ltd | Bi−CMOS回路 |
DE69407471T2 (de) * | 1993-04-19 | 1998-06-18 | Koninkl Philips Electronics Nv | BiCMOS Gegentaktleistungstreiber mit geringer Phasenverschiebung |
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JP3441152B2 (ja) * | 1994-04-15 | 2003-08-25 | 株式会社東芝 | BiCMOS回路 |
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US6067892A (en) * | 1998-03-18 | 2000-05-30 | Erickson; Joel R. | Artificial muscle actuator assembly |
WO2003079992A2 (en) * | 2002-03-20 | 2003-10-02 | Advanced Inhalation Research, Inc. | Pulmonary delivery for levodopa |
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JPS60125015A (ja) * | 1983-12-12 | 1985-07-04 | Hitachi Ltd | インバ−タ回路 |
JP2550138B2 (ja) * | 1988-03-18 | 1996-11-06 | 株式会社日立製作所 | バイポーラトランジスタと電界効果トランジスタとを有する半導体集積回路装置 |
JPH0795681B2 (ja) * | 1989-06-13 | 1995-10-11 | 三菱電機株式会社 | BiMOS論理回路 |
-
1992
- 1992-01-06 JP JP4000039A patent/JPH0697804A/ja not_active Withdrawn
- 1992-01-08 US US07/818,094 patent/US5254885A/en not_active Expired - Fee Related
Also Published As
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---|---|
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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