JPH0721784A - 強誘電体メモリ - Google Patents
強誘電体メモリInfo
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- JPH0721784A JPH0721784A JP5151917A JP15191793A JPH0721784A JP H0721784 A JPH0721784 A JP H0721784A JP 5151917 A JP5151917 A JP 5151917A JP 15191793 A JP15191793 A JP 15191793A JP H0721784 A JPH0721784 A JP H0721784A
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【目的】 高集積・高信頼性かつ高速の強誘電体メモリ
を提供する。 【構成】 1トランジスタ1強誘電体キャパシタからな
るメモリセルM1を複数個有する強誘電体メモリにおい
て、通常動作時には、蓄積ノードST1の電圧を記憶情
報とする揮発メモリとして用いる。ただし、強誘電体キ
ャパシタのプレートPL1の電位、およびデータ線DL
1(j)のプリチャージ電位をVcc/2とする。電源
オフ時にはプレート電位を速やかに0Vに降下させる手
段(図示せず)を有する。
を提供する。 【構成】 1トランジスタ1強誘電体キャパシタからな
るメモリセルM1を複数個有する強誘電体メモリにおい
て、通常動作時には、蓄積ノードST1の電圧を記憶情
報とする揮発メモリとして用いる。ただし、強誘電体キ
ャパシタのプレートPL1の電位、およびデータ線DL
1(j)のプリチャージ電位をVcc/2とする。電源
オフ時にはプレート電位を速やかに0Vに降下させる手
段(図示せず)を有する。
Description
【0001】
【産業上の利用分野】本発明は、強誘電体を用いた不揮
発性の半導体メモリに関し、特に最新の情報を不揮発情
報として保持でき、高集積・高信頼性かつ高速動作を実
現する強誘電体メモリに関する。
発性の半導体メモリに関し、特に最新の情報を不揮発情
報として保持でき、高集積・高信頼性かつ高速動作を実
現する強誘電体メモリに関する。
【0002】
【従来の技術】強誘電体を用いたメモリ、フェロ・エレ
クトリック・ランダム・アクセス・メモリ(FERA
M)は、強誘電体の分極方向で記憶を行う不揮発メモリ
である。図2は、このようなFERAMの一例として、
特開平3−283176号公報に述べられているアレー
構成を示したものである。従来のダイナミック・ランダ
ム・アクセス・メモリ(DRAM)と同様に、メモリセ
ルは1トランジスタ1キャパシタからなる。所望のセル
に不揮発情報を書き込むには、トランジスタを選択的に
オン状態にして所望のキャパシタの一方の電極をデータ
線、たとえばDL(j)に接続した後、DL(j)を0
またはVccする。すると、プレート線はVcc/2の
電位にあるので、所望の強誘電体キャパシタに選択的に
電界がかかり、不揮発情報に対応する分極が生じる。こ
の分極方向は、強誘電体の特性として、電源を切っても
失われない。一方、セルの不揮発情報を読出すには、た
とえば、データ線DL(j)を0Vに充電した後、フロ
ーティング状態にし、その後トランジスタを選択的にオ
ン状態にする。すると、プレート線はVcc/2の電位
にあるので、選択された強誘電体キャパシタに電界がか
かる。この電界は常に一定方向であり、不揮発情報に対
応して、強誘電体の分極方向をそのまま維持する場合
と、反転させる場合とがある。そして、分極が反転する
場合には、メモリセルへの大きな電流の流れ込みがあ
る。この流れ込み電流を、たとえば、特開平3−283
176号公報に述べられている方法で検知すれば、不揮
発情報を読み出すことができる。ところが、上記説明か
ら明らかなように、不揮発情報を読出す度に、強誘電体
の分極方向は1方向にそろうので、情報の再書き込みが
必要である。そして、分極が反転する方向の記憶状態に
ある場合、読み出し動作の度に2回の分極反転を必ず経
る必要がある。一方、強誘電体キャパシタは分極反転の
度に劣化していき、ついには、電圧が印加されていない
時に分極を維持することができなくなることが知られて
いる。したがって、FERAMが高信頼性の不揮発メモ
リであるためには、分極反転の回数はできるだけ少ない
方が良い。また、別の問題として、分極の反転には一定
の時間を要するため、その分読み出し速度が遅くなると
いう問題もある。分極反転に伴う強誘電体膜の劣化、お
よび読み出し速度の低下の問題を解決する方法として、
特開平3−283176号公報には、次の方法が提案さ
れている。すなわち、通常の動作時にはプレート線を、
たとえばVccにしてDRAMとして用い、電源をオフ
する前に上記FERAM書き込み動作により不揮発情報
として格納する。プレート線をVccにすれば、蓄積部
の電位0またはVccに対していずれの場合も情報が反
転することがなく、したがって、強誘電体キャパシタの
劣化の問題を回避でき、読み出し速度の低下もない。次
に電源をオンするときに、上記FERAM動作により不
揮発情報を読み出せば、実効的に不揮発メモリとして機
能させることができる。
クトリック・ランダム・アクセス・メモリ(FERA
M)は、強誘電体の分極方向で記憶を行う不揮発メモリ
である。図2は、このようなFERAMの一例として、
特開平3−283176号公報に述べられているアレー
構成を示したものである。従来のダイナミック・ランダ
ム・アクセス・メモリ(DRAM)と同様に、メモリセ
ルは1トランジスタ1キャパシタからなる。所望のセル
に不揮発情報を書き込むには、トランジスタを選択的に
オン状態にして所望のキャパシタの一方の電極をデータ
線、たとえばDL(j)に接続した後、DL(j)を0
またはVccする。すると、プレート線はVcc/2の
電位にあるので、所望の強誘電体キャパシタに選択的に
電界がかかり、不揮発情報に対応する分極が生じる。こ
の分極方向は、強誘電体の特性として、電源を切っても
失われない。一方、セルの不揮発情報を読出すには、た
とえば、データ線DL(j)を0Vに充電した後、フロ
ーティング状態にし、その後トランジスタを選択的にオ
ン状態にする。すると、プレート線はVcc/2の電位
にあるので、選択された強誘電体キャパシタに電界がか
かる。この電界は常に一定方向であり、不揮発情報に対
応して、強誘電体の分極方向をそのまま維持する場合
と、反転させる場合とがある。そして、分極が反転する
場合には、メモリセルへの大きな電流の流れ込みがあ
る。この流れ込み電流を、たとえば、特開平3−283
176号公報に述べられている方法で検知すれば、不揮
発情報を読み出すことができる。ところが、上記説明か
ら明らかなように、不揮発情報を読出す度に、強誘電体
の分極方向は1方向にそろうので、情報の再書き込みが
必要である。そして、分極が反転する方向の記憶状態に
ある場合、読み出し動作の度に2回の分極反転を必ず経
る必要がある。一方、強誘電体キャパシタは分極反転の
度に劣化していき、ついには、電圧が印加されていない
時に分極を維持することができなくなることが知られて
いる。したがって、FERAMが高信頼性の不揮発メモ
リであるためには、分極反転の回数はできるだけ少ない
方が良い。また、別の問題として、分極の反転には一定
の時間を要するため、その分読み出し速度が遅くなると
いう問題もある。分極反転に伴う強誘電体膜の劣化、お
よび読み出し速度の低下の問題を解決する方法として、
特開平3−283176号公報には、次の方法が提案さ
れている。すなわち、通常の動作時にはプレート線を、
たとえばVccにしてDRAMとして用い、電源をオフ
する前に上記FERAM書き込み動作により不揮発情報
として格納する。プレート線をVccにすれば、蓄積部
の電位0またはVccに対していずれの場合も情報が反
転することがなく、したがって、強誘電体キャパシタの
劣化の問題を回避でき、読み出し速度の低下もない。次
に電源をオンするときに、上記FERAM動作により不
揮発情報を読み出せば、実効的に不揮発メモリとして機
能させることができる。
【0003】
【発明が解決しようとする課題】しかしながら、上記D
RAM、FERAM両用方式では、揮発情報から不揮発
情報への変換動作が複雑であるという問題があった。す
なわち、すべてのメモリセルについて、まずDRAM動
作で情報を読み出した後、その情報に対応してFERA
M動作で不揮発情報として格納する必要がある。特に、
不慮の事故によって電源がオフ状態となった場合、以上
の変換動作を速やかに終了させることは極めて困難であ
る。上記方式においてDRAMとして用いている期間に
は、強誘電体の分極はすべて1方向に揃っているので、
不慮の電源オフに伴い、記憶情報がすべて失われてしま
うことになる。また、携帯機器など、小規模なシステム
において本メモリを用いる場合、電源オフ時のバックア
ップ用電源等を用いた冗長な終了手続きは望ましくない
という問題もある。このような問題を解決する方法とし
て、スタティック・ランダム・アクセス・メモリ(SR
AM)とFERAMとを組み合わせた方法が、たとえば
特開平1−66899号公報において提案されている。
この方法では、SRAMの2つの記憶ノードそれぞれ
に、トランジスタを介して強誘電体キャパシタを接続す
る。通常動作時には、上記トランジスタをオフ状態にし
てSRAMとして動作させ、必要に応じてトランジスタ
をオン状態にして強誘電体キャパシタに接続し不揮発情
報として格納する。不意の事故によって電源がオフした
場合でも、少なくとも最も最近に格納した不揮発情報は
維持されているので、次の作業はその時点から再開すれ
ば良い。しかし、この方式においては、揮発メモリと不
揮発メモリとを分離するための余分のトランジスタが必
要であり、メモリセル面積の増大を招くという問題があ
った。本発明の目的は、このような問題点を改善し、D
RAMと同じ1トランジスタ1キャパシタからなる構成
でありながら、分極反転による強誘電体キャパシタの劣
化を緩和でき、かつ不意の事故によって電源がオフした
場合でも、最新の情報が不揮発情報として保持される、
高集積・高信頼性かつ高速動作の不揮発メモリ(強誘電
体メモリ)を提供することにある。また、SRAMと同
様なメモリセル構成で、余分のトランジスタなしに高信
頼性かつ高速動作の不揮発メモリ(強誘電体メモリ)を
提供することにある。
RAM、FERAM両用方式では、揮発情報から不揮発
情報への変換動作が複雑であるという問題があった。す
なわち、すべてのメモリセルについて、まずDRAM動
作で情報を読み出した後、その情報に対応してFERA
M動作で不揮発情報として格納する必要がある。特に、
不慮の事故によって電源がオフ状態となった場合、以上
の変換動作を速やかに終了させることは極めて困難であ
る。上記方式においてDRAMとして用いている期間に
は、強誘電体の分極はすべて1方向に揃っているので、
不慮の電源オフに伴い、記憶情報がすべて失われてしま
うことになる。また、携帯機器など、小規模なシステム
において本メモリを用いる場合、電源オフ時のバックア
ップ用電源等を用いた冗長な終了手続きは望ましくない
という問題もある。このような問題を解決する方法とし
て、スタティック・ランダム・アクセス・メモリ(SR
AM)とFERAMとを組み合わせた方法が、たとえば
特開平1−66899号公報において提案されている。
この方法では、SRAMの2つの記憶ノードそれぞれ
に、トランジスタを介して強誘電体キャパシタを接続す
る。通常動作時には、上記トランジスタをオフ状態にし
てSRAMとして動作させ、必要に応じてトランジスタ
をオン状態にして強誘電体キャパシタに接続し不揮発情
報として格納する。不意の事故によって電源がオフした
場合でも、少なくとも最も最近に格納した不揮発情報は
維持されているので、次の作業はその時点から再開すれ
ば良い。しかし、この方式においては、揮発メモリと不
揮発メモリとを分離するための余分のトランジスタが必
要であり、メモリセル面積の増大を招くという問題があ
った。本発明の目的は、このような問題点を改善し、D
RAMと同じ1トランジスタ1キャパシタからなる構成
でありながら、分極反転による強誘電体キャパシタの劣
化を緩和でき、かつ不意の事故によって電源がオフした
場合でも、最新の情報が不揮発情報として保持される、
高集積・高信頼性かつ高速動作の不揮発メモリ(強誘電
体メモリ)を提供することにある。また、SRAMと同
様なメモリセル構成で、余分のトランジスタなしに高信
頼性かつ高速動作の不揮発メモリ(強誘電体メモリ)を
提供することにある。
【0004】
【課題を解決するための手段】上記目的を達成するた
め、本発明の強誘電体メモリは、少なくとも一つのトラ
ンジスタ一つの強誘電体キャパシタとから構成されるメ
モリセルを複数個有する半導体メモリにおいて、通常は
揮発メモリ、たとえばDRAMとして読み出し・書き込
み動作を行ない、電源オフ時にはプレート電位を速やか
にグラウンド電位(0V)にするための手段(プリチャ
ージ回路、電源電圧検知回路、プレート電位供給回路
等)を設けたことに特徴がある。ただし、プレート電位
はVcc/2とし、読み出し時のデータ線プリチャージ
電位も同じくVcc/2とする。また、より信頼性を向
上させるため、プレートが共通のワード線に接続されて
いるメモリセルに対してのみ共通とする構成(複数のプ
レート線を有する構成)としたり、あるいは上記手段を
SRAMに持たせたことに特徴がある。なお、本メモリ
は、書替え回数に比べて、読み出し回数が多いシステ
ム、たとえばプログラムに基づいて計算を進める場合の
データやプログラム自身の格納などに適用する。
め、本発明の強誘電体メモリは、少なくとも一つのトラ
ンジスタ一つの強誘電体キャパシタとから構成されるメ
モリセルを複数個有する半導体メモリにおいて、通常は
揮発メモリ、たとえばDRAMとして読み出し・書き込
み動作を行ない、電源オフ時にはプレート電位を速やか
にグラウンド電位(0V)にするための手段(プリチャ
ージ回路、電源電圧検知回路、プレート電位供給回路
等)を設けたことに特徴がある。ただし、プレート電位
はVcc/2とし、読み出し時のデータ線プリチャージ
電位も同じくVcc/2とする。また、より信頼性を向
上させるため、プレートが共通のワード線に接続されて
いるメモリセルに対してのみ共通とする構成(複数のプ
レート線を有する構成)としたり、あるいは上記手段を
SRAMに持たせたことに特徴がある。なお、本メモリ
は、書替え回数に比べて、読み出し回数が多いシステ
ム、たとえばプログラムに基づいて計算を進める場合の
データやプログラム自身の格納などに適用する。
【0005】
【作用】本発明においては、読み出し動作は、揮発性メ
モリ、たとえばDRAMと同様に、蓄積ノードの電圧を
検知することで行われる。この電圧検知および増幅は、
プレート電位およびデータ線プリチャージ電位をVcc
/2に設定している効果として、分極反転を伴うことな
く行われるので、強誘電体膜の劣化、および読み出し速
度の低下の問題がない。しかも、その分極方向は、最も
最近に書換えられた最新の情報が保持されている。言い
替えれば、蓄積ノード電位としての揮発情報と強誘電体
膜の分極方向としての不揮発情報とが常に一致してい
る。書き換え動作時には分極反転を伴うが、その書換え
回数の制限は、たとえばエレクトリカリ・イレイサブル
・プログラマブル・リード・オンリ・メモリ(EEPR
OM)において考えられている制限、106回よりはる
かに大きい1011回以上と予想されるので、多くのシス
テムに問題なく適用できる。たとえば、書換え回数に比
べて読み出し回数が一般的に多い、プログラムに基づい
て計算を進める場合のデータやプログラム自身の格納な
どに適用できる。電源オフ時には、蓄積ノードの電位
が、Vccから0Vに降下する以前に、プレート電位を
速やかにVcc/2から0Vに降下させる手段を設ける
ことにより、分極方向が保持され、最も最近に書換えら
れた最新の不揮発情報を残すことができる。次に電源を
オンする時に、FERAMの読み出し動作にしたがっ
て、強誘電体膜に分極方向として記憶された不揮発情報
をデータ線に増幅すれば、蓄積ノードの電位としての揮
発情報に変換することができる。すなわち、高集積・高
信頼性かつ高速動作の不揮発メモリを実現できる。
モリ、たとえばDRAMと同様に、蓄積ノードの電圧を
検知することで行われる。この電圧検知および増幅は、
プレート電位およびデータ線プリチャージ電位をVcc
/2に設定している効果として、分極反転を伴うことな
く行われるので、強誘電体膜の劣化、および読み出し速
度の低下の問題がない。しかも、その分極方向は、最も
最近に書換えられた最新の情報が保持されている。言い
替えれば、蓄積ノード電位としての揮発情報と強誘電体
膜の分極方向としての不揮発情報とが常に一致してい
る。書き換え動作時には分極反転を伴うが、その書換え
回数の制限は、たとえばエレクトリカリ・イレイサブル
・プログラマブル・リード・オンリ・メモリ(EEPR
OM)において考えられている制限、106回よりはる
かに大きい1011回以上と予想されるので、多くのシス
テムに問題なく適用できる。たとえば、書換え回数に比
べて読み出し回数が一般的に多い、プログラムに基づい
て計算を進める場合のデータやプログラム自身の格納な
どに適用できる。電源オフ時には、蓄積ノードの電位
が、Vccから0Vに降下する以前に、プレート電位を
速やかにVcc/2から0Vに降下させる手段を設ける
ことにより、分極方向が保持され、最も最近に書換えら
れた最新の不揮発情報を残すことができる。次に電源を
オンする時に、FERAMの読み出し動作にしたがっ
て、強誘電体膜に分極方向として記憶された不揮発情報
をデータ線に増幅すれば、蓄積ノードの電位としての揮
発情報に変換することができる。すなわち、高集積・高
信頼性かつ高速動作の不揮発メモリを実現できる。
【0006】
【実施例】以下、本発明の一実施例を図面により説明す
る。 (第1の実施例)図1は、本発明の第1の実施例におけ
る強誘電体メモリのアレー構成を示す図である。本実施
例のメモリセルM1は、1つのトランジスタと1つの強
誘電体キャパシタとからなる。強誘電体キャパシタのプ
レートPL1の電位は、常にVcc/2に固定される。
一方、強誘電体キャパシタの蓄積ノードST1には、揮
発情報Vccまたは0が保持される。データ線対DL1
(j)およびDL1(j)Bの電位は、プリチャージ回
路PC1(j)により、読み出し又は書き換え動作直前
まで、Vcc/2に保持される。データ線対には、記憶
情報を検知、増幅するためのセンスアンプSA1(j)
が接続されている。本アレーは、電源オンの時に強誘電
体膜の分極方向を読出し、その不揮発性情報を揮発性情
報に変換するためのダミーセルDM1を有する。また、
信号線GWL1およびそれに接続するトランジスタは、
不揮発性情報の読み出し動作を行う際に、データ線対を
0Vにプリチャージするために用いる。
る。 (第1の実施例)図1は、本発明の第1の実施例におけ
る強誘電体メモリのアレー構成を示す図である。本実施
例のメモリセルM1は、1つのトランジスタと1つの強
誘電体キャパシタとからなる。強誘電体キャパシタのプ
レートPL1の電位は、常にVcc/2に固定される。
一方、強誘電体キャパシタの蓄積ノードST1には、揮
発情報Vccまたは0が保持される。データ線対DL1
(j)およびDL1(j)Bの電位は、プリチャージ回
路PC1(j)により、読み出し又は書き換え動作直前
まで、Vcc/2に保持される。データ線対には、記憶
情報を検知、増幅するためのセンスアンプSA1(j)
が接続されている。本アレーは、電源オンの時に強誘電
体膜の分極方向を読出し、その不揮発性情報を揮発性情
報に変換するためのダミーセルDM1を有する。また、
信号線GWL1およびそれに接続するトランジスタは、
不揮発性情報の読み出し動作を行う際に、データ線対を
0Vにプリチャージするために用いる。
【0007】図3は、図1のメモリセルアレーにおける
記憶情報読み出し動作を示すタイミングチャートであ
る。本実施例では、蓄積ノードST1の蓄積電圧を検知
するため、まず、プリチャージ制御線PCL1の電位を
Vccから0にする。この結果、データ線は電位Vcc
/2のフローティング状態となる。次に、ワード線WL
1(i)の電位を、0からVchに上げる。ここで、V
chはVccにくらべ少なくともトランジスタのしきい
電圧だけ高い電位である。この結果、蓄積ノードの電位
がVccであった場合には、データ線DL1(j)の電
位がDL1(j)Bの電位すなわちVcc/2よりやや
高くなり、一方、0であった場合には、DL1(j)の
電位はDL1(j)Bにくらべやや低くなる。この電位
差をセンスアンプSA1(j)で検知、増幅することに
より、DL1(j)の電位は蓄積ノードの電位に一致し
てVccまたは0となる。DL1(j)Bの電位はDL
1(j)と反対の電位になる。なお、センスアンプを動
作させるには、センスアンプpチャネルトランジスタ制
御線SAP1、センスアンプnチャネルトランジスタ制
御線SAN1をそれぞれVccおよび0にすれば良い。
以上の動作により、選択されたワード線WL1(i)に
つながるすべてのメモリセルの情報が、それぞれに接続
されたデータ線に読み出される。このうち一つのメモリ
セルの情報を選択的にIO線を介して外部に読出すため
には、センスアンプ選択線YS1(j)の電位を0から
Vchにし、所望のデータ線をIO線に接続すれば良
い。読み出し動作を終了するには、YS1(j)の電位
をVchから0に戻した後、ワード線WL1(i)を0
に戻せば、蓄積ノードST1は情報が再書き込みされた
状態でデータ線から電気的に切り離される。PCL1を
Vccに、SAP1、SAN1をそれぞれ0およびVc
cに戻せば、読み出し動作前の状態となり、動作が終了
する。本実施例によれば、読み出し動作前に蓄積ノード
の電位に対応して強誘電体膜に記憶されていた分極方向
は、読み出し動作中に反転することがない。なぜなら、
読み出し動作中に、分極を反転させる方向の電界が強誘
電体キャパシタにかかることがないからである。したが
って、読み出し動作に伴う、強誘電体膜の劣化を避ける
ことができる。また、分極反転に要する時間に起因し
た、読み出し速度の低下もない。しかも、記憶情報は、
蓄積ノードの揮発情報としてだけでなく、強誘電体膜の
分極方向に対応した不揮発情報としても常に保持され
る。したがって、いつ電源をオフしても情報が消失する
ことはない。このように、本実施例によれば、高集積、
高信頼性、高速の不揮発メモリが得られる。
記憶情報読み出し動作を示すタイミングチャートであ
る。本実施例では、蓄積ノードST1の蓄積電圧を検知
するため、まず、プリチャージ制御線PCL1の電位を
Vccから0にする。この結果、データ線は電位Vcc
/2のフローティング状態となる。次に、ワード線WL
1(i)の電位を、0からVchに上げる。ここで、V
chはVccにくらべ少なくともトランジスタのしきい
電圧だけ高い電位である。この結果、蓄積ノードの電位
がVccであった場合には、データ線DL1(j)の電
位がDL1(j)Bの電位すなわちVcc/2よりやや
高くなり、一方、0であった場合には、DL1(j)の
電位はDL1(j)Bにくらべやや低くなる。この電位
差をセンスアンプSA1(j)で検知、増幅することに
より、DL1(j)の電位は蓄積ノードの電位に一致し
てVccまたは0となる。DL1(j)Bの電位はDL
1(j)と反対の電位になる。なお、センスアンプを動
作させるには、センスアンプpチャネルトランジスタ制
御線SAP1、センスアンプnチャネルトランジスタ制
御線SAN1をそれぞれVccおよび0にすれば良い。
以上の動作により、選択されたワード線WL1(i)に
つながるすべてのメモリセルの情報が、それぞれに接続
されたデータ線に読み出される。このうち一つのメモリ
セルの情報を選択的にIO線を介して外部に読出すため
には、センスアンプ選択線YS1(j)の電位を0から
Vchにし、所望のデータ線をIO線に接続すれば良
い。読み出し動作を終了するには、YS1(j)の電位
をVchから0に戻した後、ワード線WL1(i)を0
に戻せば、蓄積ノードST1は情報が再書き込みされた
状態でデータ線から電気的に切り離される。PCL1を
Vccに、SAP1、SAN1をそれぞれ0およびVc
cに戻せば、読み出し動作前の状態となり、動作が終了
する。本実施例によれば、読み出し動作前に蓄積ノード
の電位に対応して強誘電体膜に記憶されていた分極方向
は、読み出し動作中に反転することがない。なぜなら、
読み出し動作中に、分極を反転させる方向の電界が強誘
電体キャパシタにかかることがないからである。したが
って、読み出し動作に伴う、強誘電体膜の劣化を避ける
ことができる。また、分極反転に要する時間に起因し
た、読み出し速度の低下もない。しかも、記憶情報は、
蓄積ノードの揮発情報としてだけでなく、強誘電体膜の
分極方向に対応した不揮発情報としても常に保持され
る。したがって、いつ電源をオフしても情報が消失する
ことはない。このように、本実施例によれば、高集積、
高信頼性、高速の不揮発メモリが得られる。
【0008】図4は、図1のメモリセルアレーにおける
情報書き換え動作を示すタイミングチャートである。本
実施例における情報の書き換えでは、蓄積ノードST1
の電位反転と共に、強誘電体膜の分極反転を行う。図4
の書き換え動作において、信号線PCL1をVchから
0に下げてからセンスアンプを動作させるまでは、図3
で説明した読み出し動作と同様である。次に、IO線に
準備した書き換え情報をメモリセルに書き込むため、信
号線YS1(j)を0からVchに上げる。この結果、
データ線対DL1(j)およびDL1(j)Bの電位が
反転する。ワード線WL1(i)は活性化された状態に
あるので、上記データ線対電位反転にともなって、所望
のメモリセルの蓄積ノード電位および強誘電体膜の分極
方向が反転する。このようにして、情報の書き換えをお
こなった後、図3と同様な手順で書き換え動作を終了す
る。本発明の実施例によれば、揮発情報と不揮発情報と
が常に一致して書き換えられるので、いつ電源をオフし
ても情報が消失しない、高信頼性の不揮発メモリが得ら
れる効果がある。なお、センスアンプにラッチされた電
位を信号線YS1(j)の活性化により容易に反転させ
るため、ワード線WL1(i)を一旦非活性にしてデー
タ線の負荷を軽くしてからデータ線電位を反転し、その
後再度ワード線を活性化してメモリセル情報の反転を行
っても良い。
情報書き換え動作を示すタイミングチャートである。本
実施例における情報の書き換えでは、蓄積ノードST1
の電位反転と共に、強誘電体膜の分極反転を行う。図4
の書き換え動作において、信号線PCL1をVchから
0に下げてからセンスアンプを動作させるまでは、図3
で説明した読み出し動作と同様である。次に、IO線に
準備した書き換え情報をメモリセルに書き込むため、信
号線YS1(j)を0からVchに上げる。この結果、
データ線対DL1(j)およびDL1(j)Bの電位が
反転する。ワード線WL1(i)は活性化された状態に
あるので、上記データ線対電位反転にともなって、所望
のメモリセルの蓄積ノード電位および強誘電体膜の分極
方向が反転する。このようにして、情報の書き換えをお
こなった後、図3と同様な手順で書き換え動作を終了す
る。本発明の実施例によれば、揮発情報と不揮発情報と
が常に一致して書き換えられるので、いつ電源をオフし
ても情報が消失しない、高信頼性の不揮発メモリが得ら
れる効果がある。なお、センスアンプにラッチされた電
位を信号線YS1(j)の活性化により容易に反転させ
るため、ワード線WL1(i)を一旦非活性にしてデー
タ線の負荷を軽くしてからデータ線電位を反転し、その
後再度ワード線を活性化してメモリセル情報の反転を行
っても良い。
【0009】図5は、図1のメモリセルアレーにおけ
る、電源オン時の不揮発性情報から揮発性情報への変換
動作を示すタイミングチャートである。本実施例では、
電源投入前には、すべての電位は0Vにある。電源オン
にともなって、プレートPL1はVcc/2に、センス
アンプの信号線SAP1、SAN1は0およびVccに
初期化される。また、信号線PCLの電位は、0からV
ccに立ち上がり、その結果、データ線対DL1
(j)、DL1(j)Bの電位はVcc/2にプリチャ
ージされる。この時、ワード線電位は0Vを保持し蓄積
ノードST1をフローティング状態として、プレート昇
圧時に強誘電体膜の分極方向が破壊されないようにす
る。プレートPL1およびデータ線対DL1(j)、D
L1(j)Bの電位が確実にVcc/2の電位に安定化
したら、ワード線WL1(i)(i=1,2,・・・
n)を順次活性化し、蓄積ノードST1をプレートPL
1と同じVcc/2の電位として、分極情報の保持をよ
り安定化する。以上の初期化動作に引き続き、不揮発性
情報から揮発性情報への変換動作に移行する。まず、ワ
ード線がすべて0Vの状態で、PCL1の電位を0Vに
し、データ線をフローティング状態にする。次に、信号
線GWL1を活性化して、データ線を0Vにプリチャー
ジし再びフローティング状態にする。その後、ワード線
WL1(i)を活性化すれば、蓄積ノードST1からデ
ータ線に電流が流れ、データ線電位が上昇する。その上
昇量は強誘電体膜の分極方向に依存する。すなわち、デ
ータ線電位上昇後もプレート電位の方が高いので、分極
方向は1方向に揃う。上記ワード線活性化により分極の
反転を伴う場合の方が、反転を伴わない場合に比べて、
実効的な強誘電体キャパシタ容量が大きく、その結果、
データ線電位上昇量も大きい。このデータ線電位上昇量
から、強誘電体膜の初期の分極方向を知ることができ
る。具体的には、2つの分極状態に対応するデータ線電
位上昇量の中間値を相補データ線DL1(j)Bに発生
するダミーセルDM1を設け、データ線対DL1(j)
・DL1(j)Bの電位差をセンスアンプSA1(j)
により検知、増幅すれば良い。ダミーセルのキャパシタ
は、たとえば上記所望の電位上昇量を発生する適当な容
量の常誘電体キャパシタとする。センスアンプの働きに
よりデータ線電位がVcc又は0に充電される結果、蓄
積ノードST1には揮発性情報が書き込まれる。最後に
ワード線を非活性にした後、データ線電位をVcc/2
に戻して一連の動作を終了する。上記動作をワード線W
L1(i)(i=1,2,・・・n)について順次行え
ば、不揮発性情報から揮発性情報への変換動作が完了す
る。本実施例によれば、情報読み出し動作に伴う強誘電
体膜の分極の反転を、電源投入時だけにすることができ
るので、強誘電体膜の劣化を少なくできる。また、通常
使用時に、分極反転に要する時間に起因した読み出し速
度の低下もない。しかも、電源をオフした時点での情報
を記憶しており、次に電源をオンしたときにそれらの情
報を復活させることができる。このように、本実施例に
よれば、高信頼性、高速の不揮発メモリが得られる。
る、電源オン時の不揮発性情報から揮発性情報への変換
動作を示すタイミングチャートである。本実施例では、
電源投入前には、すべての電位は0Vにある。電源オン
にともなって、プレートPL1はVcc/2に、センス
アンプの信号線SAP1、SAN1は0およびVccに
初期化される。また、信号線PCLの電位は、0からV
ccに立ち上がり、その結果、データ線対DL1
(j)、DL1(j)Bの電位はVcc/2にプリチャ
ージされる。この時、ワード線電位は0Vを保持し蓄積
ノードST1をフローティング状態として、プレート昇
圧時に強誘電体膜の分極方向が破壊されないようにす
る。プレートPL1およびデータ線対DL1(j)、D
L1(j)Bの電位が確実にVcc/2の電位に安定化
したら、ワード線WL1(i)(i=1,2,・・・
n)を順次活性化し、蓄積ノードST1をプレートPL
1と同じVcc/2の電位として、分極情報の保持をよ
り安定化する。以上の初期化動作に引き続き、不揮発性
情報から揮発性情報への変換動作に移行する。まず、ワ
ード線がすべて0Vの状態で、PCL1の電位を0Vに
し、データ線をフローティング状態にする。次に、信号
線GWL1を活性化して、データ線を0Vにプリチャー
ジし再びフローティング状態にする。その後、ワード線
WL1(i)を活性化すれば、蓄積ノードST1からデ
ータ線に電流が流れ、データ線電位が上昇する。その上
昇量は強誘電体膜の分極方向に依存する。すなわち、デ
ータ線電位上昇後もプレート電位の方が高いので、分極
方向は1方向に揃う。上記ワード線活性化により分極の
反転を伴う場合の方が、反転を伴わない場合に比べて、
実効的な強誘電体キャパシタ容量が大きく、その結果、
データ線電位上昇量も大きい。このデータ線電位上昇量
から、強誘電体膜の初期の分極方向を知ることができ
る。具体的には、2つの分極状態に対応するデータ線電
位上昇量の中間値を相補データ線DL1(j)Bに発生
するダミーセルDM1を設け、データ線対DL1(j)
・DL1(j)Bの電位差をセンスアンプSA1(j)
により検知、増幅すれば良い。ダミーセルのキャパシタ
は、たとえば上記所望の電位上昇量を発生する適当な容
量の常誘電体キャパシタとする。センスアンプの働きに
よりデータ線電位がVcc又は0に充電される結果、蓄
積ノードST1には揮発性情報が書き込まれる。最後に
ワード線を非活性にした後、データ線電位をVcc/2
に戻して一連の動作を終了する。上記動作をワード線W
L1(i)(i=1,2,・・・n)について順次行え
ば、不揮発性情報から揮発性情報への変換動作が完了す
る。本実施例によれば、情報読み出し動作に伴う強誘電
体膜の分極の反転を、電源投入時だけにすることができ
るので、強誘電体膜の劣化を少なくできる。また、通常
使用時に、分極反転に要する時間に起因した読み出し速
度の低下もない。しかも、電源をオフした時点での情報
を記憶しており、次に電源をオンしたときにそれらの情
報を復活させることができる。このように、本実施例に
よれば、高信頼性、高速の不揮発メモリが得られる。
【0010】図6は、図1の強誘電体メモリアレーにお
ける、電源オン時にまず行うべき基本的な初期動作を示
すタイミングチャートである。本実施例では、電源オン
により電源電圧が一定レベル以上に上昇したことを検知
する。これが確認されたら、プレートPL1の電圧をV
cc/2に上げ、たとえば図5で説明した不揮発情報か
ら揮発情報への変換作業にうつる。一方、電源がオンさ
れてから少なくともプレート電位供給が終了するまでの
間は、ワード線電位は0Vに保持される。本実施例によ
れば、プレート電圧を昇圧するとき、蓄積ノードは必ず
フローティング状態にあるので、強誘電体キャパシタに
分極方向を変化させるほどの電界がかかることがなく、
したがって電源をオンする前に強誘電体メモリに保持さ
れていた不揮発記憶情報が電源オンに伴う動作により破
壊されることがない。このように、本実施例によれば、
高信頼性の不揮発メモリが得られる。
ける、電源オン時にまず行うべき基本的な初期動作を示
すタイミングチャートである。本実施例では、電源オン
により電源電圧が一定レベル以上に上昇したことを検知
する。これが確認されたら、プレートPL1の電圧をV
cc/2に上げ、たとえば図5で説明した不揮発情報か
ら揮発情報への変換作業にうつる。一方、電源がオンさ
れてから少なくともプレート電位供給が終了するまでの
間は、ワード線電位は0Vに保持される。本実施例によ
れば、プレート電圧を昇圧するとき、蓄積ノードは必ず
フローティング状態にあるので、強誘電体キャパシタに
分極方向を変化させるほどの電界がかかることがなく、
したがって電源をオンする前に強誘電体メモリに保持さ
れていた不揮発記憶情報が電源オンに伴う動作により破
壊されることがない。このように、本実施例によれば、
高信頼性の不揮発メモリが得られる。
【0011】図7は、図1の強誘電体メモリアレーにお
ける、電源オフ時に行うべき基本的な終了動作を示すタ
イミングチャートである。本実施例では、電源が意図
的、あるいは不測の事態によってオフ状態になったと
き、電源電圧が一定レベル以下になったことを検知する
電源電圧検知回路が作動して、終了動作を開始する。ま
ず、すべてのワード線WL1(i)を0Vにする。次
に、プレートPL1の電圧をVcc/2から0Vへ速や
かに放電する。本実施例によれば、蓄積ノードがたとえ
ばVccであったとき、蓄積ノードの電位が接合リーク
電流等によって0Vへゆっくり放電される前にプレート
電位を0Vにすることができるので、強誘電体キャパシ
タに分極を反転させる方向の電界がかからず、したがっ
て、意図的あるいは不測の事態によって電源がオフして
も、不揮発記憶情報が破壊されることがない。このよう
に、本実施例によれば、簡単な終了動作で、高信頼性の
不揮発メモリが得られる。なお、一定時間電源電圧が降
下して再び回復するような、ある種のノイズに対しても
図7の動作が有効に機能し、高信頼性の強誘電体メモリ
が得られる効果のあることは言うまでもない。図6及び
図7の動作に用いる電源電圧検知回路としては、たとえ
ば図8の特性を持つ回路を使用すればよい。通常の使用
電圧Vccより低い一定の電圧を境界として、その電圧
以下では電源電圧検知回路の出力Voutはほぼ0Vと
なり、その電圧以上では電源電圧に等しくなる。具体的
回路としては、たとえば図9に示すように差動アンプを
利用して構成すれば良い。
ける、電源オフ時に行うべき基本的な終了動作を示すタ
イミングチャートである。本実施例では、電源が意図
的、あるいは不測の事態によってオフ状態になったと
き、電源電圧が一定レベル以下になったことを検知する
電源電圧検知回路が作動して、終了動作を開始する。ま
ず、すべてのワード線WL1(i)を0Vにする。次
に、プレートPL1の電圧をVcc/2から0Vへ速や
かに放電する。本実施例によれば、蓄積ノードがたとえ
ばVccであったとき、蓄積ノードの電位が接合リーク
電流等によって0Vへゆっくり放電される前にプレート
電位を0Vにすることができるので、強誘電体キャパシ
タに分極を反転させる方向の電界がかからず、したがっ
て、意図的あるいは不測の事態によって電源がオフして
も、不揮発記憶情報が破壊されることがない。このよう
に、本実施例によれば、簡単な終了動作で、高信頼性の
不揮発メモリが得られる。なお、一定時間電源電圧が降
下して再び回復するような、ある種のノイズに対しても
図7の動作が有効に機能し、高信頼性の強誘電体メモリ
が得られる効果のあることは言うまでもない。図6及び
図7の動作に用いる電源電圧検知回路としては、たとえ
ば図8の特性を持つ回路を使用すればよい。通常の使用
電圧Vccより低い一定の電圧を境界として、その電圧
以下では電源電圧検知回路の出力Voutはほぼ0Vと
なり、その電圧以上では電源電圧に等しくなる。具体的
回路としては、たとえば図9に示すように差動アンプを
利用して構成すれば良い。
【0012】図10は、図1の強誘電体メモリアレーに
おけるプレート電位供給回路を示す図である。本実施例
のプレートは、nチャネル電界効果トランジスタTR1
を介して、Vcc/2のレベルに接続されると同時に、
pチャネル電界効果トランジスタTR2を介して、グラ
ンドレベル0Vに接続される。トランジスタの共通ゲー
トは、電源と同電位のレベルの端子か、あるいは電源電
圧検知回路の出力端子に接続される。電源オンの時には
上記pチャネルトランジスタのゲート電圧はVccとな
り、プレートはグランドレベルから電気的に切り離され
る。電源オフとともに上記nチャネルトランジスタのゲ
ート電圧は0Vになり、プレートはVcc/2のレベル
から電気的に切り離されると共に、上記pチャネルトラ
ンジスタのゲート電圧が0Vとなることにより、pチャ
ネルトランジスタがオンしてプレート電位は速やかに0
Vに降下する。ここで、上記ゲートに負荷する寄生容量
をできるだけ小さくし、電源オフと共に速やかに0Vに
なるようにする。本実施例によれば、簡単な回路で電源
オフ時にプレート電圧を速やかに0Vに降下させること
ができるので、不意の電源オフ時にも強誘電体膜の分極
が反転することが無く、したがって情報が破壊されるこ
とのない高信頼性の強誘電体メモリが得られる。
おけるプレート電位供給回路を示す図である。本実施例
のプレートは、nチャネル電界効果トランジスタTR1
を介して、Vcc/2のレベルに接続されると同時に、
pチャネル電界効果トランジスタTR2を介して、グラ
ンドレベル0Vに接続される。トランジスタの共通ゲー
トは、電源と同電位のレベルの端子か、あるいは電源電
圧検知回路の出力端子に接続される。電源オンの時には
上記pチャネルトランジスタのゲート電圧はVccとな
り、プレートはグランドレベルから電気的に切り離され
る。電源オフとともに上記nチャネルトランジスタのゲ
ート電圧は0Vになり、プレートはVcc/2のレベル
から電気的に切り離されると共に、上記pチャネルトラ
ンジスタのゲート電圧が0Vとなることにより、pチャ
ネルトランジスタがオンしてプレート電位は速やかに0
Vに降下する。ここで、上記ゲートに負荷する寄生容量
をできるだけ小さくし、電源オフと共に速やかに0Vに
なるようにする。本実施例によれば、簡単な回路で電源
オフ時にプレート電圧を速やかに0Vに降下させること
ができるので、不意の電源オフ時にも強誘電体膜の分極
が反転することが無く、したがって情報が破壊されるこ
とのない高信頼性の強誘電体メモリが得られる。
【0013】(第2の実施例)図11は、本発明の第2
の実施例における強誘電体メモリのアレー構成を示す図
である。第1の実施例(図1)においてはプレートがす
べてのメモリセルに対して共通であるのに対し、図11
では共通のワード線に接続されているメモリセルに対し
てのみ共通であり、複数のプレート線PL10(i)、
PL10(i+1)から構成される。本実施例において
は、通常使用時には図3及び図4と同様な方法で揮発メ
モリとして用いる。一方、電源オン時の不揮発性情報か
ら揮発性情報への変換動作時には、以下に説明する動作
方法により、活性化されたワード線に接続するメモリセ
ルに対してそのプレート線のみを選択的に昇圧して不揮
発性情報を読出す。
の実施例における強誘電体メモリのアレー構成を示す図
である。第1の実施例(図1)においてはプレートがす
べてのメモリセルに対して共通であるのに対し、図11
では共通のワード線に接続されているメモリセルに対し
てのみ共通であり、複数のプレート線PL10(i)、
PL10(i+1)から構成される。本実施例において
は、通常使用時には図3及び図4と同様な方法で揮発メ
モリとして用いる。一方、電源オン時の不揮発性情報か
ら揮発性情報への変換動作時には、以下に説明する動作
方法により、活性化されたワード線に接続するメモリセ
ルに対してそのプレート線のみを選択的に昇圧して不揮
発性情報を読出す。
【0014】図12は、図11のメモリセルアレーにお
ける、電源オン時の不揮発性情報から揮発性情報への変
換動作を示すタイミングチャートである。本実施例で
は、電源オン直後にはすべてのノードはグランドレベル
0Vにある。まず、信号線SAN10をVccにしてセ
ンスアンプを非活性にするとともに、接地用ワード線G
WL10をVccにしてデータ線対の電位を確実に0V
にする。GWL10を0Vにもどしてデータ線対をフロ
ーティング状態にしたのち、ワード線WL10(i)を
活性化する。次に、上記ワード線に接続するメモリセル
群のプレート線をVcc/2に昇圧すると、強誘電体キ
ャパシタを介してデータ線が昇圧される。この電位昇圧
量は強誘電体キャパシタの分極方向に依存して異なるの
で、これを検知すれば不揮発情報を読出すことができ
る。この時、相補データ線DL10(j)B側には基準
となる電圧を発生するように、図5で説明したのと同様
なダミーセルを設けておく。データ線対の微小な電圧差
は、信号線SAN10、SAP10によりセンスアンプ
を活性化することにより、増幅される。最後に、ワード
線を非活性化し、センスアンプも非活性化すれば、不揮
発情報から揮発情報への変換動作が終了する。以上の変
換動作を、すべてのワード線WL10(i)(i=1,
2・・・n)についておこなえば、すべての不揮発情報
を揮発情報に変換することができる。ただし、電源投入
後、2回目以降のワード線活性化においては、図12に
おいて点線で示したように、信号線SAP10をVcc
から0に下げる必要がある。また、図12においては、
1つのワード線についての変換動作の終了の度に、信号
線PCL10を活性化し、データ線をVcc/2にプリ
チャージしている。これにともない、2回目以降のワー
ド線活性化においては、図12において点線で示したよ
うに、まず、PCL10を非活性化し、次にGWL10
を活性化してデータ線電位をVcc/2から0に下げる
必要がある。しかし、1つのワード線についての変換動
作の終了の度に、必ずしも信号線PCL10を活性化す
る必要はない。本実施例によれば、プレート線を昇圧す
る際には、それにつながる強誘電体キャパシタの分極方
向を必ず検知することになるので、不揮発情報から揮発
情報への変換動作を安定に行える効果がある。すなわ
ち、ある強誘電体キャパシタの不揮発情報を読み出して
いる間に、非選択の強誘電体キャパシタの情報が破壊さ
れる心配がまったくない。
ける、電源オン時の不揮発性情報から揮発性情報への変
換動作を示すタイミングチャートである。本実施例で
は、電源オン直後にはすべてのノードはグランドレベル
0Vにある。まず、信号線SAN10をVccにしてセ
ンスアンプを非活性にするとともに、接地用ワード線G
WL10をVccにしてデータ線対の電位を確実に0V
にする。GWL10を0Vにもどしてデータ線対をフロ
ーティング状態にしたのち、ワード線WL10(i)を
活性化する。次に、上記ワード線に接続するメモリセル
群のプレート線をVcc/2に昇圧すると、強誘電体キ
ャパシタを介してデータ線が昇圧される。この電位昇圧
量は強誘電体キャパシタの分極方向に依存して異なるの
で、これを検知すれば不揮発情報を読出すことができ
る。この時、相補データ線DL10(j)B側には基準
となる電圧を発生するように、図5で説明したのと同様
なダミーセルを設けておく。データ線対の微小な電圧差
は、信号線SAN10、SAP10によりセンスアンプ
を活性化することにより、増幅される。最後に、ワード
線を非活性化し、センスアンプも非活性化すれば、不揮
発情報から揮発情報への変換動作が終了する。以上の変
換動作を、すべてのワード線WL10(i)(i=1,
2・・・n)についておこなえば、すべての不揮発情報
を揮発情報に変換することができる。ただし、電源投入
後、2回目以降のワード線活性化においては、図12に
おいて点線で示したように、信号線SAP10をVcc
から0に下げる必要がある。また、図12においては、
1つのワード線についての変換動作の終了の度に、信号
線PCL10を活性化し、データ線をVcc/2にプリ
チャージしている。これにともない、2回目以降のワー
ド線活性化においては、図12において点線で示したよ
うに、まず、PCL10を非活性化し、次にGWL10
を活性化してデータ線電位をVcc/2から0に下げる
必要がある。しかし、1つのワード線についての変換動
作の終了の度に、必ずしも信号線PCL10を活性化す
る必要はない。本実施例によれば、プレート線を昇圧す
る際には、それにつながる強誘電体キャパシタの分極方
向を必ず検知することになるので、不揮発情報から揮発
情報への変換動作を安定に行える効果がある。すなわ
ち、ある強誘電体キャパシタの不揮発情報を読み出して
いる間に、非選択の強誘電体キャパシタの情報が破壊さ
れる心配がまったくない。
【0015】(第3の実施例)図13は、本発明の第3
の実施例における強誘電体メモリのアレー構成を示す図
である。本実施例の強誘電体メモリに揮発情報を蓄える
ときには、1つのメモリセルを1つの記憶単位とするの
に対し、不揮発情報を蓄えるときは、2つのメモリセル
を1つの記憶単位とする。そして、2つのメモリセルの
強誘電体キャパシタには逆方向の分極が記録される。不
揮発情報の読み出しは、図5の動作方法と同様に行われ
る。ただし、ダミーセルは用いず、2つのメモリセルに
接続するワード線WL12(i)、WL12(i+1)
を同時に活性化する。読み出された不揮発情報は揮発情
報として2つのメモリセルに相補的に変換される。すな
わち、それぞれの強誘電体キャパシタの分極方向に対応
した蓄積電圧となる。揮発メモリとしての通常動作時に
は、2つのうち1つのメモリセル記憶情報だけで十分な
ので、他の1つのメモリセルは、一時的な計算にのみ必
要で不揮発情報として残す必要がない記憶情報を蓄える
のに用いることができる。本実施例によれば、不揮発情
報を読出す際のダミーセルが不要であり、不揮発メモリ
としての動作をより安定に行える。
の実施例における強誘電体メモリのアレー構成を示す図
である。本実施例の強誘電体メモリに揮発情報を蓄える
ときには、1つのメモリセルを1つの記憶単位とするの
に対し、不揮発情報を蓄えるときは、2つのメモリセル
を1つの記憶単位とする。そして、2つのメモリセルの
強誘電体キャパシタには逆方向の分極が記録される。不
揮発情報の読み出しは、図5の動作方法と同様に行われ
る。ただし、ダミーセルは用いず、2つのメモリセルに
接続するワード線WL12(i)、WL12(i+1)
を同時に活性化する。読み出された不揮発情報は揮発情
報として2つのメモリセルに相補的に変換される。すな
わち、それぞれの強誘電体キャパシタの分極方向に対応
した蓄積電圧となる。揮発メモリとしての通常動作時に
は、2つのうち1つのメモリセル記憶情報だけで十分な
ので、他の1つのメモリセルは、一時的な計算にのみ必
要で不揮発情報として残す必要がない記憶情報を蓄える
のに用いることができる。本実施例によれば、不揮発情
報を読出す際のダミーセルが不要であり、不揮発メモリ
としての動作をより安定に行える。
【0016】(第4の実施例)図14は、本発明の第4
の実施例における強誘電体メモリセルを示す図であり、
スタティック・ランダム・アクセス・メモリ(SRA
M)に類似の構成を持つ強誘電体メモリを構成するもの
である。本実施例では、フリップフロップで構成される
相補的な記憶ノード、ST13およびST13Bには、
それぞれ強誘電体キャパシタが接続される。強誘電体キ
ャパシタのプレート電圧は電源電圧のほぼ半分の値Vc
c/2である。本実施例によれば、ST13およびST
13Bの電圧としての揮発情報を読出すときには、強誘
電体キャパシタの分極は反転しない。揮発情報を書き換
えるときに分極方向も同時に反転する。したがって、揮
発情報は強誘電体キャパシタの分極方向としての不揮発
情報と常に一致しており、電源をいつオフしても情報を
残すことができる利点がある。また、分極反転は情報書
替え時だけの最小限に抑えられるので、強誘電体膜の疲
労を少なくでき、高信頼性の強誘電体メモリが得られ
る。
の実施例における強誘電体メモリセルを示す図であり、
スタティック・ランダム・アクセス・メモリ(SRA
M)に類似の構成を持つ強誘電体メモリを構成するもの
である。本実施例では、フリップフロップで構成される
相補的な記憶ノード、ST13およびST13Bには、
それぞれ強誘電体キャパシタが接続される。強誘電体キ
ャパシタのプレート電圧は電源電圧のほぼ半分の値Vc
c/2である。本実施例によれば、ST13およびST
13Bの電圧としての揮発情報を読出すときには、強誘
電体キャパシタの分極は反転しない。揮発情報を書き換
えるときに分極方向も同時に反転する。したがって、揮
発情報は強誘電体キャパシタの分極方向としての不揮発
情報と常に一致しており、電源をいつオフしても情報を
残すことができる利点がある。また、分極反転は情報書
替え時だけの最小限に抑えられるので、強誘電体膜の疲
労を少なくでき、高信頼性の強誘電体メモリが得られ
る。
【0017】
【発明の効果】本発明によれば、高集積・高信頼性かつ
高速の強誘電体メモリが提供される。
高速の強誘電体メモリが提供される。
【図1】本発明の第1の実施例における強誘電体メモリ
のアレー構成を示す図である。
のアレー構成を示す図である。
【図2】従来の強誘電体メモリのアレー構成を示す図で
ある。
ある。
【図3】図1のメモリセルアレーにおける記憶情報読み
出し動作を示すタイミングチャートである。
出し動作を示すタイミングチャートである。
【図4】図1のメモリセルアレーにおける情報書き換え
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図5】図1のメモリセルアレーにおける、電源オン時
の不揮発性情報から揮発性情報への変換動作を示すタイ
ミングチャートである。
の不揮発性情報から揮発性情報への変換動作を示すタイ
ミングチャートである。
【図6】図1の強誘電体メモリアレーにおける、電源オ
ン時にまず行うべき基本的な初期動作を示すタイミング
チャートである。
ン時にまず行うべき基本的な初期動作を示すタイミング
チャートである。
【図7】図1の強誘電体メモリアレーにおける、電源オ
フ時に行うべき基本的な終了動作を示すタイミングチャ
ートである。
フ時に行うべき基本的な終了動作を示すタイミングチャ
ートである。
【図8】本発明の第1の実施例における電源電圧検知回
路の出力特性を示す図である。
路の出力特性を示す図である。
【図9】本発明の第1の実施例における電源電圧検知回
路の構成を示す図である。
路の構成を示す図である。
【図10】本発明の第1の実施例におけるプレート電位
供給回路の構成を示す図である。
供給回路の構成を示す図である。
【図11】本発明の第2の実施例における強誘電体メモ
リのアレー構成を示す図である。
リのアレー構成を示す図である。
【図12】図11のメモリセルアレーにおける、電源オ
ン時の不揮発性情報から揮発性情報への変換動作を示す
タイミングチャートである。
ン時の不揮発性情報から揮発性情報への変換動作を示す
タイミングチャートである。
【図13】本発明の第3の実施例における強誘電体メモ
リのアレー構成を示す図である。
リのアレー構成を示す図である。
【図14】本発明の第4の実施例における強誘電体メモ
リセルを示す図である。
リセルを示す図である。
DLn(j) データ線 WLn(i) ワード線 WLn(i)B 相補ワード線 DWLn ダミーワード線 DWLnB 相補ダミーワード線 GWLn 接地用ワード線 PCn(j) プリチャージ回路 PCLn プリチャージ制御線 SAn(j) センスアンプ SAPn センスアンプpチャネルトランジスタ制御線 SANn センスアンプnチャネルトランジスタ制御線 IOn 入出力線 IOnB 相補入出力線 YSn(j) センスアンプ選択線 Mn メモリセル STn 蓄積ノード DMn ダミーセル PL10(i) プレート線 DPL10 ダミープレート線 TR1 nチャネル電界効果トランジスタ TR2 pチャネル電界効果トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 青木 正和 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内
Claims (7)
- 【請求項1】 強誘電体を絶縁膜とするキャパシタと電
界効果トランジスタとを有するメモリセルを、データ線
とワード線との交点にマトリックス状に配置して構成し
た半導体メモリにおいて、上記キャパシタの一方の電極
にメモリセルの2値の記憶情報に対応する二つの電位の
中間電位を供給する手段と、該キャパシタの他方の電極
に該二つの電位のいずれかを与える手段と、読み出し動
作を指定する信号に呼応して、選択されたメモリセルに
接続するデータ線電位を該二つの電位の中間値にプリチ
ャージする手段とを備えたことを特徴とする強誘電体メ
モリ。 - 【請求項2】 上記メモリに供給される電源電圧が一定
値以下に降下したことを検知する回路、および該メモリ
への電源供給開始時に、メモリ内の電源電圧が一定値以
上に達したことを検知する回路の、いづれか一方もしく
は両方を備えたことを特徴とする請求項1記載の強誘電
体メモリ。 - 【請求項3】 上記メモリに供給される電源電圧が一定
値以下に降下した場合、まず、すべてのワード線電位を
0Vにし、その後、プレート電位を0Vに向かって降下
させる手段を有することを特徴とする請求項2記載の強
誘電体メモリ。 - 【請求項4】 上記メモリへの電源供給開始時に、メモ
リ内の電源電圧が一定値に達した後にプレート電位を上
記二つの電位の中間値に設定し、電源供給開始時から少
なくともプレート電位供給作業が終了するまでの期間は
ワード線電位を0Vに保持する手段を有することを特徴
とする請求項2記載の強誘電体メモリ。 - 【請求項5】 強誘電体を絶縁膜とするキャパシタと電
界効果トランジスタとを有するメモリセルを、データ線
とワード線との交点にマトリックス状に配置して構成し
た半導体メモリにおいて、上記キャパシタの一方の電極
にメモリセルの2値の記憶情報に対応する二つの電位の
中間電位を供給する手段と、該キャパシタの他方の電極
に該二つの電位のいずれかを与える手段と、読み出し動
作を指定する信号に呼応して、選択されたメモリセルに
接続するデータ線電位を該二つの電位の中間値にプリチ
ャージする手段と、上記メモリに供給される電源電圧を
検知する回路と、該電源電圧が一定値以下に降下した場
合、まず、すべてのワード線電位を0Vにし、その後、
プレート電位を0Vに向かって降下させる手段とを有す
ることを特徴とする請求項2記載の強誘電体メモリ。 - 【請求項6】 上記キャパシタの一方の電極に接続され
た複数のプレート線を有し、同一のプレート線に接続す
るメモリセルはすべて同一のワード線に接続されている
ことを特徴とする請求項1〜4記載の強誘電体メモリ。 - 【請求項7】 フロップフロップ回路で構成したメモリ
セルをデータ線とワード線との交点にマトリックス状に
配置した半導体メモリにおいて、該メモリセル毎に2個
の強誘電体キャパシタを設け、該メモリセルの相補的な
安定電位を保持する二つの記憶ノードのそれぞれに、該
キャパシタの一方の電極を接続し、他方の電極をメモリ
セルの2値の記憶情報に対応する二つの電位の中間値に
固定する手段を有することを特徴とする強誘電体メモ
リ。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15191793A JP3278981B2 (ja) | 1993-06-23 | 1993-06-23 | 半導体メモリ |
US08/257,542 US5455786A (en) | 1993-06-23 | 1994-06-09 | Ferroelectric memory |
KR1019940013765A KR100290436B1 (ko) | 1993-06-23 | 1994-06-17 | 강유전체메모리 |
US08/362,239 US5539279A (en) | 1993-06-23 | 1994-12-22 | Ferroelectric memory |
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Application Number | Priority Date | Filing Date | Title |
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Publication Number | Publication Date |
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JPH0721784A true JPH0721784A (ja) | 1995-01-24 |
JP3278981B2 JP3278981B2 (ja) | 2002-04-30 |
Family
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