JPH098247A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 データ処理等を行う信号処理装置での実際上
の使い勝手を良くした半導体記憶装置を提供する。 【構成】 強誘電体膜を持つ情報記憶用キャパシタとア
ドレス選択用ＭＯＳＦＥＴからなるメモリセルがワード
線とビット線との交点にマトリックス配置されなる複数
のメモリマットを備え、かかるメモリマット内に形成さ
れる情報記憶用キャパシタの一方の電極が共通化されて
なるプレート電極の電位を上記メモリセルが接続された
ビット線に伝えられる２値の書き込み信号に無関係に強
誘電体に分極の反転を生じさせない第１の電圧又は上記
メモリセルがが接続されたビット線に伝えられる２値の
書き込み信号に対応して強誘電体に分極の反転を生じさ
せる第２の電圧にプログラム可能にする。 【効果】 扱うデータの種類に対応して１つの半導体記
憶装置の内部に不揮発部分と揮発部分をプログラム可能
に設定できるから、上記決められた記憶エリアに対応し
たデータを記憶させるだけでよいので使い勝手のよい不
揮発記憶機能を持つ半導体記憶装置を得ることができ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に強誘電体キャパシタを記憶手段として用いたＲ
ＡＭ（ランダム・アクセス・メモリ）に利用して有効な
技術に関するものである。

【０００２】

【従来の技術】強誘電体を用いたメモリ、フェロ・エレ
クトリック・ランダム・アクセス・メモリ（以下、単に
ＦＥＲＡＭという）は、強誘電体の分極方向で記憶を行
う不揮発メモリである。ＦＥＲＡＭは、従来のダイナミ
ック型ＲＡＭ（以下、単にＤＲＡＭという）と同様に、
メモリセルは１つのアドレス選択用ＭＯＳＦＥＴと情報
記憶用キャパシタから構成される。所望のメモリセルに
不揮発情報を書き込むには、上記ＭＯＳＦＥＴをオン状
態にしてキャパシタの一方の電極をビット線に接続して
０Ｖ又はＶccの書き込み信号を供給する。このとき、キ
ャパシタの他方の電極であるプレート電極にはＶcc／２
の電位であるので、キャパシタの強誘電体膜に電圧がか
かり、不揮発情報に対応した分極が生じる。この分極方
向は、強誘電体膜の特性として、電源を切っても失われ
ない。

【０００３】上記メモリセルの不揮発情報を読み出すに
は、例えばビット線を０Ｖに充電した後に、フローティ
ング状態にして、その後に上記ＭＯＳＦＥＴをオン状態
にする。すると、プレート電極の電圧がＶcc／２である
ので、選択された強誘電体膜にキャパシタに電界がかか
る。この電界は常に一方向であり、不揮発情報に対応し
て強誘電体の分極をそのまま維持する場合と反転させる
場合とがある。分極が反転する場合にはメモリセルの大
きな電流の流れ込みがある。この流れ込み電流は、例え
ば特開平３−２８３１７６号公報に開示されている方法
で検知すれば、上記不揮発情報を読み出すことができ
る。

【０００４】分極反転に伴う強誘電体膜の劣化、及び読
み出し速度の低下の問題を解決する方法として、上記公
報においては、次のような提案がなされている。すなわ
ち、通常の動作時にはプレート電圧を例えばＶccにして
ＤＲＡＭとして用い、電源を遮断する前に上記ＦＥＲＡ
Ｍ書き込み動作により不揮発情報として格納する。この
ようにプレート電極をＶccにすれば、キャパシタの蓄積
部の電位０Ｖ又はＶccに対していずれの場合も分極の向
きが反転することがなく、上記分極反転に伴う強誘電体
膜の劣化の問題を回避でき、読み出し速度の低下もな
い。そして、電源を投入するときには、上記ＦＥＲＡＭ
動作により不揮発情報を読み出せば、実効的に不揮発メ
モリとして機能させることができる。

【０００５】

【発明が解決しようとする課題】しかしながら、上記Ｄ
ＲＡＭとＦＥＲＡＭの両用方式では、揮発情報から不揮
発情報への変化動作が複雑であるという問題があり、マ
イクロコンピュータ等のデータ処理システムでは使い勝
ってが悪いという問題がある。つまり、すべてのメモリ
セルについて、まずＤＲＡＭ動作で情報を読み出した後
に、その情報に対応してＦＥＲＡＭ動作で不揮発性とし
て格納する必要がある。特に、不慮の事故によって電源
が遮断された場合、以上の動作を速やかに終了させるこ
とは極めて困難である。

【０００６】本願発明者等においては、システム上にお
ける全ての情報を不揮発化して記憶させる必要がないこ
と、及び半導体技術の進展に伴って記憶容量が益々増大
する傾向にあることに着目して、システム又は扱うデー
タ処理の種類等に応じて不揮発部分と揮発部分とに振り
分けて使用できるようにすることを考えた。

【０００７】この発明の目的は、データ処理等を行う信
号処理装置での実際上の使い勝手を良くした半導体記憶
装置を提供することになる。この発明の前記ならびにそ
のほかの目的と新規な特徴は、本明細書の記述および添
付図面から明らかになるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、強誘電体膜を持つ情報記憶
用キャパシタとアドレス選択用ＭＯＳＦＥＴからなるメ
モリセルがワード線とビット線との交点にマトリックス
配置されなる複数のメモリマットを備え、かかるメモリ
マット内に形成される情報記憶用キャパシタの一方の電
極が共通化されてなるプレート電極の電位を上記メモリ
セルが接続されたビット線に伝えられる２値の書き込み
信号に無関係に強誘電体に分極の反転を生じさせない第
１の電圧又は上記メモリセルがが接続されたビット線に
伝えられる２値の書き込み信号に対応して強誘電体に分
極の反転を生じさせる第２の電圧にプログラム可能にす
る。

【０００９】

【作用】上記した手段によれば、扱うデータの種類に対
応して１つの半導体記憶装置の内部に不揮発部分と揮発
部分をプログラム可能に設定できるから、上記決められ
た記憶エリアに対応したデータを記憶させるだけでよい
ので使い勝手のよい不揮発記憶機能を持つ半導体記憶装
置を得ることができる。

【００１０】

【実施例】図１には、この発明が適用された半導体記憶
装置の一実施例の概略構成図が示されている。この実施
例の半導体記憶装置は、全体で１Ｇ（ギガ）ビットのよ
うな大記憶容量を持つようにされる。例えば、８ビット
（１バイト）の単位でメモリアクセスを行うものでは、
約１２８Ｍ（メガ）バイトの記憶装置として利用でき
る。

【００１１】この実施例では、メモリアレイが複数のメ
モリマットに分割される。１つの単位マットは、１６Ｍ
ビットの記憶容量を持つようにされ、全体では６４個の
メモリマットが設けられることにより上記１Ｇビットの
記憶容量とされる。上記のように１バイトの単位でのメ
モリアクセスが行われるので、単位マットでは２Ｍバイ
トの記憶が行われる。

【００１２】この実施例では、上記のような全体で６４
個からなるメモリマットのそれぞれのプレート電極に供
給されるプレート電圧ＶＰＬは、ＶＳＳのような０Ｖか
Ｖcc／２のような中間電圧かに設定できるようにされ
る。同図において斜線が付された８個のメモリマットに
おいては、ＶＰＬ＝ＶＳＳに設定されることにより通常
のＤＲＡＭとして動作させられ、揮発性エリアとして使
用される。これに対して、残り５６個からなるメモリマ
ットに対しては、ＶＰＬ＝Ｖcc／２にされることにより
ＦＥＲＡＭしとて動作させられ、不揮発性エリアとして
使用される。上記ＤＲＡＭとして動作させられる揮発性
エリアは、比較的小さな規模のマイクロコンピュータ等
ではメインメモリとして使用され、上記ＦＥＲＡＭとし
て動作させられる不揮発性エリアはファイルメモリとし
て使用される。

【００１３】図２には、この発明に係る半導体集記憶装
置におけるメモリマット電位設定回路の一実施例の概略
ブロック図が示されている。単位マット１から単位マッ
ト６４までの各メモリマットにおける前記プレート電極
に対して、Ｖcc／２のような中間電圧を供給するＰチャ
ンネル型ＭＯＳＦＥＴと、回路の接地電位ＶＳＳを供給
するＮチャンネル型ＭＯＳＦＥＴがそれぞれ設けられ
る。これらの一対のＰチャンネル型ＭＯＳＦＥＴとＮチ
ャンネル型ＭＯＳＦＥＴのゲートは、共通化されて揮発
／不揮発マット選択レジスタから供給される制御信号が
供給される。例えば、上記制御信号がハイレベルならＮ
チャンネル型ＭＯＳＦＥＴがオン状態になって単位マッ
トのプレート電極にはＶＳＳのような接地電位が与えら
れる。上記制御信号がロウレベルならＰチャンネル型Ｍ
ＯＳＦＥＴがオン状態になって上記単位マットのプレー
ト電極にはＶcc／２のような中間電圧が与えられる。

【００１４】揮発／不揮発マット選択レジスタは、外部
入力による揮発／不揮発セットコマンドと外部入力又は
内部発生のマット選択アドレス信号により、各単位マッ
トに対応して上記のようなハイレベル／ロウレベルの制
御信号が入力さて、それを保持する。この構成では、電
源投入の初期設定により上記単位マット毎に揮発／不揮
発モードでの動作を指示する上記制御信号の入力が行わ
れる。なお、上記内部マット選択アドレス信号を形成す
る機能を設け、かかるマット選択アドレス信号により不
揮発性の記憶素子に上記制御信号を記憶させておくこと
により、電源投入毎での上記初期設定を自動的に行わせ
ることができる。

【００１５】図３には、この発明に係る半導体記憶装置
における１つのメモリマットの一実施例のブロック図が
示されている。特に制限されないが、上記図１又は図２
の各メモリマットＭＡＴ０〜ＭＡＴ６４は、１つの半導
体基板に形成されているにもかかわらず、それぞれそれ
が１つの半導体メモリと見做せるようにアドレスや制御
信号の入力バッファ、データ用の入出力バッファを備え
ている。つまり、外部端子から供給された各入力信号
は、半導体記憶装置に共通の入力バッファを通して入力
されるが、そのうちのメモリマット選択信号ＭＳを形成
するアドレス信号を除いた他のアドレス信号は、アドレ
スバスを介して各メモリマットの入力バッファや入出力
バッファに伝えられる。したがって、上記のような内部
バスを通して供給されたアドレス信号ＸＡＤとＹＡＤ及
びマット選択信号ＭＳや上記制御回路ＣＯＮＴにより形
成された各種制御信号を取り込むような入力バッファが
設けられる。

【００１６】この理由は、上記のように約１Ｇビットも
の記憶容量を持つものでは、上記のような構成にした方
が効率よくレイアウトができ、しかも比較的長く引き回
される信号線数を少なくできるとともに、信号伝達速度
を速くできる。また、これに加えて、上記のようにマッ
ト単位での揮発／不揮発の指定に便利となるものであ
る。つまり、メモリアレイのプレート電極に供給される
プレート電圧ＶＰＬは、同図に例示的に示されているよ
うなＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯ
ＳＦＥＴからなるスイッチＳＷを介して回路の接地電位
ＶＳＳかＶcc／２に設定されたハーフプリチャージ電圧
ＨＶＣが選択的に供給される。

【００１７】記憶回路は、特に制限されないが、フリッ
プフロップＦＦから構成され、上記揮発／不揮発マット
選択レジスタとして用いられる。このフリップフロップ
回路ＦＦに揮発／不揮発に対応した１又は０の２値信号
が記憶される。スイッチ制御回路は、上記記憶信号に対
応してスイッチ回路ＳＷの制御信号Ｓを発生させる。上
記フリップフロップＦＦは、制御信号群より指定される
特定のモード設定動作において、マット選択信号ＭＳに
より指定されたものに上記記憶情報が書き込まれること
により揮発／不揮発の設定が外部からソフトウェア的に
行われる。

【００１８】記憶回路は、ヒューズ等の１回限りのプロ
グラムが可能にされた記憶手段から構成されてもよい。
この場合には、半導体記憶装置が半導体ウェハ上に完成
された時点で各メモリマットの揮発／不揮発化が設定さ
れ、以後の変更は行われないようにされる。上記ヒュー
ズに代えて、ボンディングオプションによるものであっ
てもよい。

【００１９】上記入力バッファを通したアドレス信号Ｘ
ＡＤは、Ｘデコーダに供給されてここでメモリアレイの
１本のワード線を選択する。Ｘデコーダには、ワード線
ドライバも含まれるものである。上記入力バッファを通
したアドレス信号ＹＡＤは、Ｙデコーダに供給されてこ
こでメモリアレイの８対の相補ビット線のＹ選択信号が
形成される。Ｙ選択信号は、センスアンプの中に含まれ
るメモリアレイの相補ビット線を入出力線に接続させる
カラムスイッチに伝えられ、かかる入出力線が上記入出
力バッファと対応して接続される。

【００２０】この実施例では、図示しないがＸ系とＹ系
の冗長回路も設けられる。上記Ｘ系の冗長回路は、不良
アドレスを記憶させる記憶回路と、アドレス比較回路と
を含んでいる。記憶された不良アドレスと入力されたＸ
アドレスとを比較し、不一致のときにはそのまま入力さ
れたアドレスに対応したワード線を選択し、記憶された
不良アドレスと入力されたＸアドレスとが一致すると、
正規回路の不良ワード線の選択動作を禁止させるととも
に、予備ワード線を選択する選択信号出力させる。同様
な回路がＹ系回路にも設けられており、それによって不
良ビット線に対するメモリアクセスを検出すると、Ｙデ
コーダによる不良ビット線の選択動作を停止させ、それ
に代えて、予備に設けられているビット線を選択する選
択信号が形成される。

【００２１】図４には、上記メモリアレイ部の一実施例
の要部回路図が示されている。同図においては、４本の
ワード線、２対の相補ビット線とこれらに関連したセン
スアンプとプリチャージ回路等が代表として例示的に示
されている。同図には、いわゆるシェアードセンス方式
とされ、センスアンプを中心にしてメモリアレイＡＲＹ
−ＬとＡＲＹ−Ｒが左右に配置されるものであり、その
うち左側のアレイＡＲＹ−Ｌが上記のように示され、右
側のアレイＡＲＹ−Ｒはブラックボックスにより示され
ている。また、一対の相補ビット線ＢＬＬと／ＢＬＬに
対応した各回路を構成するＭＯＳＦＥＴにのみ代表とし
て回路記号が付加されている。

【００２２】メモリセルは、アドレス選択用ＭＯＳＦＥ
ＴＱｍと情報記憶用キャパシタＣｓから構成される。ア
ドレス選択用ＭＯＳＦＥＴＱｍのゲートは、ワード線Ｗ
Ｌｉに接続され、このＭＯＳＦＥＴＱｍのドレインがビ
ット線／ＢＬＬに接続され、ソースに情報記憶キャパシ
タＣｓが接続される。情報記憶用キャパシタＣｓの他方
の電極は共通化されてプレート電圧ＶＰＬが与えられ
る。かかる情報記憶用キャパシタＣｓは、その誘電体膜
として強誘電体膜が用いられる。そして、プレート電圧
ＶＰＬには、前記のようなＰチャンネル型ＭＯＳＦＥＴ
とＮチャンネル型ＭＯＳＦＥＴからなるスイッチＳＷを
介してＨＶＣ（＝Ｖcc／２）かＶcc（＝０Ｖ）が供給さ
れる。

【００２３】上記ビット線ＢＬＬと／ＢＬＬは、同図に
示すように平行に配置され、ビット線の容量バランス等
をとるために必要に応じて適宜に交差させられる。かか
る相補ビット線ＢＬＬと／ＢＬＬは、スイッチＭＯＳＦ
ＥＴＱ１とＱ２によりセンスアンプの入出力ノードと接
続される。センスアンプは、ゲートとドレインとが交差
接続されてラッチ形態にされたＮチャンネル型ＭＯＳＦ
ＥＴＱ５，Ｑ６及びＰチャンネル型ＭＯＳＦＥＴＱ７，
Ｑ８から構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５
とＱ６のソースは、共通ソース線ＣＳＮに接続される。
Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共
通ソース線ＣＳＰに接続される。共通ソース線ＣＳＰに
例示的に示されているように、Ｐチャンネル型ＭＯＳＦ
ＥＴのパワースイッチＭＯＳＦＥＴＱ１４が設けられ
て、タイミング信号φＳＡＰがロウレベルにされるとＭ
ＯＳＦＥＴＱ１４がオン状態になって、センスアンプの
動作に必要な電圧供給を行う。Ｎチャンネル型ＭＯＳＦ
ＥＴＱ５とＱ６に対応した共通ソース線ＣＳＮには、図
示しないＮチャンネル型ＭＯＳＦＥＴが設けられ、線の
動作タイミングに回路の接地電位を供給する。

【００２４】これらセンスアンプを活性化させるパワー
スイッチＭＯＳＦＥＴは、安定的なセンス動作を行わせ
るために、センスアンプが増幅動作を開始した時点では
比較的小さな電流しか供給できないようなパワースイッ
チＭＯＳＦＥＴをオン状態にし、センスアンプの増幅動
作によってビット線ＢＬＬと／ＢＬＬとの電位差がある
程度大きくなって時点で大きな電流を流すようなパワー
スイッチＭＯＳＦＥＴをオン状態にする等して増幅動作
を段階的に行うようにされる。上記センスアンプの入出
力ノードには、相補ビット線を短絡させるＭＯＳＦＥＴ
Ｑ１１と、相補ビット線にハーフプリチャージ電圧ＨＶ
Ｃを供給するスイッチＭＯＳＦＥＴＱ９とＱ１１からな
るプリチャージ回路が設けられる。これらのＭＯＳＦＥ
ＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ信号Ｐ
Ｃが供給される。

【００２５】ＭＯＳＦＥＴＱ１２とＱ１３は、カラム選
択信号ＹＳによりスイッチ制御されるカラムスイッチを
構成する。この実施例では、１つのカラム選択信号ＹＳ
により８対のビット線を選択できるようにされる。それ
故、上記カラム選択信号ＹＳは、同図に例示的に示され
ている２対のビット線と図示しない残り６対のビット線
とに対応した８つのセンスアンプの入出力ノードに設け
られたカラムスイッチを構成するＭＯＳＦＥＴのゲート
に共通に供給され、かかるスイッチＭＯＳＦＥＴを介し
て８対のビット線と図３の入出力信号Ｉ／Ｏ０−７に対
応された８対の入出力線とがそれぞれ接続される。

【００２６】図５には、この発明に係る半導体記憶装置
に設けられる揮発／不揮発マット選択レジスタとその選
択回路の一実施例の概略回路図が示されている。上記選
択回路には、上記揮発／不揮発マット選択レジスタの揮
発／不揮発設定及び電源投入直後の自動設定を行う周辺
部分も含まれる。

【００２７】揮発／不揮発マット選択レジスタは、メモ
リマット数が前記のように６４個からなる場合には、そ
れに対応された数のフリップフロップＦＦ０〜ＦＦ６３
から構成される。１つのフリップフロップＦＦ０の回路
が代表として例示的に示されているように、データ端子
Ｄから供給された揮発／不揮発に対応されたデータの取
り込みを行うクロックドインバータ回路ＣＮ１からなる
入力回路と、かかる入力回路ＣＮ１を通して取り込まれ
た信号を記憶するインバータ回路ＩＮ１及びその出力信
号を入力に帰還する帰還用のクロックドインバータ回路
ＣＮ２と、上記記憶用のインバータ回路ＩＮ１の出力を
受けて、上記Ｖcc／２かＶＳＳかのプレート電圧を選択
する選択信号Ｓ０を形成する出力インバータ回路ＩＮ２
から構成されるスルーラッチ回路が用いられる。

【００２８】外部端子Ａ０〜Ａｎから供給されたアドレ
ス信号又は電源オン時に動作状態にされるアドレスカウ
ンタにより形成されたレジスタセット用アドレス信号を
解読するデコーダＤＥＣが設けられる。特に制限されな
いが、このデコーダＤＥＣは、上記６４個のフリップフ
ロップＦＦ０〜ＦＦ６３に対応したいずれか１つの選択
信号を形成する。この選択信号は、上記帰還用のクロッ
クドインバータ回路ＣＮ２に供給され、インバータ回路
ＩＮ３により反転された信号が上記入力用のクロックド
インバータ回路ＣＮ１に供給される。

【００２９】通常の動作状態ではデコーダＤＥＣの出力
信号は全て非選択のロウレベルにされる。帰還用のクロ
ックドインバータ回路ＣＮ２は、上記ロウレベルの信号
に応じて動作状態にされ、インバータ回路ＩＮ１の出力
信号を入力側に帰還するので正帰還ループが働いて情報
の保持が行われる。このとき、入力用のクロックドイン
バータ回路ＣＮ１は、上記インバータ回路ＩＮ３の出力
信号のハイレベルにより非動作状態となり、出力がハイ
インピーダンス状態にされ、上記情報保持動作に影響を
与えない。上記デコーダＤＥＣの出力信号がハイレベル
の選択レベルにされると、上記帰還用のクロックドイン
バータ回路ＣＮ２は出力ハイインピーダンス状態にな
り、代わって入力用のクロックドインバータ回路ＣＮ１
が動作状態にされ、入力端子に供給される書き込み信号
の取り込みを行う。

【００３０】上記のようなレジスタのみからなる場合に
は、電源を投入した直後に逐一各フリップフロップＦＦ
０〜ＦＦ６３を指定し、それぞれに対応してデータ端子
Ｄからロウレベル／ハイレベルの揮発／不揮発情報を記
憶させなさればならなくなるので使い勝手が悪くなる。
そこで、初期設定のときのみ上記外部端子Ａ０〜Ａｎ及
びデータ端子Ｄから、各メモリマット毎に揮発／不揮発
に対応した情報の書き込みを行う。そして、この書き込
みは、上記のようなフリップフロップＦＦ０〜ＦＦ６３
の他に、プレート電圧ＶＰＬを常時Ｖcc／２に設定され
たアレイＡＲＹを利用して、そこに書き込みを行うよう
にする。

【００３１】上記自動設定用アレイＡＲＹは、１本のワ
ード線、上記少なくとも上記メモリマット数に対応され
たビット線、センスアンプＳＡ、ワード線ドライバ、Ｙ
デコーダＹＤＥＣ、及び上記センスアンプＳＡと各フリ
ップフロップＦＦ０〜ＦＦ６３との間に結合され、上記
ＹデコーダＹＤＥＣから出力される選択信号ＹＳＥＬに
応答して、各センスアンプＳＡの出力データのうちの一
つをデータ伝送線ＤＴＬに伝えるためのＹスイッチＹＳ
を備える。上記のような初期設定や電源投入直後に制御
信号Ｃｏｍを発生させて上記ワード線の選択動作を行わ
せる。そして、初期設定の時にはデータ端子Ｄから入力
された揮発／不揮発の設定情報が上記のフリップフロッ
プＦＦ０〜ＦＦ６３に書き込まれると同時に、上記自動
設定用アレイにも書き込まれる。

【００３２】このようにして置けば、電源投入直後にア
ドレスカウンタによりアドレス信号を発生させるように
すれば、上記アレイとフリップフロップが同時に選択状
態されて、上記アレイに記憶された記憶情報がフリップ
フロップに伝えられ、上記初期設定に対応した揮発／不
揮発の自動設定が可能になる。この構成では、前記のよ
うなヒューズ等のような１回限りのプログラム可能なも
のに比べて、システムの変更や扱うデータ処理の種類に
応じて、上記初期設定をやり直すことにより任意に行う
ようにできるので、使い勝手をいっそう良くすることが
できる。

【００３３】図１２には、この発明に係る半導体記憶装
置に設けられる揮発／不揮発マット選択レジスタとその
選択回路の他の一実施例の概略回路図が示されている。
上記図５に示された実施例との相違点について以下に説
明する。外部端子（アドレス入力端子）Ａ０〜Ａｎ及び
データ端子ＤからアレイＡＲＹ（第２記憶回路）内のメ
モリセルｎ０〜ｎ６３に揮発／不揮発メモリアレイ割り
当てデータを順次入力した後、本半導体記憶装置への電
源を切断し、その後再び電源を投入した場合を考える。

【００３４】電源投入時に制御信号入力端子Ｃomからハ
イレベル“Ｈ”の制御信号が入力される。ワード線ドラ
イバは、上記制御信号を受けてワード線ＷＬを選択レベ
ルとする。センスアンプＳＡは、メモリセルｎ０〜ｎ６
３からの読み出しデータを増幅する。ＹデコーダＹＤＥ
Ｃは、上記制御信号に応答してセンスアンプＳＡの各増
幅データを対応するデータ伝送線ＤＬ０〜ＤＬ６３に一
括して伝送する事を制御するための選択信号ＹＳＥＬを
ＹスイッチＹＳに出力する。インバータ回路ＩＮ４は、
制御信号入力端子Ｃomに入力される上記制御信号の反転
信号を各フリップフロップＦＦ０〜ＦＦ６３のインバー
タ回路ＣＮ２、ＩＮ３に伝える。その後、制御信号入力
端子Ｃomのレベルは、ロウレベル“Ｌ”とされる。

【００３５】これらの制御により、電源投入時にアレイ
ＡＲＹ内のメモリセルｎ０〜ｎ６３のデータを一括して
各フリップフロップＦＦ０〜ＦＦ６３に伝送する事が可
能とされ、各フリップフロップＦＦ０〜ＦＦ６３は実質
的に同じタイミングで揮発／不揮発情報を受け取り、ラ
ッチすることが可能とされる。前記図５の実施例におい
ては、電源投入時にアレイＡＲＹからフリップフロップ
ＦＦ０〜ＦＦ６３へのデータ転送を６４回繰り返して行
うのに対して、この実施例においては１回のデータ転送
（パラレル転送）で済む。これにより、この実施例のよ
うな方式では電源投入時のフリップフロップＦＦ０〜Ｆ
Ｆ６３へのデータの設定時間を短縮する事が可能とな
り、もって、半導体記憶装置の電源投入立ち上げ時間を
短縮することが可能とされる。

【００３６】なお、上記のような電源投入後の一括デー
タ転送と、初期設定のため或いは設定変更のために外部
端子から個別のフリップフロップＦＦ０〜ＦＦ６３への
揮発／不揮発設定を行う事が可能となるようにするため
に、同図で接続部に○で示されたオアゲート（論理和）
ＯＲによりデコーダＤＥＣの出力とインバータ回路ＩＮ
４の出力が伝えられ、同様にオアゲートＯＲによりデー
タ入力端子Ｄからのデータと上記アレイＡＲＹから出力
されるデータ転送線ＤＴＬ０〜ＤＴＬ６３のデータとの
論理和が伝えられる。

【００３７】図６には、この発明に係る半導体記憶装置
の他の一実施例の概略構成図が示されている。この実施
例では、揮発領域に設定されたメモリマットと不揮発領
域に設定されたメモリマットとを隣接して配置してお
き、２つのメモリマットのビット線（データ線）間にデ
ータ転送用のスイッチＭＯＳＦＥＴを設けるようにする
ものである。例えば、揮発領域Ａのワード線Ａを選択し
てセンスアンプＡによりその読み出しと増幅を行わせ
る。この後に、不揮発領域Ｂのワード線Ｂの選択と同時
に転送信号を発生させて、上記２つのメモリマット間の
ビット線を接続すると、上記センスアンプＡにより増幅
された大きな信号振幅が不揮発領域のビット線に伝えら
れて不揮発領域Ｂではワード線単位での書き込みが行わ
れる。

【００３８】このような機能を設けた場合、データの加
工においては揮発領域を用いて、必要に応じてデータの
書き換えを行うようにする。そして、データ処理を終え
て電源を切断する前に、上記揮発領域をリフレッシュ動
作させ、それと時間的に少し遅れて不揮発領域もリフレ
ッシュ動作させることにより比較的簡単にデータ転送を
行われることができる。逆に、電源投入直後には、上記
不揮発領域から揮発領域に対して上記同様にデータ転送
を行うようにすれば、電源遮断前の状態に簡単に戻すこ
とができる。上記不揮発領域と揮発領域間のデータ転送
は、電源投入直後及び電源投入直前に行われると述べた
が、これに限定されるものではなく、必要に応じてこれ
以外のタイミングでデータ転送が行われてもよい。

【００３９】図７には、この発明に係る半導体記憶装置
における揮発モードと不揮発モードにおけるメモリセル
の動作状態を説明するための特性図が示されている。
（Ａ）には揮発モード動作の特性図が示され、（Ｂ）に
は不揮発モード動作の特性図が示されている。

【００４０】（Ａ）の揮発モードの条件は、次の通りで
ある。プレート電圧をＶＰＬとし、ビット線のハイレベ
ル側の電圧ＶＭＰ（Ｈ）とロウレベル側の電圧ＶＭＰ
（Ｌ）とすると、同図の示したように、ＶＰＬ≦ＶＭＰ
（Ｌ）＜ＶＭＰ（Ｈ）あるいはＶＭＰ（Ｌ）＜ＶＭＰ
（Ｈ）≦ＶＰＬである。前記の実施例のようにＶＰＬ＝
ＶＳＳとし、ＶＭＰ（Ｌ）をＶＳＳ、ＶＭＰ（Ｈ）をＶ
ccとした場合は、前者の条件に該当する。このような条
件下での書き込みと読み出しは、同図のように分極の向
きは同じで、０読み出し、１読み出しと書き換えが行わ
れる。後者の条件に該当する例は、ＶＰＬをＶccに設定
した場合である。この場合には、分極の向きが（Ａ）と
は逆に負方向において一定となり、かかる負方向の中で
前記同様な０読み出し、１読み出しと書き換えが行われ
る。

【００４１】（Ｂ）の不揮発モードの条件は、次の通り
である。上記同様にプレート電圧をＶＰＬとし、ビット
線のハイレベル側の電圧ＶＭＰ（Ｈ）とロウレベル側の
電圧ＶＭＰ（Ｌ）とすると、同図の示したように、ＶＭ
Ｐ（Ｌ）＜ＶＰＬ＜ＶＭＰ（Ｈ）である。ただし、ＶＰ
ＬとＶＭＰ（Ｌ）及びＶＰＬとＶＭＰ（Ｈ）との電圧差
は、分極の反転が可能なしきい値電圧以上であることは
いうまでもない。前記の実施例のようにＶＰＬをＶcc／
２とした場合がこの条件に該当し、１読み出しは正方向
での分極で行われ、０読み出しは負方向での分極で行わ
れ、１から０への書き換えにより正方向の分極の向きが
負方向に変化させられる。逆に、０から１への書き換え
により負方向の分極の向きが正方向に変化させられる。

【００４２】上記の不揮発モードと揮発モードの切り換
えは、上記のようにロウレベルＶＭＰ（Ｌ）とハイレベ
ルＶＭＰ（Ｈ）をＶＳＳとＶccのように固定しておい
て、プレート電圧ＶＰＬをＶＳＳ（又はＶcc）とＶcc／
２とに変えることにより実現するものの他、ＶＰＬを例
えばＶＳＳに固定しておいて、不揮発モードではロウレ
ベルＶＭＰ（Ｌ）を−Ｖcc／２にし、ハイレベルＶＭＰ
（Ｈ）を＋Ｖcc／２にする。揮発モードではロウレベル
ＶＭＰ（Ｌ）をＶＳＳににし、ハイレベルＶＭＰ（Ｈ）
を＋Ｖccにしてもよい。ただし、この場合には、ビット
線の電位を上記のような不揮発モードではＶcc／２だけ
負方向にシフトさせる必要があり、そのためにセンスア
ンプの動作電圧が−Ｖcc／２とＶcc／２にされるととも
に、それに応じてビット線のプリチャージ電圧もＶＳＳ
に変更させられる。

【００４３】ＶＰＬを例えばＶcc／２にに固定しておい
て、不揮発モードではロウレベルＶＭＰ（Ｌ）をＶＳＳ
ににし、ハイレベルＶＭＰ（Ｈ）をＶccにする。揮発モ
ードではロウレベルＶＭＰ（Ｌ）をＶcc／２にし、ハイ
レベルＶＭＰ（Ｈ）を３Ｖcc／にしてもよい。ただし、
この場合には、ビット線の電位を上記のような不揮発モ
ードではＶcc／２だけ負方向にシフトさせる必要があ
り、そのためにセンスアンプの動作電圧がＶＳＳと３Ｖ
cc／２に昇圧された電圧にするとともに、それに応じて
ビット線のプリチャージ電圧もＶccに変更させられる。
上記のような電圧の設定が最も理解するのが容易である
が、この他に上記分極の反転に必要なしきい値電圧に対
応した負電圧や昇圧電圧を形成しても同様なことが実現
できることはいうまでもないであろう。

【００４４】上記のようにビット線のハイレベル／ロウ
レベルが電位が揮発モードと不揮発モードとで異なるも
のでは、図３の実施例において、前記プレート電圧ＶＰ
Ｌに対応して設けられるスイッチに代えて、それぞれの
動作モードに対応してスイッチ制御されるスイッチによ
ってセンスアンプの動作電圧に必要な電圧、及びプリチ
ャージ電圧が切り換えられる。そして、負電圧発生回路
や昇圧電圧発生回路が設けられて、上記センスアンプの
動作電圧が形成される。このようなセンスアンプに必要
な動作電圧は、外部端子から供給する構成としてもよ
い。

【００４５】図８には、この発明に係る半導体記憶装置
の他の一実施例の概略回路図が示されている。この実施
例では、強誘電体膜により不揮発化されたメモリセルを
欠陥救済用の不良アドレス記憶用に用いる。この実施例
では、メモリアレイが１つにより構成されているが、そ
の記憶容量に応じて、実際には複数マット又はブロック
に分割されてもよい。あるいは、同図は分割されなる複
数のメモリアレイのうちの１つのメモリアレイと、その
アドレス選択回路を機能的に表しているものと理解して
もよい。

【００４６】図示しないＸアドレスバッファとＹアドレ
スバッファは、前記の同様なアドレス端子から時系列的
に入力されるアドレス信号を、それと同期してコントロ
ール制御端子から供給されるアドレスストローブ信号
（ＲＡＳ，ＣＡＳ）に従って取り込む。ロウアドレスス
トローブ信号（ＲＡＳ）に同期してＸアドレスバッファ
に取り込まれたＸ系アドレス信号は、Ｘデコーダ回路Ｘ
−ＤＥＣによりアドレス信号の解読が行われ、ワードド
ライバを通して１本のワード線の選択動作が行われる。
カラムアドレスストローブ信号（ＣＡＳ）に同期してＹ
アドレスバッファに取り込まれたＹ系アドレス信号は、
Ｙデコーダ回路ＹＤＥＣに入力され、ここでアドレス信
号の解読が行われてビット線の選択信号が形成される。

【００４７】同図において、Ｙデコーダ回路ＹＤＥＣか
らメモリアレイ部に信号線が延びるように描かれている
が、これはＹアドレスによって指定されるメモリセルを
表現するためのものであり、実際にはメモリアレイ部に
は相補ビット線が配置されてており、その相補ビット線
はカラムスイッチを介して入出力線Ｉ／Ｏに接続され
る。Ｙデコーダ回路ＹＤＥＣは、上記カラムスイッチを
選択する選択信号を形成する。

【００４８】この実施例では、ダイナミック型ＲＡＭと
してのメモリアレイは正規回路としてのノーマルアレイ
と、ビット単位での欠陥救済を行う冗長アレイから構成
される。同図では、省略されているが、ビット線単位の
欠陥救済を行う従来のようなビット線単位での冗長回路
を設けるものであってもよい。つまり、Ｙ系の不良アド
レスが記憶された記憶回路と、かかる記憶回路の記憶情
報とＹ系のアドレス信号とを比較する比較回路とを備え
た冗長切り替え回路により、不良アドレスが選択される
とノーマルアレイのビット線に代えて、冗長用のビット
線に切り替える。上記Ｙ系の不良アドレスの記憶回路
は、特に制限されないが、従来のようなヒューズを用い
たものより構成すればよい。

【００４９】上記ノーマルアレイ及び冗長アレイは、プ
レート電圧がＶＳＳに固定されることにより、揮発モー
ドで動作させられる。つまり、これらのノーマルアレイ
と冗長アレイとは、前記ダイナミック型ＲＡＭとしての
メモリアレイとして用いられ、それにに対応して設けら
れたセンスアンプは、かかるメモリアレイの相補ビット
線上に読み出された微小な記憶情報を増幅して、上記の
読み出し動作によって記憶電荷が失われかかったメモリ
セルに対して再書き込みさせる。前記のようにシェアー
ドセンスアンプ方式を採る場合には、センスアンプを中
心にして左右にメモリアレイ又はメモリマットが配置れ
るものである。このようにセンスアンプは、読み出し信
号の増幅動作とメモリセルへの再書き込み動作を行うも
のであるために、従来のダイナミック型ＲＡＭのセンス
アンプと同様なタイミング信号によりその動作が制御さ
れるＣＭＯＳラッチ回路が用いられる。

【００５０】同図においては、上記Ｙデコーダ回路ＹＤ
ＥＣに含まれる入出力線は、縦方向に延長されて上記カ
ラムスイッチを介してメモリアレイのビット線と選択的
に接続される。この入出力線は、次に説明するようなビ
ット単位でのランダム欠陥救済を行うために設けられた
切り替え回路を介してＩ／Ｏ（入出力）バッファと接続
される。

【００５１】上記ノーマルアレイのワード線には、前記
のようにプレート電圧がＶcc／２に設定されることによ
り、不揮発モードとして動作させられるメモリセルが設
けられる。これらの不揮発モードで動作させられるメモ
リセルは、不良アドレス記憶アレイと用いられ、それが
結合されるワード線上に接続されるノーマルアレイに不
良ビットがあるときには、かかる不良ビットに対応され
たＹアドレスを記憶するのに用いられる。つまり、上記
Ｘデコーダ回路Ｘ−ＤＥＣの出力信号、言い換えるなら
ば、ダイナミック型ＲＡＭのワード線に不揮発モードで
動作させられることにより実質的にプログラマブルＲＯ
Ｍとして用いられるメモリセルが接続され、かかるプロ
グラマブルＲＯＭとして動作させられる強誘電体メモリ
セルのアドレス選択回路を簡素化を図るようにするもの
である。例えば、メモリアレイのワード線に対して１２
本のビット線を交差させて、その交差部に揮発モードで
動作させられる上記メモリセルを設けるようにする。

【００５２】この構成では、ダイナミック型ＲＡＭのノ
ーマルアレイのＸ系のアドレス選択動作により同時にプ
ログラマブルＲＯＭとして用いられる不良アドレス記憶
アレイのアクセスが行われて、上記１２本のビット線か
らは不良のＹアドレスに対応した１と０の信号が出力さ
れる。この信号は、センスアンプＳＡ２により増幅され
て比較回路の一方の入力に供給され、Ｙアドレスバッフ
ァより出力されるＹアドレス信号と比較される。

【００５３】上記のように強誘電体膜を用いてメモリセ
ルを構成し、そのプレート電圧ＶＰＬの設定により揮発
モードと不揮発モードとに切り替えるようにした場合に
は、不良アドレスを記憶するプログラマブルＲＯＭとし
て動作させられる不良アドレス記憶アレイと、ノーマル
アレイ及び冗長アレイを同じ構成のメモリセルを用いて
構成できる。ただし、上記のようにプログラマブルＲＯ
Ｍとして用いられる部分は、不揮発モードとするために
ノーマルモード及び冗長モードにされる部分とはプレー
ト電極が分離される。ただし、ノーマルアレイ及び冗長
アレイは、必ずしも揮発モードで動作せる必要はない。
つまり、不良アドレス記憶アレイは、不良アドレスを記
憶するために不揮発モードであることが条件であるが、
ノーマルアレイ及び冗長アレイは、メモリとして要求さ
れる機能が不揮発であれば不揮発モードで動作させられ
る。このようにノーマルアレイ及び冗長アレイが不揮発
モードで動作させられるときには、上記プレート電圧は
同じＶcc／２に設定されるので、上記のような電気的な
分離を必要としない。

【００５４】上記プログラマブルＲＯＭとして動作させ
られる不良アドレス記憶アレイには、上記のように特定
のワード線に１個のランダム欠陥セルが存在するとき、
そのワード線に対応したアドレスに欠陥セルが存在する
Ｙアドレスを記憶させる。ワード線上に欠陥セルが存在
しない場合には書き込みが行われなく、そのときのＹア
ドレスは初期データ、例えばオール０にされる。したが
って、各ワード線において欠陥が存在しない場合には、
Ｙアドレス信号がオール０に対応したアドレスに欠陥セ
ルが存在するものとみなされて、ノーマルアレイ代えて
冗長アレイが選択される。

【００５５】そこで、記憶させるＹアドレスに１ビット
のフラグを追加し、このビットに１を書き込むことによ
り、記憶されたＹアドレスが不良アドレスであることを
示すようにしてもよい。この場合には、不良アドレス記
憶アレイから出力されたフラグが１のときのみ比較回路
の出力信号が有効にされる。このようにすれば、各ワー
ド線において欠陥が存在しない場合に不良アドレス記憶
アレイのメモリセルの初期データに対応したアドレスに
欠陥セルが存在するものとみなされてしまうことを防ぐ
ことができる。

【００５６】同図において、黒丸で示された位置にラン
ダム欠陥セルが存在する場合、欠陥セルが存在するワー
ド線（Ｘアドレス）により、不良アドレス記憶アレイを
指定してワード線上のＹアドレスを記憶させる。このよ
うな構成を採ることにより、約１６Ｍビットのような大
記憶容量を持つダイナミック型ＲＡＭにあっても、１つ
の欠陥セルに対して１２ビットからなるようなＹアドレ
スを記憶させるだけでよい。上記のようなダイナミック
型ＲＡＭの場合、Ｘ系のアドレスが約４Ｋあるから不良
アドレス記憶アレイとしては、４Ｋ×１２＝４８Ｋビッ
トのような少しの記憶容量を持てばよい。

【００５７】上記のような約４Ｋ本のワード線上にそれ
ぞれ１個までの欠陥セルがあるこを条件にして、最大約
４Ｋビットもの欠陥セルを上記のような４８Ｋビットの
記憶容量を持つ不良アドレス記憶アレイと１２ビットの
比較動作を行う１つのコンパレータＣＭＰと、１列分の
冗長セルからなる冗長アレイにより救済できる。この場
合、ビット線単位で欠陥ビット線の欠陥救済を行う冗長
用ビット線において上記欠陥セルが発生してもそれを救
済することができる。このような不良アドレスの指定方
式を採ることにより、ランダム欠陥セルを特定するため
の記憶回路の簡素化及び欠陥セルへのアクセスを検出す
る比較回路の大幅な簡素化を図ることができる。

【００５８】この実施例のダイナミック型ＲＡＭのＸ系
のアドレス選択動作は、上記欠陥が存在するノーマルア
レイと、冗長アレイとが同時にアクセスされる。そし
て、Ｙ系のアドレス信号の入力により不良と判定される
と、切り替え回路により切り替える。つまり、Ｙ系のア
ドレス選択時間を利用して欠陥セルを冗長セルに切り替
えるものであるために、メモリアクセス時間の高速化が
可能となる。このように欠陥が存在する場合と、存在し
ない場合との時間に差がなくなるので欠陥救済を行う場
合のメモリアクセスを高速化できる。

【００５９】この実施例では、不良アドレス記憶アレイ
が前記のような強誘電体メモリセルを用いているので、
ノーマルアレイへの書き込みと同様に書き込みを行うこ
とができる。これにより、上記不良アドレスの書き込み
が極めて簡単に行うことができる。しかも、この発明に
係る半導体記憶装置がシステムに搭載された状態におい
て、上記のような欠陥セルが発生した場合でも、上記の
ような不良アドレスを書き込むモードを設けておけば、
システム上での欠陥救済が実現できる。

【００６０】上記プログラマブルＲＯＭとして動作させ
る領域は、上記のような不良アドレス記憶エリアとして
用いることの他、キー情報を記憶させるようにしてもよ
い。そして、これに対応してノーマルアレイと冗長アレ
イとは第１の記憶アレイと第２の記憶アレイとし、上記
キー情報に応じて第１の記憶アレイ又は第２の記憶アレ
イとを選択的にアクセスできるようにしてもよい。

【００６１】つまり、メモリアクセスに際して予めキー
情報を比較部に入力しておけば、上記冗長アレイ部分に
対応した第２の記憶アレイに対してメモリアクセスを行
うことができる。このことは、例えば、上記キー情報を
知らない第３者による第２の記憶エリアのアクセスを禁
止するために利用することができる。あるいは、同じア
ドレス空間に２つの記憶エリアを設けておいて、上記キ
ー情報の入力により同じアドレス空間をアクセスしなが
ら異なる種類のデータの入出力を行わせるようにするこ
とができる。上記キー情報は、ビット線単位で割り当て
ることができるため、キー情報の設定に前記欠陥救済と
同じようにＹアドレスを対応させておけば、指定された
Ｙアドレス毎に第１の記憶エリア又は第２の記憶エリア
のいずれかをアクセスするようにできる。

【００６２】図９には、この発明に係る半導体記憶装置
のメモリアレイの他の一実施例の回路図が示されてい
る。この実施例のメモリアレイは、前記のようなＤＲＡ
Ｍとほとんど同様である。ただし、メモリセルのキャパ
シタ膜は前記同様に強誘電体で構成され、電源オフ時に
は強誘電体の自発分極の方向として不揮発情報が保持さ
せることができるようにされる。電源オンの後には、上
記不揮発情報がキャパシタのビット線側のノードＳＮ９
（ｉ，ｊ）等の電位としての揮発情報に変換させること
も可能である。

【００６３】この実施例では、２つのＭＯＳＦＥＴ及び
２つのキャパシタによりメモリセルが構成される。上記
２つのキャパシタの分極方向及びノード電位を相補的に
設定して、これを差動センスアンプＳＡ９（ｊ）等によ
り検知する。なお、メモリセルを前記図４のように１つ
のＭＯＳＦＥＴと１つのキャパシタから構成されてもよ
い。この場合、強誘電体メモリモードの場合にダミーセ
ルが設けられる。すなわち、図４の実施例では省略され
ているが、２本のダミーワード線が設けられて、相補の
ビット線との間にダミーセルが設けられる。

【００６４】この実施例において、信号Ｆ／ＤＳｉｎｇ
がロウレベルの時、すなわち、強誘電体メモリモード
（不揮発モード）の時は、センスアンプＳＡ９（ｊ）等
のドライブ線及びビット線ＤＬ９（ｊ）等のプリチャー
ジレベルは０Ｖとされる。一方、信号Ｆ／ＤＳｉｎｇが
ハイレベルの時、すなわちＤＲＡＭモード（揮発モー
ド）の時は、線ＳＡ９（ｊ）等のドライブ線及びビット
線ＤＬ９（ｊ）等のプリチャージレベルはＶcc／２にさ
れる。

【００６５】以上の動作は、プリチャージ信号線ＰＣＬ
９を、Ｆ／ＤＳｉｎｇのレベルに応じて、０Ｖプリチャ
ージ回路ＰＣＶＳ９（ｊ）等又はＶcc／２プリチャージ
回路ＰＣＨＤ９（ｊ）等のいずれかに接続することによ
り行われる。この実施例のようなメモリアレイを用いれ
ば、後に説明するように、不揮発モードにおいて電源オ
ン後の不揮発情報の読み出し（回復）が揮発モードでの
読み出し動作と同様に行われることができる。

【００６６】上記の不揮発モードにおていは、通常はＶ
cc／２プレート、Ｖcc／２のビット線プリチャージのＤ
ＲＡＭとして動作させることができる結果として、情報
読み出しに伴う強誘電体キャパシタ膜の分極反転がな
く、分極反転に伴う膜劣化や読み出し速度低下を避ける
ことができる。また、キャパシタノードの電位と強誘電
体キャパシタ膜の分極方向は常に対応しているので、み
かけ上はＤＲＡＭとして動作させているにもかかわらず
電源オフしても、不揮発情報として残すことができ、不
意の電源オフにも対応できるという不揮発動作を行うも
のである。

【００６７】図１０には、この発明に係る半導体記憶装
置のメモリアレイの更に他の一実施例の回路図が示され
ている。この実施例では、上記図９の実施例と異なり、
プリチャージ回路ＰＣ９（ｊ）は０ＶプリチャージとＶ
cc／２プリチャージとで共通とし、プリチャージレベル
を与える電源線を、信号Ｆ／ＤＳｉｎｇにより０Ｖ（Ｖ
ＳＳ）又はＶcc／２に切り替えるようにするものであ
る。

【００６８】図１１には、この発明に係る半導体記憶装
置の動作を説明するための動作波形図が示されている。
同図には、図９又は図１０の実施例における強誘電体メ
モリモードでの電源オン時の動作波形図が示されてい
る。電源がオンすると、通常のＤＡＲＭと同様に、プレ
ート電位ＰＬ９はＶcc／２のレベルになる。この間、ワ
ード線ＷＬ９（０）等の電位は０Ｖの非選択レベルに抑
えられているので、プレート電圧ＰＬ９の上昇に伴い強
誘電体キャパシタのビット線側の蓄積ノードＳＮ９
（０，ｊ）、ＳＮ９（０，Ｊ）Ｂ等の電位もＶcc／２近
くまで昇圧される。

【００６９】上記蓄積ノードＳＮ９（０，ｊ）、ＳＮ９
（０，Ｊ）Ｂ等はワード線ＷＬ９（０）の選択レベルに
応じてＭＯＳＦＥＴがオフ状態であるためにフローティ
ング状態であるので、上記プレート電圧ＰＬ９の上昇に
伴って強誘電体キャパシタに大きな電圧がかかることな
く、したがって強誘電体キャパシタ膜の分極方向しとて
の不揮発情報が破壊されてしまうことはない。

【００７０】プリチャージ信号線ＰＣＬ９はハイレベル
になり、信号Ｆ／ＤＳｉｎｇがロウレベルになっている
ことに対応して、センスアンプＳＡ９（ｊ）等のドライ
ブ線及びビット線ＤＬ９（ｊ）等は０Ｖにプリチャージ
される。アドレスカウンタは０に初期設定される。各信
号線、電源線及びアドレスカウンタが以上の初期状態に
安定化した時刻ｔ１におてい、リコール動作が開始され
る。すなわち、信号ＣＥがチップ選択状態のハイレベル
のとき、信号ＲＦＳＨをハイレベルにする。つまり、リ
フレッシュ動作を開始させる。

【００７１】上記リフレッシュ動作の起動をＣＢＲ（Ｃ
ＡＳビフォワーＲＡＳリフレッシュ）により設定するも
のでは、ＣＢＲにより上記リフレッシュモードに入るよ
うにされる。上記のようなリフレッシュモードに入る
と、信号ＰＣＬ９がロウレベルとなり、ビット線は０Ｖ
のフローティング状態となる。

【００７２】ワード線、例えばＷＬ９（０）をＶccより
高いＶｃｈにする。ビット線ＤＬ（ｊ）、ＤＬ（ｊ）Ｂ
等の電位は０Ｖ、キャパシタの蓄積ノードＳＮ９（０，
ｊ）、ＳＮ９（０，ｊ）Ｂ等はＶcc／２近くの電位にあ
るので、キャパシタ容量とビット線寄生容量の比に従っ
て、ビット線電位は０ＶとＶcc／２との中間値に上昇す
る。この時、２つの相補的なキャパシタの分極方向が反
対であることに起因して、ビット線対ＤＬ９（ｊ）、Ｄ
Ｌ９（ｊ）Ｂ等の電位に差が生じる。この理由は、プレ
ートＰＬ９の電位はＶcc／２なので、２つのキャパシタ
に同じ方向の電界がかかり、分極方向は最終的に同じ方
向に揃う。分極が反転する方のキャパシタには、この分
極電荷を補償する電荷が余分に流れ込み、実効的なキャ
パシタ容量が大きくなる。したがって、分極が反転する
方のキャパシタに接続されたビット線の電位がＶcc／２
に近くなる。

【００７３】相補のビット線電位に上記のような微小電
位差が生じたら、これを差動センスアンプＳＡ９（ｊ）
等により検知する。すなわち、ドライブ線ＳＡＰ９をＶ
ccに駆動し、相補のビット線の電位を０ＶとＶccとに増
幅する。増幅後ワード線ＷＬ９（０）の電位を０Ｖに戻
せば、キャパシタの蓄積ノードＳＮ９（ｊ）、ＳＮ９
（ｊ）Ｂ等には、電源オン前のキャパシタ膜分極方向に
対応した０Ｖ又はＶccの情報が保持される。

【００７４】最後に、プリチャージ信号線ＰＣＬ９及び
センスアンプ駆動線ＳＡＰ９等の電位を０Ｖに戻す。こ
れで、１つのワード線ＷＬ９（０）に接続された全ての
メモリセルについてリコール動作が時刻ｔ２には終了す
る。そして、上記リフレッシュ信号ＲＦＳＨをロウレベ
ルにリセットすることにより、ＤＲＡＭにおけるリフレ
ッシュ動作と同様にアドレスカウンタがアドレス信号を
＋１にインクリメントし、上記信号ＲＦＳＨをハイレベ
ルにすることにより、次のアドレスに対応したワード線
ＷＬ９（１）が選択レベルにされ、かかるワード線ＷＬ
９（１）に接続されるメモリセルのリコール動作が行わ
れる。このようにして、すべてのメモリセルについてリ
コール（リフレッシュ）動作を行うことにより、不揮発
情報が信号電位として回復させられる。特に制限されな
いが、上記リコール動作の後にビット線電圧ＤＬ９は前
記のような０ＶプリチャージからＶcc／２プリチャージ
に切り替えられる。

【００７５】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 強誘電体膜を持つ情報記憶用キャパシタとアド
レス選択用ＭＯＳＦＥＴからなるメモリセルがワード線
とビット線との交点にマトリックス配置されなる複数の
メモリマットを備え、かかるメモリマット内に形成され
る情報記憶用キャパシタの一方の電極が共通化されてな
るプレート電極の電位を上記メモリセルが接続されたビ
ット線に伝えられる２値の書き込み信号に無関係に強誘
電体に分極の反転を生じさせない第１の電圧又は上記メ
モリセルがが接続されたビット線に伝えられる２値の書
き込み信号に対応して強誘電体に分極の反転を生じさせ
る第２の電圧にプログラム可能にすることにより、扱う
データの種類に対応して１つの半導体記憶装置の内部に
不揮発部分と揮発部分をプログラム可能に設定して決め
られた記憶エリアに対応したデータを記憶させるだけで
よいので使い勝手のよい不揮発記憶機能を持つ半導体記
憶装置を得ることができるという効果が得られる。ま
た、揮発部分はリコールや書き換え等による分極反転に
伴う膜疲労がない為、メインメモリのように頻繁に書き
換えが発生するデータ揮発部分に記憶させることにより
信頼性の高い半導体記憶装置を得ることができるという
効果が得られる。

【００７６】（２） 上記プレート電圧をプログラム可
能に第１と第２の電圧の設定する回路を、記憶回路と、
アドレス端子から入力されたアドレス信号を解読して上
記記憶回路を選択するアドレス選択回路と、データ端子
から上記第１と第２の電圧に対応した２値信号を入力す
るデータ入力回路とにより行うようにすることにより、
ソフトウェア的に揮発／不揮発領域の設定が可能になる
ので使い勝手のよい半導体記憶装置を得ることができる
という効果が得られる。

【００７７】（３） 上記記憶回路は、各メモリマット
に一対一に対応されたフリップフロップ回路を用い、上
記第１の電圧が定常的にプレート電極に供給され、かつ
１つのワード線に設けられた複数のメモリセルによって
上記２値信号を記憶させ，電源投入直後に上記ワード線
の選択動作及びメモリセルとフリップフロップ回路を選
択するアドレス信号を発生させて、かかるアドレスカウ
ンタのカウント動作に同期して上記複数のメモリセルの
記憶情報を対応するフリップフロップ回路にセットさせ
ることにより、電源投入時の揮発／不揮発設定を自動的
に行うようにすることができるという効果が得られる。

【００７８】（４） 上記第１の電圧が印加されたメモ
リマットと上記第２の電圧が印加されたメモリマットを
隣接して配置し、かかるメモリマットのビット線間にワ
ード線単位での信号伝達を行う伝送回路を設けることに
より、相互にデータを高速に転送させることができると
いう効果が得られる。

【００７９】（５） 上記第１と第２の電圧を同じ電圧
にし、ビット線に伝えられる書き込み信号が上記第１と
第２の電圧に対応して相対的に変化させることにより、
プレート電圧を共通化できるという効果が得られる。

【００８０】（６） 上記ビット線に供給される書き込
み信号は回路の接地電位のようなロウレベルと電源電圧
のようなハイレベルからなり、上記第１の電圧は回路の
接地電位であり、上記第２の電圧は電源電圧の１／２の
電圧とすることにより、簡単な構成での揮発／不揮発モ
ードの設定が可能になるという効果が得られる。

【００８１】（７） 上記記憶回路は、１回限りのプロ
グラムのみが可能にされた記憶手段を用いて構成させる
ことにより、揮発／不揮発領域を設定する回路の簡素化
を図ることができるという効果が得られる。

【００８２】（８） 強誘電体膜を持つ情報記憶用キャ
パシタとアドレス選択用ＭＯＳＦＥＴからなるメモリセ
ルがワード線とビット線との交点にマトリックス配置さ
れなる複数のメモリマットを備え、かかるメモリマット
内に形成される正規回路及び冗長回路を構成する情報記
憶用キャパシタの一方の電極が共通化されてなる第１の
プレート電極を持ち、上記同じメモリマット内に形成さ
れてワード線単位でＹ系の不良アドレスが記憶された不
良アドレス記憶部を構成する情報記憶用キャパシタの一
方の電極が共通化されてなる第２のプレート電極を持
ち、上記第１のプレート電極の電位を第１又は第２の電
圧に設定し、上記第２のプレート電圧を第２の電圧に設
定し、上記第１の電圧は上記メモリセルが接続されたビ
ット線に伝えられる２値の書き込み信号に無関係に強誘
電体に分極の反転を生じさせない電圧とし、第２の電圧
は上記メモリセルがが接続されたビット線に伝えられる
２値の書き込み信号に対応して強誘電体に分極の反転を
生じさせる電圧とし、上記不良アドレス記憶部から読み
出された信号とＹアドレスとを比較して一致したなら冗
長回路に切り替える回路を設けることにより、ビット単
位での欠陥救済を効率よく行うことができるという効果
が得られる。また、この発明に係る半導体記憶装置がシ
ステムに搭載された状態において、欠陥セルが発生した
場合でも不良アドレスを書き込むモードを設けておけば
システム上での欠陥救済が実現できるという効果が得ら
れる。

【００８３】（９） 強誘電体膜を持つ情報記憶用キャ
パシタとアドレス選択用ＭＯＳＦＥＴからなるメモリセ
ルがワード線とビット線との交点にマトリックス配置さ
れなる複数のメモリマットを備え、かかるメモリマット
内に形成される第１の記憶回路及び第２の記憶回路を構
成する情報記憶用キャパシタの一方の電極が共通化され
てなる第１のプレート電極を持ち、上記同じメモリマッ
ト内に形成されてワード線単位でキーワードが記憶され
た記憶部を構成する情報記憶用キャパシタの一方の電極
が共通化されてなる第２のプレート電極を持ち、上記第
１のプレート電極の電位を第１又は第２の電圧に設定
し、上記第２のプレート電圧を第２の電圧に設定し、上
記第１の電圧は上記メモリセルが接続されたビット線に
伝えられる２値の書き込み信号に無関係に強誘電体に分
極の反転を生じさせない電圧とし、第２の電圧は上記メ
モリセルが接続されたビット線に伝えられる２値の書き
込み信号に対応して強誘電体に分極の反転を生じさせる
電圧とし、上記キーワードと外部から供給されたキーワ
ードと比較して、その比較結果に基づいて上記第１又は
第２の記憶回路のいずれかが選択させることにより、キ
ーワードを用いた新規なメモリアクセス機能を持つ半導
体記憶装置を得ることができるという効果が得られる。

【００８４】（１０） データを不揮発的に保持し、制
御信号に応答して上記データを上記記憶回路に実質的に
同一のタイミングで伝送する第２記憶回路を更に含むよ
うにすることにより、電源投入後の揮発／不揮発マット
選択レジスタへのデータ設定時間を短縮させることがで
きるという効果が得られる。

【００８５】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、記憶
容量は、前記のように１Ｇビットのような大記憶容量を
持つもの他、約１６Ｍビットのような比較的小規模の半
導体記憶装置に適用したものであってもよい。また、比
較的低速のデータ処理装置では、揮発部分をキャッシュ
メモリとして用い、不揮発部分をメインメモリとして用
いるようにしてもよい。また、キャシュメモリとして使
用する部分は、ビット線の微小信号を増幅ＭＯＳＦＥＴ
により増幅して差動のセンスアンプに入力するというダ
イレクストセンス方式を用いて高速に行うようにしても
よい。この発明は、強誘電体キャパシタ膜を用いたキャ
パシタを記憶手段として用いる半導体記憶装置に広く利
用できるものである。

【００８６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、強誘電体膜を持つ情報記憶
用キャパシタとアドレス選択用ＭＯＳＦＥＴからなるメ
モリセルがワード線とビット線との交点にマトリックス
配置されなる複数のメモリマットを備え、かかるメモリ
マット内に形成される情報記憶用キャパシタの一方の電
極が共通化されてなるプレート電極の電位を上記メモリ
セルが接続されたビット線に伝えられる２値の書き込み
信号に無関係に強誘電体に分極の反転を生じさせない第
１の電圧又は上記メモリセルがが接続されたビット線に
伝えられる２値の書き込み信号に対応して強誘電体に分
極の反転を生じさせる第２の電圧にプログラム可能にす
ることにより、扱うデータの種類に対応して１つの半導
体記憶装置の内部に不揮発部分と揮発部分をプログラム
可能に設定して決められた記憶エリアに対応したデータ
を記憶させるだけでよいので使い勝手のよい不揮発記憶
機能を持つ半導体記憶装置を得ることができる。また、
揮発部分はリコールや書き換え等による分極反転に伴う
膜疲労がない為、メインメモリのように頻繁に書き換え
が発生するデータ揮発部分に記憶させることにより信頼
性の高い半導体記憶装置を得ることができる

【００８７】上記プレート電圧をプログラム可能に第１
と第２の電圧の設定を、記憶回路と、アドレス端子から
入力されたアドレス信号を解読して上記記憶回路を選択
するアドレス選択回路と、データ端子から上記第１と第
２の電圧に対応した２値信号を入力するデータ入力回路
とにより行うようにすることにより、ソフトウェア的に
揮発／不揮発領域の設定が可能になるので使い勝手のよ
い半導体記憶装置を得ることができる。

【００８８】上記記憶回路は、各メモリマットに一対一
に対応されたフリップフロップ回路を用い、上記第１の
電圧が定常的にプレート電極に供給され、かつ１つのワ
ード線に設けられた複数のメモリセルによって上記２値
信号を記憶させ，電源投入直後に上記ワード線の選択動
作及びメモリセルとフリップフロップ回路を選択するア
ドレス信号を発生させて、かかるアドレスカウンタのカ
ウント動作に同期して上記複数のメモリセルの記憶情報
を対応するフリップフロップ回路にセットさせることに
より、電源投入時の揮発／不揮発設定を自動的に行うよ
うにすることができる。

【００８９】上記第１の電圧が印加されたメモリマット
と上記第２の電圧が印加されたメモリマットを隣接して
配置し、かかるメモリマットのビット線間にワード線単
位での信号伝達を行う伝送回路を設けることにより、相
互にデータを高速に転送させることができる。

【００９０】上記第１と第２の電圧を同じ電圧にし、ビ
ット線に伝えられる書き込み信号が上記第１と第２の電
圧に対応して相対的に変化させることにより、プレート
電圧を共通化できる。

【００９１】上記ビット線に供給される書き込み信号は
回路の接地電位のようなロウレベルと電源電圧のような
ハイレベルからなり、上記第１の電圧は回路の接地電位
であり、上記第２の電圧は電源電圧の１／２の電圧とす
ることにより、簡単な構成での揮発／不揮発モードの設
定が可能になる。

【００９２】上記記憶回路は、１回限りのプログラムの
みが可能にされた記憶手段を用いて構成させることによ
り、揮発／不揮発領域を設定する回路の簡素化を図るこ
とができる。

【００９３】強誘電体膜を持つ情報記憶用キャパシタと
アドレス選択用ＭＯＳＦＥＴからなるメモリセルがワー
ド線とビット線との交点にマトリックス配置されなる複
数のメモリマットを備え、かかるメモリマット内に形成
される正規回路及び冗長回路を構成する情報記憶用キャ
パシタの一方の電極が共通化されてなる第１のプレート
電極を持ち、上記同じメモリマット内に形成されてワー
ド線単位でＹ系の不良アドレスが記憶された不良アドレ
ス記憶部を構成する情報記憶用キャパシタの一方の電極
が共通化されてなる第２のプレート電極を持ち、上記第
１のプレート電極の電位を第１又は第２の電圧に設定
し、上記第２のプレート電圧を第２の電圧に設定し、上
記第１の電圧は上記メモリセルが接続されたビット線に
伝えられる２値の書き込み信号に無関係に強誘電体に分
極の反転を生じさせない電圧とし、第２の電圧は上記メ
モリセルがが接続されたビット線に伝えられる２値の書
き込み信号に対応して強誘電体に分極の反転を生じさせ
る電圧とし、上記不良アドレス記憶部から読み出された
信号とＹアドレスとを比較して一致したなら冗長回路に
切り替える回路を設けることにより、ビット単位での欠
陥救済を効率よく行うことができる。また、この発明に
係る半導体記憶装置がシステムに搭載された状態におい
て、欠陥セルが発生した場合でも不良アドレスを書き込
むモードを設けておけばシステム上での欠陥救済が実現
できる

【００９４】強誘電体膜を持つ情報記憶用キャパシタと
アドレス選択用ＭＯＳＦＥＴからなるメモリセルがワー
ド線とビット線との交点にマトリックス配置されなる複
数のメモリマットを備え、かかるメモリマット内に形成
される第１の記憶回路及び第２の記憶回路を構成する情
報記憶用キャパシタの一方の電極が共通化されてなる第
１のプレート電極を持ち、上記同じメモリマット内に形
成されてワード線単位でキーワードが記憶された記憶部
を構成する情報記憶用キャパシタの一方の電極が共通化
されてなる第２のプレート電極を持ち、上記第１のプレ
ート電極の電位を第１又は第２の電圧に設定し、上記第
２のプレート電圧を第２の電圧に設定し、上記第１の電
圧は上記メモリセルが接続されたビット線に伝えられる
２値の書き込み信号に無関係に強誘電体に分極の反転を
生じさせない電圧とし、第２の電圧は上記メモリセルが
接続されたビット線に伝えられる２値の書き込み信号に
対応して強誘電体に分極の反転を生じさせる電圧とし、
上記キーワードと外部から供給されたキーワードと比較
して、その比較結果に基づいて上記第１又は第２の記憶
回路のいずれかが選択させることにより、キーワードを
用いた新規なメモリアクセス機能を持つ半導体記憶装置
を得ることができる。

【００９５】データを不揮発的に保持し、制御信号に応
答して上記データを上記記憶回路に実質的に同一のタイ
ミングで伝送する第２記憶回路を更に含むようにするこ
とにより、電源投入後の揮発／不揮発マット選択レジス
タへのデータ設定時間を短縮させることができる

【図面の簡単な説明】

【図１】この発明が適用された半導体記憶装置の一実施
例を示す概略構成図である。

【図２】この発明に係る半導体集記憶装置におけるメモ
リマット電位設定回路の一実施例を示す概略ブロック図
である。

【図３】この発明に係る半導体記憶装置における１つの
メモリマットの一実施例を示すブロック図である。

【図４】図３のメモリアレイ部の一実施例を示す要部回
路図である。

【図５】この発明に係る半導体記憶装置に設けられる揮
発／不揮発マット選択レジスタとその選択回路の一実施
例を示す概略回路図である。

【図６】この発明に係る半導体記憶装置の他の一実施例
を示す概略構成図である。

【図７】この発明に係る半導体記憶装置における揮発モ
ードと不揮発モードにおけるメモリセルの動作状態を説
明するための特性図である。

【図８】この発明に係る半導体記憶装置の他の一実施例
を示す概略回路図である。

【図９】この発明に係る半導体記憶装置のメモリアレイ
の他の一実施例を示す回路図である。

【図１０】この発明に係る半導体記憶装置のメモリアレ
イの更に他の一実施例を示す回路図である。

【図１１】この発明に係る半導体記憶装置の動作を説明
するための動作波形図である。

【図１２】この発明に係る半導体記憶装置に設けられる
揮発／不揮発マット選択レジスタとその選択回路の他の
一実施例を示す概略回路図である。

【符号の説明】

ＶＰＬ…プレート電圧、ＳＷ…スイッチ、ＡＲＹ−Ｌ，
ＡＲＹ−Ｒ、ＡＲＹ…アレイ、ＳＡ，ＳＡ９（ｊ）…セ
ンスアンプ、ＤＥＣ…デコーダ、ＹＤＥＣ…Ｙデコー
ダ、ＦＦ０〜ＦＦ６３…フリップフロップ（記憶回
路）、ＰＣＶＳ９（ｊ）、ＰＣＨＤ９（ｊ）、ＰＣ９
（ｊ）…プリチャージ回路。

フロントページの続き (72)発明者 松野 勝己 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 永島 靖 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (10)

【特許請求の範囲】
1. 【請求項１】 強誘電体膜を持つ情報記憶用キャパシタ
   とアドレス選択用ＭＯＳＦＥＴからなるメモリセルがワ
   ード線とビット線との交点にマトリックス配置されなる
   複数のメモリマットを備え、かかるメモリマット内に形
   成される情報記憶用キャパシタの一方の電極が共通化さ
   れてなるプレート電極の電位をプログラム可能に第１と
   第２の電圧を選択的に設定可能にしてなり、上記第１の
   電圧は上記メモリセルが接続されたビット線に伝えられ
   る２値の書き込み信号に無関係に強誘電体に分極の反転
   を生じさせない電圧とし、第２の電圧は上記メモリセル
   がが接続されたビット線に伝えられる２値の書き込み信
   号に対応して強誘電体に分極の反転を生じさせる電圧と
   することを特徴とする半導体記憶装置。
2. 【請求項２】 上記プレート電圧をプログラム可能に第
   １と第２の電圧に設定する回路は、設定信号を記憶する
   記憶回路と、アドレス端子から入力されたアドレス信号
   を解読して上記記憶回路を選択するアドレス選択回路
   と、データ端子から上記第１と第２の電圧に対応した２
   値信号を入力するデータ入力回路とを含むものであるこ
   とを特徴とする請求項１の半導体記憶装置。
3. 【請求項３】 上記記憶回路は、各メモリマットに一対
   一に対応されたフリップフロップ回路と、上記第１の電
   圧が定常的にプレート電極に供給され、かつ１つのワー
   ド線に設けられた複数のメモリセルからなり、上記２値
   信号を記憶するメモリエリアからなり、上記アドレス選
   択回路は上記アドレス端子から入力されたアドレス信号
   を解読して上記フリップフロップ回路を選択させる第１
   のデコーダと、上記複数のメモリセルを選択する第２の
   デコーダ回路からなり、電源投入直後に上記ワード線の
   選択動作及びメモリセルとフリップフロップ回路を選択
   するアドレス信号を発生させるアドレスカウンタを更に
   備え、かかるアドレスカウンタのカウント動作に同期し
   て上記複数のメモリセルの記憶情報を対応するフリップ
   フロップ回路にセットさせるようにしてなることを特徴
   とする請求項２の半導体記憶装置。
4. 【請求項４】 上記第１の電圧が印加されたメモリマッ
   トと上記第２の電圧が印加されたメモリマットは隣接し
   て配置され、かかるメモリマットのビット線間にワード
   線単位での信号伝達を行う伝送回路が設けられることを
   特徴とする請求項１の半導体記憶装置。
5. 【請求項５】 上記第１と第２の電圧は、同じ電圧にさ
   れるものであり、ビット線に伝えられる書き込み信号が
   上記第１と第２の電圧に対応して相対的に変化されて上
   記１の電圧に対して分極の反転が生じないようにし、第
   ２の電圧に対して上記書き込み信号に対応して分極の反
   転が生じるようにするものであることを特徴とする請求
   項１の半導体記憶装置。
6. 【請求項６】 上記ビット線に供給される書き込み信号
   は回路の接地電位のようなロウレベルと電源電圧のよう
   なハイレベルからなり、上記第１の電圧は回路の接地電
   位であり、上記第２の電圧は電源電圧の１／２の電圧で
   あることを特徴とする請求項１の半導体記憶装置。
7. 【請求項７】 上記記憶回路は、１回限りのプログラム
   のみが可能にされた記憶手段を用いて構成されるもので
   あることを特徴とする請求項１の半導体記憶装置。
8. 【請求項８】 強誘電体膜を持つ情報記憶用キャパシタ
   とアドレス選択用ＭＯＳＦＥＴからなるメモリセルがワ
   ード線とビット線との交点にマトリックス配置されなる
   複数のメモリマットを備え、かかるメモリマット内に形
   成される正規回路及び冗長回路を構成する情報記憶用キ
   ャパシタの一方の電極が共通化されてなる第１のプレー
   ト電極を持ち、上記同じメモリマット内に形成されてワ
   ード線単位でＹ系の不良アドレスが記憶された不良アド
   レス記憶部を構成する情報記憶用キャパシタの一方の電
   極が共通化されてなる第２のプレート電極を持ち、上記
   第１のプレート電極の電位を第１又は第２の電圧に設定
   し、上記第２のプレート電圧を第２の電圧に設定し、上
   記第１の電圧は上記メモリセルが接続されたビット線に
   伝えられる２値の書き込み信号に無関係に強誘電体に分
   極の反転を生じさせない電圧とし、第２の電圧は上記メ
   モリセルがが接続されたビット線に伝えられる２値の書
   き込み信号に対応して強誘電体に分極の反転を生じさせ
   る電圧とし、上記不良アドレス記憶部から読み出された
   不良アドレス信号とＹアドレスとを比較して一致したな
   ら冗長回路に切り替える欠陥救済回路を設けてなること
   を特徴とする半導体記憶装置。
9. 【請求項９】 強誘電体膜を持つ情報記憶用キャパシタ
   とアドレス選択用ＭＯＳＦＥＴからなるメモリセルがワ
   ード線とビット線との交点にマトリックス配置されなる
   複数のメモリマットを備え、かかるメモリマット内に形
   成される第１の記憶回路及び第２の記憶回路を構成する
   情報記憶用キャパシタの一方の電極が共通化されてなる
   第１のプレート電極を持ち、上記同じメモリマット内に
   形成されてワード線単位でキーワードが記憶された記憶
   部を構成する情報記憶用キャパシタの一方の電極が共通
   化されてなる第２のプレート電極を持ち、上記第１のプ
   レート電極の電位を第１の電圧に設定し、上記第２のプ
   レート電圧を第２の電圧に設定し、上記第１の電圧は上
   記メモリセルが接続されたビット線に伝えられる２値の
   書き込み信号に無関係に強誘電体に分極の反転を生じさ
   せない電圧とし、第２の電圧は上記メモリセルがが接続
   されたビット線に伝えられる２値の書き込み信号に対応
   して強誘電体に分極の反転を生じさせる電圧とし、上記
   キーワードは外部から供給されたキーワードとが比較さ
   れて、その比較出力に基づいて上記第１又は第２の記憶
   回路のいずれかが選択されることを特徴とする半導体記
   憶装置。
10. 【請求項１０】 上記半導体記憶装置は、データを不揮
    発的に保持し、制御信号に応答して上記データを上記記
    憶回路に実質的に同一のタイミングで伝送する第２記憶
    回路を更に含むことを特徴とする請求項２の半導体記憶
    装置。